KR20030058590A - 에프이램(ＦｅＲＡＭ)의 캐패시터 제조 방법 - Google Patents

에프이램(ＦｅＲＡＭ)의 캐패시터 제조 방법 Download PDF

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Abstract

본 발명은 FeRAM(Ferroelectric Random Access Memory)의 캐패시터 제조 방법에 관한 것으로, 특히 요(凹) 구조의 캐패시터 제조 방법에 있어서, 다결정 실리콘층으로 하부전극을 형성하므로, 이리듐(Ir) 또는 백금(Pt)보다 저가의 다결정 실리콘을 사용하여 소자 제작 단가를 절감시키고 또한 상기 하부전극 콘택 플러그(Plug)의 열적 안정성을 확보하므로 소자의 수율 및 신뢰성을 향상시키는 특징이 있다.

Description

에프이램(ＦｅＲＡＭ)의 캐패시터 제조 방법{Method for manufacturing a capacitor of Ferroelectric Random Access Memory}
본 발명은 FeRAM(Ferroelectric Random Access Memory)의 캐패시터 제조 방법에 관한 것으로, 특히 요(凹) 구조의 캐패시터 제조 방법에 있어서, 다결정 실리콘층으로 하부전극을 형성하여 소자의 수율 및 신뢰성을 향상시키는 FeRAM의 캐패시터 제조 방법에 관한 것이다.
일반적으로 캐패시터의 용량은
(극판의 면적×층간물질의 유전상수)÷(양극판의 간격)
으로 표시된다. 상기 캐패시터의 용량을 증가시키기 위해서 극판의 면적을 크게하거나 유전물질의 유전 상수를 높이기 위해 유전율이 큰 새로운 유전물질의 개발에 노력하여 왔다.
도 1a 내지 도 1c는 종래 기술에 따른 FeRAM의 캐패시터 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(11) 상에 제 1 콘택홀(부호화 하지 않음)을 구비한 층간 산화막(13)을 형성한다.
그리고, 상기 제 1 콘택홀을 포함한 전면에 다결정 실리콘층을 형성한 후, 상기 층간 산화막(13)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 다결정 실리콘층을 평탄 식각하여 실리콘(Si) 플러그(Plug)(15)를 형성한다.
이어, 전면 식각 공정으로 상기 플러그(15)의 상부 부위를 식각한다.
그리고, 상기 플러그(15)를 포함한 전면에 티타늄(Ti)층(도시하지 않음)을 형성한 후, 전면의 열처리 공정으로 상기 플러그(15)와 Ti층을 반응시켜TiSi2층(17)을 형성한다.
그 후, 상기 Ti층을 제거하고, 상기 TiSi2층(17)을 포함한 전면에 TiN층(19)을 형성한 다음, 상기 층간 산화막(13)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 TiN층(19)을 평탄 식각한다.
여기서, 상기 TiSi2층(17)과 TiN층(19)은 콘택 저항을 감소시키는 역할을 한다.
도 1b를 참조하면, 상기 TiN층(19)을 포함한 전면에 접착층인 Al2O3층(21)과 감광막을 순차적으로 형성한다.
그리고, 상기 감광막을 상기 플러그(15) 및 그 인접 부위에만 제거되도록 선택적으로 노광 및 현상하여 감광막 패턴(R)을 형성한다.
이어, 상기 감광막 패턴(R)을 마스크로 상기 Al2O3층(21)을 식각한다.
도 1c를 참조하면, 상기 감광막 패턴(R)을 제거하고, 상기 Al2O3층(21)을 포함한 전면에 Ir층(23)/IrOx층(25)/제 1 Pt(27)층의 적층 구조의 하부전극을 형성한다.
그리고, 상기 하부전극 상에 유전막(29)과 상부전극인 제 2 Pt층(31)을 순차적으로 형성한다.
이어, 캐패시터 콘택 마스크를 사용한 사진 식각 공정에 의해 상기 제 2 Pt층(31), 유전막(29), 하부전극 및 Al2O3층(21)을 식각한다.
그러나 종래의 FeRAM의 캐패시터 제조 방법은 Ir층/IrOx층/Pt층의 하부전극과 산화막 사이에 접착층을 형성하기 때문에 다음과 같은 이유에 의해 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.
첫째, 상기 하부전극과 산화막 사이에 접착층을 추가 형성하고 상기 접착층의 선택 식각 공정 등 공정 횟수가 증가한다.
둘째, 요(凹)자 구조의 캐패시터 형성 공정 시 상기 플러그 상측의 접착층 식각 공정이 불가능하다.
셋째, 습식 식각 공정을 사용하여 상기 접착층을 식각하는 경우 과도 식각 및 측면 식각 등에 의해서 공정 안정성이 저하된다.
넷째, 건식 식각 공정을 사용하여 상기 접착층을 식각하는 경우 과도 식각에 의한 하부 전극 및 유전막의 증착 특성이 불량해진다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 요(凹) 구조의 캐패시터 제조 방법에 있어서, 다결정 실리콘층으로 하부전극을 형성하므로, Ir 또는 백금보다 저가의 다결정 실리콘을 사용하여 소자 제작 단가를 절감시키고 또한 플러그의 열적 안정성을 확보하는 FeRAM의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 FeRAM의 캐패시터 제조 방법을 도시한 단면도.
도 2a내지 도 2c는 본 발명의 실시 예에 따른 FeRAM의 캐패시터 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 41 : 반도체 기판13, 43 : 층간 산화막
15, 45 : 플러그17 : TiSi2층
19 : TiN층21 : Al2O3층
23 : Ir층25 : IrOx층
27 : 제 1 Pt층29, 51 : 유전막
31 : 제 2 Pt층47 : 산화막
49 : 하부전극53 : 상부전극
이상의 목적을 달성하기 위한 본 발명은 기판 상에 제 1 콘택홀을 구비한 층간 절연막을 형성하는 단계, 상기 제 1 콘택홀의 매립층인 실리콘층의 플러그를 형성하는 단계, 상기 플러그를 포함한 층간 절연막 상에 하부전극용 콘택홀을 구비한 절연막을 형성하는 단계, 상기 하부전극용 콘택홀 내면에 실리콘층의 요(凹) 구조의 하부전극을 형성하는 단계, 전면의 열처리 공정으로 하부전극의 표면을 울퉁불퉁하게 하는 단계 및 상기 하부전극 상에 유전막과 상부전극을 순차적으로 형성하는 단계를 포함하는 FeRAM의 캐패시터 제조 방법을 제공하는 것과,
상기 하부전극을 물리적 기상 증착법, 화학기상 증착법 및 단원자막 증착법 중 하나의 증착 방법을 사용하여 형성된 100 ∼ 2000Å 두께의 다결정 실리콘층으로 형성하는 것과,
상기 하부전극의 표면을 200 ∼ 800℃의 온도 하에 N2나 Ar 또는 그 혼합 가스의 분위기에서 5분 ∼ 2시간 동안 전면에 노를 사용한 열처리 공정을 진행하여 질화 처리하는 것과,
상기 하부전극의 표면을 200 ∼ 800℃의 온도 하에 N2나 Ar 또는 그 혼합 가스의 분위기에서 1초 ∼ 10분 동안 전면의 급속 열처리 공정을 진행하여 질화 처리하는 것과,
상기 하부전극의 표면을 200 ∼ 800℃의 온도 하에 O2, N2, O3플라즈마, N2O 및 NH3중 선택된 하나 또는 그 혼합 가스의 분위기에서 플라즈마 처리 공정을 진행하여 질화 처리하는 것과,
상기 유전막을 물리적 기상 증착법, 화학기상 증착법 및 단원자막 증착법 중 하나의 증착 방법을 사용하여 50 ∼ 2000Å의 두께로 형성된 SBT, SBTN, BLT 및PZT 중 하나의 유전막으로 형성하는 것과,
상기 상부전극을 50 ∼ 600℃의 온도로 물리적 기상 증착법, 화학기상 증착법 및 단원자막 증착법 중 하나의 증착 방법을 사용하여 100 ∼ 2000Å의 두께로 형성된 WN, TiN, TaN, Pt, Ir, Ru, IrOx, RuOx, IrOx/Ir, LSCO, YBCO 및 RuOx/Ru 중 하나를 선택하여 형성함을 특징으로 한다.
본 발명의 원리는 요(凹) 구조의 캐패시터 제조 방법에 있어서, 다결정 실리콘층으로 하부전극을 형성하므로, Ir 또는 Pt보다 저가의 다결정 실리콘을 사용하여 소자 제작 단가를 절감시키고 또한 플러그의 열적 안정성을 확보하므로 소자의 수율 및 신뢰성을 향상시키는 발명이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a내지 도 2c는 본 발명의 실시 예에 따른 FeRAM의 캐패시터 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체 기판(41) 상에 제 1 콘택홀(부호화 하지 않음)을 구비한 층간 산화막(43)을 형성한다.
그리고, 상기 제 1 콘택홀을 포함한 전면에 제 1 다결정 실리콘층을 형성한 후, 상기 층간 산화막(43)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 제 1 다결정 실리콘층을 평탄 식각 하여 플러그(45)를 형성한다.
도 2b를 참조하면, 상기 플러그(45)를 포함한 전면에 산화막(47)을 형성한다.
그리고, 캐패시터 콘택 마스크를 사용한 사진 식각 공정에 의해 상기산화막(47)을 식각하여 제 2 콘택홀(부호화 하지 않음)을 형성한다.
이어, 상기 제 2 콘택홀을 포함한 산화막(47) 상에 제 2 다결정 실리콘층을 형성한다. 이때, 상기 제 2 다결정 실리콘층을 물리적 기상 증착법, 화학기상 증착법 및 단원자막 증착법 중 하나의 증착 방법을 사용하여 100 ∼ 2000Å의 두께로 형성한다.
그리고, MPS(Meta-stable Poly Si)기법을 사용하여 상기 제 2 다결정 실리콘층의 표면이 반구형의 굴곡을 갖도록 전면을 열처리한다.
그 후, 상기 산화막(47)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 제 2 다결정 실리콘층을 연마하여 상기 플러그(45)와 전기적으로 연결되는 캐패시터의 하부전극(49)을 형성한다.
그리고, 상기 하부전극(49)의 내 산화성을 증가시키기 위해 200 ∼ 800℃의 온도 하에 N2나 Ar 또는 그 혼합 가스의 분위기에서 5분 ∼ 2시간 동안 전면에 노를 사용한 열처리 공정을 진행하거나, 200 ∼ 800℃의 온도 하에 N2나 Ar 또는 그 혼합 가스의 분위기에서 1초 ∼ 10분 동안 전면의 급속 열처리 공정 또는 200 ∼ 800℃의 온도 하에 O2, N2, O3플라즈마, N2O 및 NH3중 선택된 하나 또는 그 혼합 가스의 분위기에서 플라즈마 처리 공정을 진행하여 상기 하부전극(49)의 표면을 질화 처리한다.
도 2c를 참조하면, 상기 하부전극(49)을 포함한 전면에 유전막(51)을 형성한다. 이때, 상기 유전막(51)을 물리적 기상 증착법, 화학기상 증착법 및 단원자막증착법 중 하나의 증착 방법을 사용하여 50 ∼ 2000Å의 두께로 형성된 SBT(Strontium Bismuth Tantalum oxide), SBTN, BLT 및 PZT 중 하나의 유전막으로 형성한다.
그리고, 상기 유전막(51)의 조밀화 및 박막 내 산소 공핍량을 보충하기 위해서 400 ∼ 800℃의 온도 하에 O2, N2, Ar, O3, He, Ne 및 Kr 중 선택된 하나 또는 그 혼합 가스의 분위기에서 확산 노(爐)를 사용한 열처리 공정이나 급속 열처리 공정 또는 두 공정을 혼합한 공정을 10분 ∼ 5시간 동안 전면에 진행한다.
이어, 상기 유전막(51) 상에 상부전극(53)을 형성한다. 이때, 상기 상부전극(53)을 50 ∼ 600℃의 온도로 물리적 기상 증착법, 화학기상 증착법 및 단원자막 증착법 중 하나의 증착 방법을 사용하여 100 ∼ 2000Å의 두께로 형성된 WN, TiN, TaN, Pt, Ir, Ru, IrOx, RuOx, IrOx/Ir, LSCO, YBCO 및 RuOx/Ru 중 하나를 선택하여 형성한다.
그 후, 상기 상부전극(53)의 조밀화를 위해서 400 ∼ 800℃의 온도 하에 O2, N2및 Ar 중 선택된 하나 또는 그 혼합 가스의 분위기에서 5분 ∼ 2시간 동안 전면에 노(爐)를 사용한 열처리 공정을 진행하거나 400 ∼ 800℃의 온도 하에 O2, N2및 Ar 중 선택된 하나 또는 그 혼합 가스의 분위기에서 1초 ∼ 10분 동안 전면에 급속 열처리 공정을 진행한다.
그리고, 캐패시터용 마스크를 사용한 사진 식각 공정에 의해 상기 상부전극(53)과 유전막(51)을 식각하여 캐패시터를 형성한다.
여기서, 본 발명의 캐패시터 형성 방법을 진행하여 3차원 요(凹) 구조의 캐패시터, 2차원 및 3차원 스택(Stack) 구조의 캐패시터도 형성할 수 있다.
본 발명의 은 요(凹) 구조의 캐패시터 제조 방법에 있어서, 다결정 실리콘층으로 하부전극을 형성하므로, 이리듐(Ir) 또는 백금(Pt)보다 저가의 다결정 실리콘을 사용하여 소자 제작 단가를 절감시키고 또한 플러그의 열적 안정성을 확보하므로 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (7)

  1. 기판 상에 제 1 콘택홀을 구비한 층간 절연막을 형성하는 단계;
    상기 제 1 콘택홀의 매립층인 실리콘층의 플러그를 형성하는 단계;
    상기 플러그를 포함한 층간 절연막 상에 하부전극용 콘택홀을 구비한 절연막을 형성하는 단계;
    상기 하부전극용 콘택홀 내면에 실리콘층의 요(凹) 구조의 하부전극을 형성하는 단계;
    전면의 열처리 공정으로 하부전극의 표면을 울퉁불퉁하게 하는 단계;
    상기 하부전극 상에 유전막과 상부전극을 순차적으로 형성하는 단계를 포함하는 FeRAM의 캐패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 하부전극을 물리적 기상 증착법, 화학기상 증착법 및 단원자막 증착법 중 하나의 증착 방법을 사용하여 형성된 100 ∼ 2000Å 두께의 다결정 실리콘층으로 형성함을 특징으로 하는 FeRAM의 캐패시터 제조 방법.
  3. 제 1 항에 있어서,
    상기 하부전극의 표면을 200 ∼ 800℃의 온도 하에 N2나 Ar 또는 그 혼합 가스의 분위기에서 5분 ∼ 2시간 동안 전면에 노를 사용한 열처리 공정을 진행하여 질화 처리함을 특징으로 하는 FeRAM의 캐패시터 제조 방법.
  4. 제 1 항에 있어서,
    상기 하부전극의 표면을 200 ∼ 800℃의 온도 하에 N2나 Ar 또는 그 혼합 가스의 분위기에서 1초 ∼ 10분 동안 전면의 급속 열처리 공정을 진행하여 질화 처리함을 특징으로 하는 FeRAM의 캐패시터 제조 방법.
  5. 제 1 항에 있어서,
    상기 하부전극의 표면을 200 ∼ 800℃의 온도 하에 O2, N2, O3플라즈마, N2O 및 NH3중 선택된 하나 또는 그 혼합 가스의 분위기에서 플라즈마 처리 공정을 진행하여 질화 처리함을 특징으로 하는 FeRAM의 캐패시터 제조 방법.
  6. 제 1 항에 있어서,
    상기 유전막을 물리적 기상 증착법, 화학기상 증착법 및 단원자막 증착법 중 하나의 증착 방법을 사용하여 50 ∼ 2000Å의 두께로 형성된 SBT, SBTN, BLT 및 PZT 중 하나의 유전막으로 형성함을 특징으로 하는 FeRAM의 캐패시터 제조 방법.
  7. 제 1 항에 있어서,
    상기 상부전극을 50 ∼ 600℃의 온도로 물리적 기상 증착법, 화학기상 증착법 및 단원자막 증착법 중 하나의 증착 방법을 사용하여 100 ∼ 2000Å의 두께로 형성된 WN, TiN, TaN, Pt, Ir, Ru, IrOx, RuOx, IrOx/Ir, LSCO, YBCO 및 RuOx/Ru 중 하나를 선택하여 형성함을 특징으로 하는 FeRAM의 캐패시터 제조 방법.
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