KR20010101297A - 향상된 도전성 중합체 장치 및 그 제조 방법 - Google Patents

향상된 도전성 중합체 장치 및 그 제조 방법 Download PDF

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KR20010101297A
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리웬빈
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추후보정
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Abstract

본 발명은 2개의 외부 전극 및 2개의 내부 전극 사이에 삽입된 3개의 도전성 중합체 층을 구비한 전자 장치에 관한 것이다. 전극들은 제1 단자와 접촉하고 있는 세1 세트의 전극들이 제2 단자와 접촉하고 있는 제2 세트의 전극들과 교차되도록 교차 배치된다. 상기 전자 장치는 다음의 단계에 의해 제조되며, 이는 다음과 같다. (1) (a) 제1 및 제2 금속층 사이에 삽입된 제1 도전성 중합체 층을 포함하는 제1 적층 하부 구조, (b) 제2 도전성 중합체 PTC 층 및 (c) 제3 및 제4 금속층 사이에 삽입된 제2 도전성 중합체 층을 포함하는 제2 적층 하부 구조를 제공하는 단계와, (2) 내부 금속 스트립의 제1 및 제2 내부 어레이를 각각 형성하도록 상기 제2 및 제3 금속층 중의 선택된 영역을 절연시키는 단계와, (3) 적층 구조를 형성하도록 상기 제2 도전성 중합체 PTC 층의 반대 표면에 제1 및 제2 적층 하부 구조를 적층시키는 단계와, (4) 외부 금속 스트립의 제1 및 제2 외부 어레이를 각각 형성하도록 상기 제1 및 제4 금속층 중의 선택된 영역을 절연시키는 단계와, (5) 각각의 상기 외부 금속 스트립의 외부 표면 상에 복수의 절연 영역을 형성시키는 단계와, (6) 상기 제1 내부 어레이 내의 상기 내부 금속 스트립 중의 하나의 스트립을 상기 제2 외부 어레이 내의 상기 외부 금속 스트립 중의 하나의 스트립에 전기적으로 연결시키는 복수의 단자와, 상기 제1 외부 어레이 내의 상기 외부 금속 스트립 중의 하나의 스트립을 상기 제2 내부 어레이 내의 상기 내부 금속 스트립 중의 하나의 스트립에 전기적으로 연결시키는 복수의 제2 단자를 형성하는 단계와,(7) 상기 적층 구조를 복수의 장치로 분리하는 단계 포함하고, 상기 각각의 장치는 상기 제1 전극과 상기 제2 전극 사이에 병렬로 연결된 3개의 중합체 층을 구비한다.

Description

향상된 도전성 중합체 장치 및 그 제조 방법{IMPROVED CONDUCTIVE POLYMER DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은 도전성 중합체 포지티브 온도 계수(Positive Temperature Coefficient ; 이하, PTC라 약칭함) 도전성 중합체 장치 분야에 관한 것이다. 보다 상세하게는 본 발명은 단일층 이상의 도전성 중합체 PTC 재료를 가진 층구조 이며, 특히 표면 장착 설치용으로 구성된 도전성 중합체 PTC 장치에 관한 것이다.
도전성 중합체로 제조된 소자를 포함하는 전자 장치는 다양한 응용 분야에 사용되어 점점 더 인기있게 되었다. 이들 전자 장치들은, 예컨대 과전류 보호 및 자체 조절 히터 응용 분야에서 폭 넓은 용도로 쓰이고 있으며, 저항의 포지티브 온도 계수를 갖는 중합체 재료가 사용된다. 포지티브 온도 계수의 중합체 재료 및 이들 이들 재료와 결합한 장치의 예들은 다음과 같은 미국 특허에 개시되어 있다.
3,823,217 - Kampe
4,237,441 - van Konynenburg
4,238,812 - Middleman 등
4,317,027 - Middleman 등
4,329,726 - Middleman 등
4,413,301 - Middleman 등
4,426,633 - Taylor
4,445,498 - Walker
4,418,498 - McTavish 등
4,545,926 - Fouts, Jr. 등
4,639,818 - Cherian
4,647,894 - Ratell
4,647,896 - Ratell
4,685,025 - Carlomagno
4,774,024 - Deep 등
4,689,475 - Kleiner 등
4,732,701 - Nishii 등
4,769,901 - Nagahori
4,787,135 - Nagahori
4,800,253 - Kleiner 등
4,849,133 - Yoshida 등
4,876,439 - Nagahori
4,884,163 - Deep 등
4,907,340 - Fang 등
4,951,382 - Jacobs 등
4,951,384 - Jacobs 등
4,955,267 - Jacobs 등
4,980,541 - Shafe 등
5,049,850 - Evans
5,140,297 - Jacobs 등
5,171,774 - Ueno 등
5,174,924 - Yamada 등
5,178,797 - Evans
5,181,006 - Shafe 등
5,190,697 - Ohkida 등
5,195,013 - Jacobs 등
5,227,946 - Jacobs 등
5,241,741 - Sugaya
5,250,228 - Baigrie 등
5,280,263 - Sugaya
5,358,793 - Hanada 등
도전성 중합체 PTC 장치의 하나의 일반적인 형태의 구조는 적층 구조로 설명될 수 있는 구조이다. 적층 도전성 중합체 PTC 장치는 통상적으로 한 쌍의 금속 전극 사이에 삽입된 단일층의 도전성 중합체 재료를 포함하며, 이 도전성 중합체 재료는 고 도전성의 박막 금속 포일(metal foil)이 좋다. 예컨대, 미국 특허 제4,426,633호(Taylor), 5,089,801(Chan 등), 4,937,551(Plasko), 4,787,135(Nagahori), 5,669,607(McGuire 등), 5,802,709(Hogge 등), 국제 출원 번호 제WO97/06660호 및 제WO98/12715호를 참조하라.
이 기술 분야에서의 비교적 최근의 발전은 다층으로 적층된 장치이고, 이 장치 내의 2개 이상의 도전성 중합체 재료가 교번하는 금속 전극층(통상적으로 금속 포일)에 의해 분리되며, 최외각층이 금속 전극이 된다. 결과의 장치가 단일 패키지 내에 2개 이상의 병렬 접속 도전성 중합체 PTC 장치를 포함하는 장치이다. 이 다층 구조를 사용함으로써, 회로 보드에서 장치가 점유하는 표면적[점유 면적("footprint")]을 감소시킬 수 있으며, 단일층 장치와 비교하여 고 전류 전송 능력을 갖게 되는 이점이 있다.
이 기술 분야에서는 회로 보드 상에 높은 소자 밀도에 대한 요구를 충족시키기 위하여 공간 절약의 척도로서의 표면 장착 소자를 점차적으로 많이 사용하는 있는 추세이다. 일반적으로 이전에 사용 가능한 PTC 장치들은 대략 9.5 mm ×6.7 mm로 측정되는 보드 점유 면적을 갖는 패키지 용으로 대략 2.5 A 이하에서 전류를 유지하도록 한정되어 왔다. 최근에 대략 4.7 mm ×3.4 mm의 점유 면적을 갖는 장치가 1.1 A 이하의 전류로 유지되어 사용 가능하게 되었다. 그러나, 여전히 이들 점유 면적은 표면 장착 기술(Surface Mount Technology ; 이하 SMT라 약칭함) 표준에 비하여 상대적으로 큰 것으로 여겨진다.
초소형 SMT 도전성 중합체 PTC 장치의 설계에서의 주된 제한 요인은 표면적이 제한되어 있고, 도전성 필러(통상적으로 카본 블랙)를 갖는 중합체 재료를 로딩시킴으로써 획득할 수 있는 저항으로 낮게 한정되어 있다는 것이다. 대략 0.2 ohm-cm 미만의 체적 저항을 갖는 장치는 실용적이지 못하다. 먼저 상기 낮은 체적의 저항을 처리하는 경우에 제조 공정에서의 고유한 문제가 발생한다. 두 번째로, 상기 낮은 체적의 저항은 높은 PTC 효과를 나타내지 못하므로, 회로 보호 장치로서 사용될 수 없게 된다.
도전성 중합체 PTC 장치에 대한 정상 상태 열 전달 공식은 다음의 수학식 1로 주어진다. 수학식 1은 다음과 같다.
여기서, I는 도전성 중합체 PTC 장치를 통과하는 정상 상태 전류이고, R(f(Td))는 장치의 온도의 특성"저항/온도 함수" 또는 "R/T 곡선"의 함수로서의 도전성 중합체 PTC 장치의 저항이며, U는 도전성 중합체 PTC 장치의 효과적인 열전도 효율이며, Td는 도전성 중합체 PTC 장치의 온도이며, Td는 대기 온도이다.
상기 도전성 중합체 PTC 장치에 사용되는 "유지 전류"는 도전성 중합체 PTC 장치를 낮은 저항 상태로부터 높은 저항 상태로 끌어올리는 데에 필요한 I의 값으로 한정할 필요가 있다. 예컨대, 여기서 U는 고정되고, 유지 전류를 증가시키는 유일한 방법은 R의 값을 감소시키는 것이다.
어떤 저항 장치 중의 저항에 대한 제어 공식은 다음의 수학식 2와 같이 주어지며, 수학식 2는 다음과 같다.
R = ρL/A
여기서, ρ는 ohm-cm 단위의 저항 재료의 체적 저항이고, L은 cm 단위의 도전성 중합체 PTC 장치를 통과하는 전류의 경로 길이이며, A는 cm2단위의 전류 경로의 유효 단면적이다.
따라서, R의 값은 체적 저항( ρ)을 감소시키거나, 또는 도전성 중합체 PTC 장치의 단면적(A)을 증가시키는 것이다.
체적 저항( ρ)의 값은 중합체 내로 로딩된 도전성 필러의 비율을 증가시킴으로써 감소시킬 수 있다. 그러나, 이와 같이 하기 위해서는 전술한 바와 같은 제한이 따른다.
저항값(R)을 감소시키는 또 다른 실질적인 방법은 도전성 중합체 PTC 장치의 단면적을 증가시키는 것이다. 상기 방법은 구현하기에 상대적으로 쉬운점 이외에도, 추가적인 이점을 갖는다. 일반적으로, 도전성 중합체 PTC 장치의 면적이 증가함에 따라 열전도 효율의 값이 증가함으로 유지 전류의 값도 증가하게 된다.
그러나 SMT 실시예에서, 도전성 중합체 PTC 장치의 유효 표면적 또는 점유 면적을 감소시킬 필요가 있다. 이는 도전성 중합체 PTC 장치 내의 PTC 소자의 유효한 단면적에 엄밀하게 제한된다. 따라서, 소정의 점유 면적을 갖는 도전성 중합체PTC 장치가 성취할 수 있는 최대 유지 전류값은 고유한 한계값을 갖게 된다. 다른 측면에서 살펴보면, 유지 전류값을 감소시키는 것 만으로 점유 면적을 실질적으로 감소시킬 수 있다.
따라서, SMT 도전성 중합체 PTC 장치가 상대적으로 높은 유지 전류를 가지면서도 매우 작은 점유 면적은 갖도록 할 필요성을 오랫동안 느껴왔다. 출원인의 공동 계류 중인 출원 번호 제09/035,196호(이 출원은 본 발명에 참조로 통합되어 기술되어 있음)는 전술한 기준 및 도전성 중합체 PTC 장치를 제조하는 방법을 충족시키는 다층 SMT 도전성 중합체 PTC 장치를 기술하고 있다. 그러나, 도전성 중합체 PTC 장치를 제조하는 보다 효율적이고 경제적인 제조 방법이 연구되고 있다. 또한, 소정의 점유 면적에 보다 고 유지 전류를 갖도록 하는 것이 바람직하다.
관련 출원 참조
본 출원은 1998년 3월 5일에 출원된 동시 계류 중인 일부 계속 출원 제09/035,196이다.
도 1은 본 발명의 제1 바람직한 실시예에 따라 도전성 중합체 PTC 장치 제조 방법의 제1 단계를 도시하고 있는 적층 하부 구조 및 중간 도전성 중합체 PTC 층의 단면도.
도 2는 도 1에서의 제1(상부) 적층 하부 구조의 평면도.
도 3은 도 1과 유사하게 도 1의 적층 하부 구조의 각각의 제2 및 제3 금속 레이어 내에 전열 금속 영역의 제1 및 제2 내부 어레이를 형성시킨 단계를 수행한 이후의 단면도.
도 3a는 도 3의 라인 3A - 3A를 따라 취한 제2 금속층의 평면도.
도 3b는 도 3의 라인 3B - 3B를 따라 취한 제3 금속층의 평면도.
도 3c는 도 3과 유사하지만, 도 3의 구조 및 중각 도전성 중합체 PCT 층을 적층한 이후의 형성된 적층 구조는 나타낸 단면도.
도 3d는 제2 및 제3 금속층 내의 에칭된 절연갭을 가상의 외곽선으로 나타내고 있는 도 3c의 적층 구조의 평면도.
도 4는 적층 구조에 걸쳐 슬롯을 형성하는 단계를 수행한 이후에 적층 구조를 도시한 평면도.
도 5는 도 4의 라인 5 - 5를 따라 취한 단면도.
도 6은 도 5와 유사하게 슬롯의 측벽 및 적층 구조의 외부 표면을 금속 도금하는 단계를 수행한 이후의 단면도.
도 7은 도 6과 유사하게 적층 구조의 외부 표면 내에 절연 갭을 형성시키는 단계를 수행한 이후의 단면도.
도 8은 도 7과 유사하게 적층 구조의 외부 표면 상에 전열 절연 영역을 형성시키는 단계를 수행한 이후의 단면도.
도 9는 단자를 형성시키는 단계를 수행한 이후에 일부분의 적층 구조의 평면도.
도 10은 라인 10 - 10을 따라 취한 단면도.
도 11은 적층 구조로부터 개별화시킨 이후의 다층의 도전성 중합체 PTC 장치의 투시도.
도 12는 도 11에서 라인 12 - 12를 따라 취한 단면도.
대체적으로, 본 발명은 비교적 고 유지 전류를 가지며, 매우 작은 회로 보드 점유 면적을 유지하는 도전성 중합체 PTC 장치에 관한 것이다. 결과적으로, 소정의 회로 보드 점유 면적에 대한 전류 경로의 증가된 유효 단면적(A)을 제공하는 다층 구조를 얻을 수 있다. 실질적으로 본 발명의 다층 구조는 단일의 작은 점유 면적 표면의 장착 패키지 내에 전기적으로 병렬로 연결된 3개 이상의 PTC 장치를 제공한다.
일 특징에서, 본 발명은 금속 포일 및 PTC 도전성 중합체 재료의 다중 교대층을 포함하는 도전성 중합체 PTC 장치이며, 상호 간에 병렬로 연결된 3개 이상의 도전성 중합체 PTC 장치들이 전기적으로 도전성 상호 연결되어 있으며, 단자 소자가 표면 장착 단자로 구성되어 있다.
특히, 2개의 금속층은 각각 제1 및 제2 외부 전극을 형성하는 반면에, 나머지 금속층들은 복수의 내부 전극을 형성하여 외부 전극들 사이의 배치된 3개 이상의 도전성 중합체 층을 물리적으로 분리시켜 전기적으로 연결한다. 제1 및 제2 단자는 모든 도전성 중합체 층과 물리적으로 접촉하도록 형성되어 있다. 이 전극들은 교차됨으로써 2 세트의 교대 전극을 형성하게 된다. 즉, 제1 세트의 교대 전극은 제1 단자와 전기적으로 접촉되어 있으며, 제2 세트의 교대 전극은 제2 단자와 전기적으로 접촉되어 있다. 상기 단자들 중의 어느 하나의 단자는 입력 단자로서 역할을 하게 되며, 나머지 다른 단자는 출력 단자로서의 역할을 하게 된다.
본 발명의 특정 실시예는 제1, 제2 및 제2 도전성 중합체 PTC 층을 포함한다. 제1 외부 전극은 제2 단자 및 제2 도전성 중합체 층과 마주하고 있는 표면에 대향하는 제1 도전성 중합체 층의 외부 표면과 전기적으로 접촉한다. 제2 외부 전극은 제1 단자 및 제2 도전성 중합체 층과 마주하고 있는 표면에 대향하는 제3 도전성 중합체 층의 외부 표면과 전기적으로 접촉한다. 제1 및 제2 도전성 중합체 층은 제1 단자와 전기적으로 접촉하여 있는 제1 내부 전극에 의해 분리되어 있는 반면에, 제2 및 제3 도전성 중합체 층은 제2 단자와 전기적으로 접촉하여 있는 제2 내부 전극에 의해 분리되어 있다.
전술한 바와 같은 실시예에서, 제1 단자가 입력 단자인 경우, 제2 단자는 출력 단자가 되며, 전류 경로는 제1 단자로부터 제2 내부 전극으로, 그리고 제2 외부 전극으로의 경로를 따라 흐르게 된다. 전류는 제1 내부 전극으로부터 제1 도전성중합체 층을 통과하고, 제2 도전성 중합체 층 및 제2 내부 전극을 통해 제2 단자로 흐르게 된다. 전류는 제2 외부 전극으로부터 제3 도전성 중합체 층 및 제2 내부 전극을 통해 제2 단자로 흐르게 된다.
따라서, 결과적으로 상기 장치는 실질적으로 병렬로 연결된 3개의 PTC 장치를 얻을 수 있다. 이와 같은 구조는 점유 면적을 증가시키지 않은 채로 단일층의 도전성 중합체 PTC 장치에 비하여 전류 경로에 대한 유효 단면적을 상당히 증가시키게 되는 이점을 제공하게 된다. 따라서, 소정의 점유 면적에 대하여 큰 유지 전류를 얻을 수 있다.
본 발명이 특별히 향상된 점은 제1 및 제2 단자의 상부 및 하부 종단을 제1 및 제2 전극에 접속시키기 위한 넓은 표면적을 제공하기 위하여 완전하게 금속화된 외부 표면이 각각의 제1 및 제2 외부 전극 상에 있다는 특징을 갖는다. 또한 본 발명의 향상된 점은 제1 및 제2 단자 사이의 전기적인 절연을 제공하기 위하여 금속화된 외부 전극 표면 상에 적층된 외부 절연층이 제1 및 제2 단자의 종단 사이에 있으며, 상기 외부 절연층은 상기 단자들의 상부 및 하부 종단과 같은 높이에 위치한다는 특징을 갖는다.
전술한 향상된 점은 이전의 다층 도전성 중합체 PTC 장치보다도 몇몇 이점을 제공하며, 전술한 모든 이점들은 실질적으로 단자의 끝과 외부 전극 사이를 큰 접속 "패치"를 제공하는 상기 기능으로부터 발생한다. 특히, 상기 구조는 단자들과 외부 전극들 사이의 향상된 땜납 접합력, 향상된 열분산 능력 및 단자 접합부에서의 낮은 접촉 저항을 양산해 낸다. 후자에서의 2개의 특성은 소정의 크기의 장치에서 고 유지 전류를 만들어 낼 수 있다.
또 다른 특징에서, 본 발명은 전술한 장치를 제조하는 방법에 대하여 기술한다. 3개의 도전성 중합체 PTC 층을 갖는 장치에 대한 이 방법은 다음의 단계를 포함한다. 이는 다음과 같다. (1) (a) 제1 및 제2 금속층 사이에 삽입된 제1 도전성 중합체 PTC 층을 포함하는 제1 적층 하부 구조, (b) 제2 도전성 중합체 PTC 층 및 (c) 제3 및 제4 금속층 사이에 삽입된 제3 도전성 중합체 PTC 층을 포함하는 제2 적층 하부 구조를 제공하는 단계와, (2) 내부 금속 스트립의 제1 및 제2 내부 어레이를 각각 형성하도록 제2 및 제3 금속층 중의 선택된 영역을 절연시키는 단계와, (3) 제1 및 제2 금속층 사이에 삽입된 제1 도전성 중합체 PTC 층, 제2 및 제3 금속층 사이에 삽입된 제2 도전성 중합체 PTC 층 및 제3 및 제4 금속층 사이에 삽입된 제3 도전성 중합체 PTC 층을 포함하는 적층 구조를 형성하도록 제2 도전성 중합체 PTC 층의 반대 표면에 제1 및 제2 적층 하부 구조를 적층시키는 단계와, (4) 외부 금속 스트립의 제1 및 제2 외부 어레이를 각각 형성하도록 제1 및 제4 금속층 중의 선택된 영역을 절연시키는 단계와, (5) 각각의 외부 금속 스트립의 외부 표면 상에 복수의 절연 영역을 형성시키는 단계와, (6) 제1 내부 어레이 내의 내부 금속 스트립 중의 하나의 스트립을 제2 외부 어레이 내의 외부 금속 스트립 중의 하나의 스트립에 전기적으로 연결시키는 복수의 제1 단자와, 제1 외부 어레이 내의 외부 금속 스트립 중의 하나의 스트립을 제2 내부 어레이 내의 내부 금속 스트립 중의 하나의 스트립에 전기적으로 연결시키는 단계를 포함하고, 여기서 각각의 제1 단자들은 각각의 제1 및 제2 외부 어레이 상의 절연 영역들 중 어느 하나에 의해 제2 단자로부터 절연된다.
특히, 제2 및 제3 금속층 중에서 선택된 영역을 절연시키는 단계는 제1 및 제2 내부 어레이를 형성하도록 평행 직선 내부 절연 갭을 에칭하는 단계를 포함한다. 제2 및 제3 금속층 내의 내부 절연 갭은 제1 내부 어레이 내의 절연 금속 스트립이 제2 내부 어레이 내의 절연 금속 스트립과 교차하도록 교차 배치된다.
제1 및 제4 금속층 중에서 선택된 영역을 절연시키는 단계는 (a) 상기 적층 하부 구조에 걸쳐 일련의 평행 직선 슬롯을 형성하고, 각각의 평행 직선 슬롯은 어느 제2 또는 제3 금속층 중에서 내부 절연 갭들 중의 어느 하나의 갭을 통과하는 단계와, (b) 도전성 금속 도금층을 가지고 제1 및 제4 금속 레이어 중의 평행 직선 슬롯 및 외부 표면의 측벽을 도금하는 단계와, (c) 각각의 제1 및 제4 금속층(이 금속층에 도포된 금속 도금층 포함) 내에서 평행 직선 외부 절연 갭을 에칭시키는 단계를 포함하고, 여기서, 제1 금속층 내의 평행 직선 외부 절연 갭은 제1 세트의 슬롯에 인접하여 있으며, 제4 금속층 내의 절연갭은 제1 세트의 슬롯과 교대로 있는 제2 세트의 슬롯과 인접하여 있다. 따라서, 절연 금속 스트립의 제1 외부 배열은 제1 금속층 내에 제1 복수의 광폭의 외부 금속 스트립을 포함하고, 각각의 외부 금속 스트립은 슬롯과 외부 절연 갭들 사이에 한정되어 있는 반면에, 절연 금속 스트립의 제2 외부 어레이는 제4 금속층 내에 제2 복수의 광폭의 외부 금속 스트립을 포함하고, 각각의 외부 금속 스트립은 슬롯과 외부 절연 갭들 사이에 한정되어 있으며, 여기서 광폭의 외부 금속 스트립은 제2 어레이 내의 광폭의 외부 금속 스트립으로부터 슬롯의 반대편에 배치된다. 또한, 연속적인 슬롯 사이의 절연 갭을 비대칭으로 배치하였기 때문에, 각각의 절연 갭은 소폭의 외부 금속 밴드로부터 광폭의 외부 금속 스트립 중의 하나의 스트립을 절연시키며, 각각의 슬롯은 일측면에서 소폭의 금속 밴드를 가지며, 다른 측면에서는 광폭의 금속 스트립을 갖는다.
상기 복수의 절연 영역을 형성시키는 단계는 각각의 광폭의 외부 금속 스트립을 따라 2개의 적층 구조의 외부 표면 상에 절연 재료층을 스크린 프린팅하는 단계를 포함한다. 절연층은 절연 갭이 절연 재료로 채워지도록 도포되지만, 각각의 슬롯을 따라 있는 각각의 광폭의 외부 금속 스트립의 실질적인 부분은 덮여지지 않거나 노출된 상태로 남아 있게 된다. 소폭의 금속 밴드도 덮여지지 않은 상태로 남아 있게 된다.
제1 및 제2 단자를 형성하는 단계는 절연층에 의해 덮혀있지 않은 금속판 표면 위에 땜납 도금층을 덮는 단계를 포함한다. 따라서, 땜납 도금이 슬롯의 내부벽 표면, 소폭의 외부 금속 밴드 및 광폭의 외부 금속 스트립의 노출된 부분에 도포된다.
제조 공정의 마지막 단계는 적층 구조를 복수의 개별적인 도전성 중합체 PTC 장치들로 개별화하는 것이며, 각각의 장치들은 전술한 바와 같은 구조를 갖는다. 특히, 제1 및 제4 금속층 내의 광폭의 외부 금속 스트립은 상기 개별화 단계에 의해 각각의 제1 및 제2 복수의 외부 전극으로 형성됨으로써, 제1 및 제2 내부 어레이 내의 절연 금속 영역이 각각 제1 및 제2 복수의 내부 전극으로 형성된다.
3개의 도전성 중합체 PTC 층을 갖는 장치가 본명세서에 기술되었지만, 2개의 도전성 중합체 PTC 층, 또는 4개 이상의 도전성 중합체 PTC 층을 갖는 장치도 본발명에 따라 구성될 수 있음을 쉽게 이해할 수 있을 것이다. 따라서, 전술한 제조 공정 방법은 2개의 도전성 중합체 PTC 층 또는 4개 이상의 도전성 중합체 PTC 층을 갖는 장치를 제조하도록 쉽게 변경될 수 있다.
본 발명의 전술한 이점 및 다른 이점도 후술하는 상세한 설명으로부터 보다 쉽게 이해할 수 있을 것이다.
도면에 대하여 살펴보면, 도 1은 제1 적층 하부 구조 또는 웹(10) 및 제2 적층 하부 구조 또는 웹(12)를 도시한다. 제1 및 제2 웹(10, 12)은 본 발명에 따라 도전성 중합체 PTC 장치를 제조하는 공정에서의 초기 단계에 제조된다. 제1 적층 웹(10)은 제1 및 제2 금속층(16A 16B) 사이에 삽입된 도전성 중합체 PTC 재료로된 제1 층(14)을 포함한다. 도전성 중합체 PTC 재료로 이루어진 제2 중간층(18)은 제1웹(10) 및 제2 웹(12) 사이에 적층되도록 제조되며, 이 공정에서 이후의 단계는 하기에 기술될 것이다. 제2 웹(12)은 제3 및 제4 금속층(16C, 16D) 사이에 삽입된 도전성 중합체 PTC 재료로 이루어진 제3 층(30)을 포함한다. 상기 도전성 중합체 PTC 층(14, 18, 20)은 소정의 적절한 도전성 중합체 PTC 합성물, 예컨대 소정량의 카본 블랙을 혼합하여 이 결과 원하는 전기적 동작 특성을 갖는 고밀도 폴리에틸렌(HDPE)으로 제조될 수 있다. 본 발명의 양수인에게 양도된 Hogge 등의 미국 특허 번호 제5,802,709호를 참조하기 바란다. 그리고, 상기 언급된 특허는 본 발명에 참조로 통합되어 개시되어 있다.
금속층(16A, 16B, 16C, 16D)은 구리 또는 니켈 포일로 제조할 수 있으며, 제2 및 제3 (내부) 금속층(16B, 16C)용으로는 니켈을 사용하는 것이 바람직하다. 만일 금속층(16A, 16B, 16C, 16D)이 구리 포일로 만들어진 경우, 도전성 중합체 층에 접촉하여 있는 이들 포일 표면은 중합체와 구리 사이의 원하지 않은 화학 반응을 방지하기 위하여 니켈 속성 코팅(도시되지 않음)으로 코팅된다. 이들 중합체 접합 표면들은 주지의 기술에 의하여 마디가 있는 표면을 제공함으로써, 금속 및 중합체 간의 양호한 접합을 제공하는 울퉁불퉁한 표면을 제공하도록 하는 것이 바람직하다. 따라서, 도시된 실시예에서 제2 및 제2 (내부) 금속층(16B, 16C)은 양표면에 마디를 생성시키도록 하는 반면에, 제1 및 제4 (외부) 금속층(16A, 16D)는 도전성 중합체 층에 인접하여 접촉하는 단일 표면 상에만 마디를 형성시키도록 한다.
적층 웹(10, 12)은 본 발명의 기술 분야에서 잘 알려진 몇몇 적절한 처리 공정에 의해 형성될 수 있으며, 이들 처리 공정의 예로는 미국 특허 출원 번호제4,426,633호(Taylor), 제5,089,802호(Chan 등), 제4,937,551호(Plasko) 및 제4,787,135호(Nagahori) 등에 기술되어 있으며, 특히, 미국 특허 출원 번호 제5,802,709(Hogge 등) 및 국제 공개 번호 제WO97/06660에 기술되어 있는 공정으로 처리하는 것이 바람직하다.
본 발명은 웹(10, 12) 및 중간 도전성 중합체 PTC 층(18)을 상대적으로 적절한 지향 방향이나 표시를 갖도록 유지하는 몇몇 수단을 제공하여 공정 처리에서 연속적인 단계을 수행할 수 있도록 한다는 점에서 이점을 갖는다. 이는 도 2에 도시된 바와 같이 웹(10, 12) 및 중앙의 중합체 층(18)의 코너 부분에 복수의 표시 구멍(24)을 형성함으로써 수행될 수 있다. 본 기술 분야에서 주지되어 있는 다른 표시 기법이 사용될 수도 있다.
이 공정의 다음 단계는 도 3, 도3a 및 도 3b에 도시되어 있다. 이 단계에서 각각의 제2 및 제3 (내부) 금속층(16B, 16C)내의 금속의 패턴은 내부 금속 어레이(16B, 16C)내의 병렬의 절연 금속 스트립(26B, 26C)의 각각의 제1 및 제2 내부 어레이를 형성하기 위하여 제거된다. 특히, 일련의 제1 평행 직선 내부 절연 갭(28)은 제2 금속층(16B) 내에 형성되며, 일련의 제2 평행 직선 절연 갭은 제3 금속층(16C) 내에 형성되며, 각각의 내부 금속 스트립(26B, 26C)은 제2 및 제3 금속층(16B, 16C) 내의 내부 절연 갭(28)사이에 한정되어 있다. 인쇄 회로 기판을 제조하는 데에 사용되는 표준 기술, 예컨대 포토레지스트 및 에칭 방법을 이용한 기술에 의해 내부 절연 갭(28)을 형성하기 위한 금속 제거가 성취될 수 있다. 금속을 제거함으로써 각각의 내부 금속층(16B, 16C) 내에서 금속 스트립(26B, 26C) 사이에인접하여 있는 선형 절연 갭(28)을 생성시킬 수 있다. 제2 및 제3 금속층 내의 내부 절연 갭(28)은 [제2 금속층(16B) 내의] 제1 내부 어레이 내의 절연 금속 스트립(26B)가 [제3 금속층(16C) 내의] 제2 내부 어레이 내의 절연 금속 스트립(26C)에 대하여 교차하도록 교차된다. 웹(10, 12) 및 중간 도전성 중합체 PTC 층(18)이 적절한 표시를 나타내도록 하기 위하여 중간 도전성 중합체 PTC 층(18)은 본 기술 분야에서 잘 알려진 절절한 적층 방법으로 웹(10, 12) 사이에 적층된다. 예컨대, 적절한 압력 및 도전성 중합체 재료의 녹는점 이상의 온도에서 전술한 적층 단계를 수행하도록 함으로써, 도전성 중합체 층(14, 18, 20)의 재료는 절연 갭(28)으로 흘러들어 이를 채우게 된다. 전술한 적층 단계에서 중합체의 녹는점 이하로 냉각시키고 압력은 그대로 유지한다. 그 결과 적층 구조(30)는 도 3c 및 도 3d에 도시한 바와 같이 된다. 이런 의미에서, 이 장치가 이용되기를 원하는 특정 실시예를 원한다면, 적층 구조(30) 내의 중합체 재료는 주지의 방법에 의해 교차 링크될 수도 있다.
적층 구조(30)가 형성된 이후에 도 4 및 도 5에 도시된 바와 같이 일련의 평행 직선 슬롯(32)이 적층 구조(30)에 걸쳐 형성된다. 이 슬롯(32)은 적층 구조(30)를 드릴링, 라우팅 또는 펀칭에 의해 4개의 금속층(16A, 16B, 16C, 16D) 및 3개의 중합체 층(14, 18, 20)에 완전히 걸쳐 형성될 수 있다. 각각의 슬롯(32)은 제2 금속층(16B) 또는 제3 금속층(16C) 중 어느 하나의 금속층 내에서 내부 절연 갭(28)들 중의 어느 하나의 갭을 통과한다.
도 6에 도시된 바와 같이, 제1 및 제4 (외부) 금속층(16A, 16D)의 노출된 외부 표면 및 슬롯(32)의 내부 벽 표면들은 주석, 니켈, 또는 구리와 같은 도전성 금속의 도금층(34)으로 코팅되며, 특히 이중에서 구리로 코팅되는 것이 가장 바람직하다. 또한, 도금층(34)은 니켈의 박막 기저층(도시되지 않음) 상에 구리층을 포함하도록 하여 향상된 접촉성을 얻을 수 있다. 예컨대, 전술한 금속 도금 단계는 어떤 적절한 처리 공정, 예컨대 전자 부착(electrodeposition)에 의해 수행될 수 있다. 금속 도금층(34)은 각각 슬롯(32)의 내부 벽면에 부착되는 제1 부분 및 제1 및 제4 금속층(16A, 16D)의 외부 표면에 부착되는 각각의 제2 및 제3 부분을 포함한다.
도 7은 각각의 제1 및 제4 금속층(16A, 16D) 내에 일련의 평행 직선 외부 절연 갭(36) 상에 도포된 금속 도금층(34)을 포함하며는 일련의 평행 직선 외부 절연 갭(36)을 형성시키는 단계를 도시하고 있다. 제1 금속층 내의 외부 절연 갭(36)은 제1 세트의 슬롯(32)과 인접하여 있으며, 제4 금속층 내의 외부 절연 갭(36)은 상기 제1 세트의 슬롯과 교대하고 있는 제2 세트의 슬롯(32)과 인접하여 있다. 외부 절연 갭(36)은 전술한 바와 같이 내부 절연 갭(28)들을 형성시키는 데에 사용된 바와 같은 동일한 방법에 의하여 형성될 수 있다.
외부 절연 갭(36)은 제1 금속층(16A)을 제1 복수의 외부 금속 스트립(38A)으로 분할하고, 이들 각각의 금속 스트립은 슬롯(32)과 외부 절연 갭(36) 사이에 한정되며, 이들 슬롯과 갭은 제4 금속층(16A)을 제4 금속층 내의 제2 복수의 외부 금속 스트립(38B)으로 분할하고, 이들 각각의 금속 스트립은 슬롯(32)과 외부 절연 갭(36) 사이에 한정되며, 여기서 제1 어레이 내의 외부 금속 스트립(38A)은 제2 어레이 내에서 외부 스트립(38B)으로부터 슬롯(32)의 반대측 상에 존재한다. 또한, 연속적인 슬롯(32) 사이의 외부 절연 갭(36)을 비대칭형으로 공간을 두고 있기 때문에, 각각의 외부 절연 갭(36)은 각각의 소폭의 외부 금속 밴드(40A, 40B)으로부터 외부 금속 스트립(38A, 38B) 중의 어느 하나를 절연시키고, 각각의 슬롯(32)은 일측면에 소폭의 금속 밴드(40A, 40B)를 가지며, 다른 측면 상에 금속 스트립(38A, 38B)을 갖는다. 각각의 금속 스트립(38A, 38B) 및 소폭의 금속 밴드(40A, 40B)는 내측 포일층 및 외측 금속 도금층을 포함한다.
도 8은 적층 구조(30)의 양측의 대부분의 외부 표면(즉, 상부 및 하부 표면) 상에 복수의 절연 영역(42)을 형성시키는 단계를 도시하고 있다. 상기 단계는 적층 구조(30)의 양측의 적절한 표면 상에 절연 재료층을 스크린 프린팅함으로서 수행되는 이점을 갖는다. 절연 영역(42)은 외부 절연 갭(36)이 절연 재료로 채워지도록 구성되지만, 각각의 슬롯(32)을 따라 있는 각각의 금속 도금된 외부 금속 스트립(38A, 38B)의 실질적인 부분은 덮여지지 않거나 노출된 채로 남아 있게 된다. 절연 영역(42)은 인접한 작은 일부분의 소폭 밴드(40A, 40B)를 덮을 지라도, 전체는 아니지만 대부분의 소폭 밴드(40A, 40B)의 표면 영역 각각은 절연층(42)에 의해 덮여지지 않은 상태로 남아 있게 된다.
도 9 및 도 10에 도시된 바와 같이, 도 6과 관련하여 전술한 단계에서의 도금층(34)으로 금속 도금된 영역은 박막 땜납 코팅(44)으로 또 한번 도금된다. 땜납 코팅(44)은 전자 도금에 의해 부착되는 것이 바람직하지만, 땜납 코팅은 본 기술 분야에서의 주지의 적절한 다른 처리 공정에 의해 부착되어 슬롯(32)의 내부벽 표면에 부착된 일부분의 금속 도금층(34)을 덮음으로써, 일부분의 외부 스트립(38A, 38B) 및 소폭의 금속 밴드(40A, 40B)가 절연층(42)에 의해 덮여지지 않은 채로 남아 있게 된다. 땜납 코팅(44)과 절연층(42)은 같은 높이에 높이에 위치하여 있는 것이 중요하다. 따라서, 절연층(42) 및 땜납 코팅(44) 모두의 두께는 도 10에 도시된 바와 같이 실질적인 동일 위치의 표면이 적층 구조(30)의 상부 및 하부 표면에 확실히 제공되도록 제어되어야만 한다.
마지막으로, 적층 구조(30)는 (주지의 기술에 의해) 스코어 라인의 격자(도시되지 않음)를 따라 개별화되어 복수의 개별적인 도전성 중합체 PTC 장치들를 형성해 내며, 이들 장치들 중의 어느 하나의 도전성 중합체 PTC 장치가 참조 번호 50으로 지정되어 도 11 및 도 12에 도시되어 있다. 개별화 단계 이후에, 도전성 중합체 PTC 장치는 제1 외부 어레이의 외부 금속 스트립(38A)들 중의 어느 하나로부터 생성된 제1 외부 전극(52), 제1 내부 어레이의 내부 금속 스트립(26B)들 중의 어느 하나로부터 생성된 제1 내부 전극(54), 제2 어레이의 내부 금속 스트립(26C)들 중의 어느 하나로부터 생성된 제2 내부 전극(56) 및 제2 어레이의 외부 금속 스트립(38B)들 중의 어느 하나로부터 생성된 제2 외부 전극(58)을 포함한다. 제1 중합체 층(14)으로부터 생성된 제1 도전성 중합체 PTC 소자(60)는 제1 외부 전극(52) 및 제1 내부 전극(54) 사이에 배치되고, 제2 중합체 층(18)으로부터 생성된 제2 도전성 중합체 PTC 소자(62)는 제1 내부 전극(54) 및 제2 내부 전극(56) 사이에 배치되며, 제3 중합체 층(20)으로부터 생성된 제3 도전성 중합체 PTC 소자(64)는 제2 내부 전극(56) 및 제2 외부 전극(58) 사이에 배치된다.
전술한 바와 같이, 땜납 코팅(44)은 도전성 중합체 PTC 장치(50)의 반대편 종단 상에 제1 및 제2 도전성 단자(66, 68)를 제공한다. 제1 및 제2 단자(66, 68)는 도전성 중합체 PTC 장치(50)의 모든 종단 표면 및 일부분의 상부 및 하부 표면을 형성한다. 도전성 중합체 PTC 장치(50)의 나머지 부분의 상부 및 하부 표면은 절연층(42)에 의해 형성되어 제1 및 제2 단자(66, 68) 상호 간을 전기적으로 절연시킨다.
도 12에 가장 잘 도시된 바와 같이, 제1 단자(66)는 제1 내부 전극(54)및 제2 외부 전극(58)과 물리적으로 기밀하게 접촉되어 있다. 제2 단자(58)는 제1 외부 전극(52D) 및 제2 내부 전극(56)과 물리적으로 긴밀하게 접촉되어 있다. 제1 단자(66)도 전술한 소폭 금속 밴드(40A)들 중의 어느 하나로부터 형성된 상부 금속 세그먼트(70A)와 접촉되는 반면에, 제2 단자(68)도 소폭 금속 밴드(40B)들 중의 다른 어느 하나로부터 형성된 제2 금속 세그먼트(70B)와 접촉된다. 금속 세그먼트(70A, 70B)는 무시할 정도의 전류 이송 능력을 갖는 작은 영역이므로, 후술하는 바와 같이 전극으로서의 기능을 수행할 수 없다.
이를 설명할 목적으로 제1 단자(66)는 입력 단자로 간주될 수 있으며, 제2 단자(68)는 출력 단자로 간주될 수 있지만, 이들 할당된 역할이 필수적인 것은 아니며, 전술한 것의 반대의 배열도 사용될 수 있다. 단자(66, 68)를 이와 같이 정의함으로써, 도전성 중합체 PTC 장치(50)를 통과하는 전류 경로는 다음과 같다. 전류는 입력 단자(66)로부터 (a) 제1 내부 전극(54), 제1 도전성 중합체 PTC 층(14) 및 제1 외부 전극(52)을 통과하여 출력 단자(68)로 흐르거나, (b) 제1 내부 전극(54),제2 도전성 중합체 PTC 층(18) 및 제2 내부 전극(56)을 통과하여 출력 단자(68)로 흐르고, (c) 제2 외부 전극(58), 제3 도전성 중합체 PTC 층(20) 및 제2 내부 전극(56)을 통과하여 출력 단자(68)로 흐른다. 이와 같은 전류의 경로는 입력 및 출력 단자(66, 68) 사이에 병렬로 도전성 중합체 PTC 층(14, 18, 20)을 연결한 것과 동일하다.
전술한 제조 공정에 따라 구성된 도전성 중합체 PTC 장치(50)는 매우 소형으로 작은 점유 면적을 가지고 상대적으로 고 유지 전류를 얻을 수 있음을 쉽게 이해할 수 있을 것이다.
본 발명에 따른 도전성 중합체 PTC 장치(50)는 도전성 중합체 PTC 장치(50)의 상부 및 하부 표면 상에 제1 및 제2 단자(66, 68)의 상부 및 하부 종단의 접착을 위하여 넓은 표면적을 제공하도록 각각의 제1 및 제2 외부 전극(52, 58)의 표면 상에 완전히 금속화된 층(34)구비하는 특성을 갖는다. 본 발명의 향상된 점은 외부 절연층(42)이 외부 전극(52, 58)의 금속화된 외부 표면 상에 그리고, 제1 및 제2 단자(66, 68)의 종단 사이에 도포됨으써, 제1 및 제2 단자(66, 68) 사이에 전기적인 절연을 제공하는 특성을 갖는다는 것이며, 여기서, 외부 절연층(42)은 도전성 중합체 PTC 장치(50)의 상부 및 하부 표면 상에서 단자의 땜납 도금층과 동일 높이에 위치한다.
전술한 향상점들은 이전의 다층 도전성 중합체 PTC 장치보다 몇몇 이점을 제공한다. 이런 이점들 모두는 실질적으로 단자 끝과 외부 전극(52, 58) 사이의 큰 접속 "패치"를 제공하는 상기 기능으로부터 발생한 것이다. 특히, 이와 같은 구조는 단자(66, 68)들과 외부 전극(52, 58)들 사이의 향상된 땜납 접합력, 향상된 열분산 능력 및 단자 접합부에서의 낮은 접촉 저항을 양산해 낸다. 후자에서의 2개의 특성은 소정의 크기의 장치에서 고 유지 전류를 만들어 낼 수 있다. 연속적인 전극들 사이에 제공되는 덮여진 영역은 이전의 다층 도전성 중합체 PTC 장치에서 얻을 수 있었던 영역보다 넓어졌으므로, 도전성 중합체 PTC 장치의 유효한 전류 전송 단면적이 증가하였다는 것이 상당히 중요하다. 이와 같은 특성은 소정의 점유 면적에 대하여 유지 전류를 증가시킨다.
전술한 제조 방법은 2개의 전극 사이에 삽입된 단일 도전성 중합체 층을 포함하며, 각각의 전극에 대하여 전기적으로 상호 연결되며, 도전성 중합체 PTC 장치의 상부 및 하부 외부 표면 상의 절연층에 의해 상호 전기 절연된 터미널을 갖는 장치를 제조하도록 쉽게 변경될수 있음을 쉽게 이해할 수 있을 것이다. 특히, 상기 방법은 다음과 같은 단계를 포함할 수 있다. 이는 다음과 같다.
(1) (a) 제1 및 제2 금속층 사이에 삽입된 제1 도전성 중합체 층을 포함하는 적층 구조를 제공하는 단계와, (2) 금속 스트립의 제1 및 제2 어레이를 각각 형성하도록 제1 및 제2 금속층 중의 선택된 영역을 절연시키는 단계와, (3) 금속 스트립의 각각의 제1 어레이의 외부 표면 상에 복수의 절연 영역을 형성시기고, 금속 스트립의 각각의 제2 어레이의 외부 표면 상에 복수의 절연 영역을 형성시키는 단계와, (4) 복수의 제1 단자를 형성시키고, 각각의 제1 단자는 제1 어레이 내의 금속 스트립 중의 하나의 스트립에 전기적으로 연결시키며, 대응하는 복수의 제2 단자를 형성시키고, 각각의 제2 단자는 제2 어레이 내의 금속 스트립 중의 하나의 스트립에 전기적으로 연결시키며, 각각의 제1 단자들은 제1 복수의 절연 영역들 중의 하나의 절연 영역 및 제2 복수의 절연 영역들 중의 하나의 절연 영역에 의해 제2 단자로부터 절연되고, (5) 적층 구조를 복수의 장치로 분리시켜 각각의 장치가 제1 어레이 내의 금속 스트립 중의 어느 하나로부터 형성된 제1 전극과 제2 어레이 내의 금속 스트립 중의 어느 하나로부터 형성된 제2 전극 사이에 삽입된 제1 도전성 중합체 층과, 제1 전극과만 전기적으로 접촉하고 있는 제1 단자 및 제2 전극과만 전기적으로 접촉하고 있는 제2 단자를 포함하도록 한다.
단일층 실시예에서, 제1 및 제2 금속층의 선택된 영역을 절연시키는 단계는 다음의 단계를 포함하며, 이들 단계는 다음과 같다. (2)(a) 상기 적층 구조에 걸쳐 실질적으로 일련의 평행 직선 슬롯을 형성하고, (2)(b) 도전성 금속 도금층으로 제1 및 제2 금속층 중의 슬롯의 내부 측벽 및 외부 표면을 도금하는 단계와, (2)(c) 금속층에 도포된 금속 도금층을 포함하는 각각의 제1 및 제2 금속층내에서 실질적으로 일련의 선형 절연 갭을 에칭시키는 단계를 포함한다. 각각의 복수의 제1 단자가 제1 전극에만 전기적으로 접촉하고 각각의 제2 복수의 단자가 제2 전극에만 전기적으로 접촉하도록 단자들이 형성된다면, 상기 절연 영역을 형성시켜 단자를 형성시키는 단계는 실질적으로 전술한 다층 실시예에 따라 수행될 수 있다.
예시적인 실시예가 본 명세서 및 도면에 상세하게 기술되어 있으며, 당업자라면 다수의 변형 실시예 및 변형이 가능함을 알 수 있을 것이다. 예컨대, 본 발명에 기술된 제조 공정은 매우 다양한 전기적 특성을 갖는 도전성 중합체 합성물이 사용될 수 있으며, 따라서 전술한 PTC 반응에 한정되는 것은 아니다. 전술한 제조방법이 3개 미만 또는 3개 이상의 도전성 중합체 층을 갖는 장치를 제조하는 데에 쉽게 이용할 수 있음을 잘 이해할 수 있을 것이다. 또한, 본 발명이 SMT 장치를 제조하는 데에 가장 큰 이점이 있지만, 본 발명은 매우 다수의 물리적 구조 및 보드 장착 배열을 구비한 다층 도전성 중합체 장치를 제조하는 데에도 쉽게 사용될 수 있다. 본 명세서의 다른 변형 및 변형 실시예는 본 명세서에 명백하게 개시된 대응하는 구조 및 처리 단계와 동일물이며, 따라서 후술하는 청구의 범위에 한정된 바와 같은 본 발명의 범주 내에 있는 것으로 간주된다.

Claims (35)

  1. (1) (a) 제1 및 제2 금속층 사이에 삽입된 제1 도전성 중합체 층을 포함하는 제1 적층 하부 구조, (b) 제2 도전성 중합체 층 및 (c) 제3 및 제4 금속층 사이에 삽입된 제3 도전성 중합체 층을 포함하는 제2 적층 하부 구조를 제공하는 단계와,
    (2) 내부 금속 스트립의 제1 및 제2 내부 어레이를 각각 형성하도록 상기 제2 및 제3 금속층 중의 선택된 영역을 절연시키는 단계와,
    (3) 적층 구조를 형성하도록 상기 제2 도전성 중합체 층의 반대 표면에 제1 및 제2 적층 하부 구조를 적층시키는 단계와,
    (4) 외부 금속 스트립의 제1 및 제2 외부 어레이를 각각 형성하도록 상기 제1 및 제4 금속층 중의 선택된 영역을 절연시키는 단계와,
    (5) 각각의 상기 외부 금속 스트립의 외부 표면 상에 복수의 절연 영역을 형성시키는 단계와,
    (6) 상기 제1 내부 어레이 내의 상기 내부 금속 스트립 중의 하나의 스트립을 상기 제2 외부 어레이 내의 상기 외부 금속 스트립 중의 하나의 스트립에 전기적으로 연결시키는 복수의 제1 단자와, 상기 제1 외부 어레이 내의 상기 외부 금속 스트립 중의 하나의 스트립을 상기 제2 내부 어레이 내의 상기 내부 금속 스트립 중의 하나의 스트립에 전기적으로 연결시키는 복수의 제2 단자를 형성하는 단계를 포함하는 전자 장치 제조 방법.
  2. 제1항에 있어서, 상기 도전성 중합체는 PTC 반응을 나타내는 것인 전자 장치 제조 방법.
  3. 제1항에 있어서, 상기 금속층은 니켈 포일 및 니켈 코팅 구리 포일로 구성된 그룹에서 선택된 재료로 제조되는 것인 전자 장치 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    (7) 상기 적층 구조를 복수의 장치로 분리하는 단계를 더 포함하고, 상기 각각의 장치는,
    상기 제1 외부 어레이 내의 상기 외부 금속 스트립들 중의 어느 하나로부터 형성된 제1 외부 전극과 상기 제1 내부 어레이 내의 상기 내부 금속 스트립들 중의 어느 하나로부터 형성된 제1 내부 전극 사이에 삽입된 제1 도전성 중합체 층과,
    상기 제1 내부 전극과 상기 제2 내부 어레이 내의 상기 내부 금속 스트립들 중의 어느 하나로부터 형성된 제2 내부 전극 사이에 삽입된 제2 도전성 중합체 층과,
    상기 제2 내부 전극과 상기 제2 외부 어레이 내의 상기 외부 금속 스트립들 중의 어느 하나로부터 형성된 제2 외부 전극 사이에 삽입된 제3 도전성 중합체 층을 포함하고,
    상기 제1 단자는 상기 제1 내부 전극과 제2 외부 전극과만 전기적으로 접촉되어 있으며, 상기 제2 단자는 상기 제1 외부 전극과 제2 내부 전극과만 전기적으로 접촉되어 있는 전자 장치 제조 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제2 및 제3 금속층 중의 선택된 영역을 절연시키는 상기 단계는 실질적으로 상기 제2 및 제3의 금속층 내의 일련의 병렬 선형 절연 갭을 에칭하여 내부 금속 스트립의 상기 제1 및 제2 내부 어레이를 형성시키는 단계를 포함하는 전자 장치 제조 방법.
  6. 제5항에 있어서, 상기 제2 및 제3 금속층 내의 절연 갭은 상기 제1 내부 어레이 내의 상기 내부 금속 스트립이 상기 제2 금속 어레이의 상기 내부 금속 스트립에 대하여 서로 교차하도록 상호에 대하여 교차시키는 것인 전자 장치 제조 방법.
  7. 제6항에 있어서, 상기 제1 및 제4 금속층 중에서 선택된 영역을 절연시키는 단계는,
    (4)(a) 상기 적층 구조에 걸쳐 일련의 평행 직선 슬롯을 형성하고, 각각의 평행 직선 슬롯은 어느 제2 또는 제3 금속층 중에서 내부 절연 갭들 중의 어느 하나의 갭을 관통하는 단계와,
    (4)(b) 도전성 금속 도금층으로 상기 제1 및 제4 금속층의 평행 직선 슬롯 및 외부 표면의 측벽을 도금하는 단계와,
    (4)(c) 각각의 제1 및 제4 금속층 - 이 금속층에 도포된 금속 도금층을 포함- 내에서 실질적으로 일련의 선형 외부 절연 갭을 에칭시키는 단계를 포함하는 전자 장치 제조 방법.
  8. 제7항에 있어서, 상기 일련의 선형 외부 절연 갭을 에칭시키는 단계는 제1 금속층에 형성된 상기 외부 절연 갭이 제1 세트의 슬롯에 인접하며, 상기 제4 금속층에 형성된 상기 외부 절연 갭은 상기 제1 세트의 슬롯과 교차하는 제2 세트의 슬롯에 인접하도록 수행되는 것인 전자 장치 제조 방법.
  9. 제7항에 있어서, 상기 복수의 절연 영역을 형성하는 단계는 상기 외부 절연 갭을 절연 재료로 채워 상기 도금 단계에서 노출된 금속 도금으로 상기 각각의 슬롯에 인접한 제1 및 제4 금속층의 일부가 남겨지도록 상기 제1 및 제4 금속층의 외부 표면에서 도전성 금속 도금층 상에 절연 재료층을 각각 증착시키는 단계를 포함하는 전자 장치 제조 방법.
  10. 제9항에 있어서, 상기 복수의 제1 및 제2 단자를 형성하는 단계는 상기 슬롯의 도금된 내부 벽면 및 노출 금속이 도금된 상기 일부분의 제1 및 제4 금속층 상에 땜납층을 부착시키는 단계를 포함하는 전자 장치 제조 방법.
  11. 제10항에 있어서, 상기 땜납층을 부착시키는 단계는 상기 일부분의 땝납층이 상기 절연 재료층과 실질적으로 동일한 높이에 위치하도록 하기 위하여 상기 제1및 제4 금속층에 부착되도록 수행되는 것인 전자 장치 제조 방법.
  12. 제1 및 제2 대향 단면을 갖는 전자 장치 제조 방법에 있어서,
    각각이 제1 및 제2 대향 표면을 갖는 제1 제2 및 제3 도전성 중합체 층과,
    상기 제1 및 제2 도전성 중합체 층은 제1 내부 전극에 의해 분리되어 상기 제1 도전성 중합체 층의 제2 표면 및 상기 제2 도전성 중합체 층의 제1 표면과 접촉하여 있고,
    상기 제2 및 제3 도전성 중합체 층은 제2 내부 전극에 의해 분리되어 상기 제2 도전성 중합체 층의 제2 표면 및 상기 제3 도전성 중합체 층의 제1 표면과 접촉하여 있으며,
    상기 제1 도전성 중합체 층의 제1 표면과 전기적으로 접촉하고 있는 내부 표면 및 외부 표면을 구비하고 있는 제1 외부 전극과,
    상기 제3 도전성 중합체 층의 제2 표면과 전기적으로 접촉하고 있는 내부 표면 및 외부 표면을 구비하고 있는 제2 외부 전극과,
    상기 제1 및 제2 내부 전극과 전기적으로 접촉하도록 상기 도전성 중합체 장치의 상기 제1 및 제2 종단 표면을 각각 덮고 있는 제1 및 제2 단부 및 상기 제1 및 제2 외부 전극의 외부 표면을 각각 덮고 있는 상부 및 하부를 구비하는 도전성 금속층과,
    상기 제1 내부 전극 및 상기 제2 외부 전극과 전기적으로 접촉하도록 상기 제1 단부 및 상기 도전성 금속층의 상기 일부분의 하부 및 상부 상에 형성된 제1단자와,
    상기 제2 내부 전극 및 상기 제1 외부 전극과 전기적으로 접촉하도록 상기 제2 단부 및 상기 도전성 금속층의 상기 일부분의 상부 상에 형성된 제2 단자를 포함하는 전자 장치 제조 방법.
  13. 제12항에 있어서, 상기 전극 소자는 금속 포일로 제조되는 것인 전자 장치 제조 방법.
  14. 제13항에 있어서, 상기 금속 포일은 니켈 및 니켈 코팅된 구리로 이루어지는 그룹으로부터 선택된 재료로 제조되는 것인 전자 장치 제조 방법.
  15. 제12항에 있어서, 상기 제1, 제2 및 제3 도전성 중합체 층은 PTC 반응을 나타내는 재료로 제조되는 것인 전자 장치 제조 방법.
  16. 제12항에 있어서, 상기 제1 및 제2 단자는 상기 도전성 금속층 상에 부착된 땜납층에 의해 형성되는 것인 전자 장치 제조 방법.
  17. 제12항 내지 제16항 중 어느 한 항에 있어서, 상기 도전성 금속층의 각각의 상부 및 하부 상의 절연층이 상기 제1 및 제2 단자를 상호 절연시키도록 배치시키는 단계를 더 포함하는 전자 장치 제조 방법.
  18. 제17항에 있어서, 상기 도전성 금속층의 상기 제1 및 제2 단자와 상부 및 하부는 실질적으로 장치의 동일한 높이의 상부 및 하부 표면을 한정하는 것인 전자 장치 제조 방법.
  19. 제12항 내지 제16항 중 어느 한 항에 있어서, 상기 제1, 제2 및 제2 도전성 중합체 층이 상기 제1 및 제2 내부 전극 및 상기 제1 및 제2 외부 전극에 의해 상기 제1 및 제2 단자 사이에 병렬로 연결되는 것인 전자 장치 제조 방법.
  20. (1) 제1 및 제2 금속층 사이에 삽입된 제1 도전성 중합체 층을 포함하는 적층 구조를 제공하는 단계와,
    (2) 금속 스트립들의 제1 및 제2 어레이를 각각 형성하도록 상기 제1 및 제2 금속층 중의 선택된 영역을 절연시키는 단계와,
    (3) 금속 스트립들의 각각의 상기 제1 어레이의 외부 표면에서 제1 복수의 절연 영역을 형성하고, 금속 스트립들의 각각의 상기 제2 어레이의 외부 표면에서 제2 복수의 절연 영역을 형성하는 단계와,
    (4) 상기 각각의 제1 단자는 상기 제1 어레이 내의 상기 금속 스트립 중의 하나의 스트립에 전기적으로 연결된 복수의 제1 단자와, 상기 각각의 제2 단자는 상기 제2 어레이 내의 상기 금속 스트립 중의 하나의 스트립에 전기적으로 연결된 복수의 대응 제2 단자를 형성시키고, 상기 각각의 제1 단자들은 상기 제1 복수의절연 영역들 중의 하나의 절연 영역 및 상기 제2 복수의 절연 영역들 중의 하나의 절연 영역에 의해 대응하는 제2 단자로부터 절연되는 단계를 포함하는 전자 장치 제조 방법.
  21. 제20항에 있어서, 상기 도전성 중합체는 PTC 반응을 나타내는 것인 전자 장치 제조 방법.
  22. 제20항에 있어서, 상기 금속층은 니켈 포일 및 니켈 코팅 구리 포일로 구성된 그룹에서 선택된 재료로 제조되는 것인 전자 장치 제조 방법.
  23. 제20항 내지 제22항 중 어느 한 항에 있어서,
    (5) 상기 적층 구조를 복수의 장치로 분리하는 단계를 더 포함하고, 상기 각각의 장치는,
    상기 제1 어레이 내의 상기 금속 스트립들 중의 어느 하나로부터 형성된 제1 전극과 상기 제2 어레이 내의 상기 금속 스트립들 중의 어느 하나로부터 형성된 제2 전극 사이에 삽입된 도전성 중합체 층과,
    상기 제1 전극과만 전기적으로 접촉하고 있는 제1 단자와
    상기 제2 전극과만 전기적으로 접촉되어 있는 제2 단자를 포함하는 전자 장치 제조 방법.
  24. 제20항 내지 제22항 중 어느 한 항에 있어서, 상기 제1 및 제2 금속층 중에서 선택된 영역을 절연시키는 단계는,
    (2)(a) 상기 적층 구조에 걸쳐 실질적으로 일련의 평행 직선 슬롯을 형성하는 단계와,
    (2)(b) 도전성 금속 도금으로 상기 제1 및 제4 금속 레이어 중의 상기 슬롯의 내부 측벽 및 상기 외부 표면을 도금하는 단계와,
    (2)(c) 상기 각각의 제1 및 제2 금속층 - 이 금속층에 도포된 금속 도금층 포함 - 내에서 실질적으로 일련의 선형 절연 갭을 에칭시키는 단계를 포함하는 전자 장치 제조 방법.
  25. 제24항에 있어서, 상기 일련의 선형 외부 절연 갭을 에칭시키는 단계는 상기 절연 갭이 상기 제1 세트의 슬롯에 인접한 상기 제1 금속층에 형성되도록 하며, 상기 절연 갭이 상기 제1세트의 슬롯과 교차하는 제2 세트의 슬롯에 인접한 상기 제4 금속층에 형성되도록 수행되는 것인 전자 장치 제조 방법.
  26. 제24항에 있어서, 상기 복수의 제1 및 제2 절연 영역을 형성하는 단계는 상기 제1 및 제2 금속층의 외부 표면 상에 있는 도전성 금속 도금층 상에 절연 재료층을 각각 부착시킴으로써, 상기 절연 갭을 절연 재료로 채워 상기 도금 단계로부터 금속 이 노출된 채로 상기 각각의 슬롯에 인접한 상기 일부분의 제1 및 제 금속층이 남아 있도록 하는 단계를 포함하는 전자 장치 제조 방법.
  27. 제26항에 있어서, 상기 복수의 제1 및 제2 단자를 형성하는 단계는 금속 플레이팅이 노출된 채로 상기 슬롯의 도금된 내부 벽면 및 상기 일부분의 제1 및 제2 금속층 상에 땜납층을 부착시키는 단계를 포함하는 전자 장치 제조 방법.
  28. 제27항에 있어서, 상기 땜납층을 부착시키는 단계는 상기 일부분의 땝납층이 상기 절연 재료층과 실질적으로 동일한 높이에 위치하도록 하기 위하여 상기 제1 및 제2 금속층에 부착되도록 수행되는 것인 전자 장치 제조 방법.
  29. 제1 및 제2 대향 단면을 갖는 전자 장치 제조 방법에 있어서,
    제1 및 제2 대향 표면을 갖는 도전성 중합체 층과,
    상기 도전성 중합체 층의 제1 표면과 전기적으로 접촉하고 있는 내부 표면 및 외부 표면을 구비하고 있는 제1 전극과,
    상기 도전성 중합체 층의 제2 표면과 전기적으로 접촉하고 있는 내부 표면 및 외부 표면을 구비하고 있는 제2 전극과,
    상기 장치의 상기 제1 및 제2 단면을 각각 덮고 있는 제1 및 제2 단부 및 상기 제1 및 제2 전극의 외부 표면을 각각 덮고 있는 상부 및 하부를 구비하는 도전성 금속층과,
    상기 제2 전극과 전기적으로 접촉하도록 상기 제1 단부 및 상기 도전성 금속층의 상기 일부분의 하부 상에 형성된 제1 단자와,
    상기 제1 전극과 전기적으로 접촉하도록 상기 제2 단부 및 상기 금속층의 상기 일부분의 상부 상에 형성된 제2 단자를 포함하는 전자 장치 제조 방법.
  30. 제29항에 있어서, 상기 전극 소자는 금속 포일로 제조되는 것인 전자 장치 제조 방법.
  31. 제30항에 있어서, 상기 금속 포일은 니켈 및 니켈 코팅된 구리로 이루어지는 그룹으로부터 선택된 재료로 제조되는 것인 전자 장치 제조 방법.
  32. 제29항에 있어서, 상기 도전성 중합체 층은 PTC 반응을 나타내는 재료로 제조되는 것인 전자 장치 제조 방법.
  33. 제29항에 있어서, 상기 제1 및 제2 단자는 상기 도전성 금속층 상에 부착된 땜납층에 의해 형성되는 것인 전자 장치 제조 방법.
  34. 제29항 내지 제33항 중 어느 한 항에 있어서, 상기 도전성 금속층의 각각의 상부 및 하부 상의 절연층이 상기 제1 및 제2 단자를 상호 절연시키도록 배치시키는 단계를 더 포함하는 전자 장치 제조 방법.
  35. 제34항에 있어서, 상기 도전성 금속층의 상기 제1 및 제2 단자와 상부 및 하부는 실질적으로 상기 장치의 동일 높이의 상부 및 하부 표면을 한정하는 것인 전자 장치 제조 방법.
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