KR100505476B1 - 애블레이션을 이용한 표면실장형 전기장치 및 그 제조방법 - Google Patents

애블레이션을 이용한 표면실장형 전기장치 및 그 제조방법 Download PDF

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Abstract

인쇄회로기판에 장착되어 회로를 보호하는 기능을 수행하는 애블레이션을 이용한 표면실장형 정온도계수(Positive Temperature Coefficient; PTC) 장치는 제1 및 제2 표면과 상기 제1 및 제2 표면에 연결되는 제1 및 제2 측면을 갖는 박판 저항 소자; 상기 박판 저항 소자의 제1 및 제2 표면에 각각 형성된 제1 및 제2 전극; 상기 제1 및 제2 전극에 각각 도포되고, 상기 제1 및 제2 전극이 각각 부분적으로 노출되도록 일부가 애블레이션(ablation)에 의해 제거된 제1 및 제2 절연층; 상기 제1 및 제2 절연층에 각각 형성되고, 상기 제1 및 제2 전극이 각각 부분적으로 노출되도록 일부가 제거된 제1 및 제2 금속호일; 상기 제1 및 제2 금속호일은 각각 전기적으로 분리된 두 영역으로 나뉘어지고, 상기 박판 저항 소자의 제1 측면을 감싸도록 형성되고 상기 제1 전극의 노출부분과 전기적으로 연결되는 제1 전도층; 및 상기 박판 저항 소자의 제2 측면을 감싸도록 형성되고 상기 제2 전극의 노출부분과 전기적으로 연결되며, 상기 제1 전도층과 전기적으로 분리된 제2 전도층을 포함한다.

Description

애블레이션을 이용한 표면실장형 전기장치 및 그 제조방법{SURFACE MOUNTABLE ELECTRICAL DEVICE USING ABLATION AND ITS MANUFACTURING METHOD}
본 발명은 표면실장형 전기장치의 제조방법에 관한 것으로서, 더욱 상세하게는 인쇄회로기판에 장착되어 회로를 보호하는 기능을 수행하는 애블레이션을 이용한 표면실장형 정온도계수(Positive Temperature Coefficient; PTC) 장치의 제조방법에 관한 것이다.
일반적으로, 결정성 고분자 수지와 전도성 물질의 혼합물로 이루어진 이른바 정온도계수(Positive Temperature Coefficient; PTC) 물질은 그 응용범위가 매우 넓다. PTC 물질은 상온과 같은 낮은 온도에서는 저항이 낮아 전류를 통과시키지만, 주위 온도가 상승하거나 과전류로 인해 물질의 온도가 상승하게 되면 저항이 103~104배 이상으로 증가되어 전류를 차단하는 기능을 갖는다.
이러한 PTC 물질은 금속전극과 연결되어 다양한 형태의 전기장치로 응용될 수 있으며, 주로 전기 회로에서 과전류 차단 및 회로 보호용으로 사용된다. 이러한 PTC 장치는 주로 인쇄회로기판(Printed Circuit Board; PCB) 위에 장착되는데, PCB 기판의 부품들에 의해 형상의 제약을 많이 받게 된다. 최근에는 회로 디자인이 고집적화되면서 기판 실장형 부품의 경박단소화에 대한 요구가 증대되고 있다. 이에 부응하기 위해 지금까지 PTC 장치에 대한 많은 기술이 제시되어 왔다.
이러한 제조 공정 기술들은 대부분 인쇄회로기판가공 기술을 바탕으로 하고 있으며, PTC 특성을 가지는 기본소자의 상하부 전극을 연결하는 방식에 따라서 서로 구별된다. 지금까지 제안된 PTC 전기장치 중 대표적인 몇몇 특허에 대하여 도면과 함께 설명하면 다음과 같다.
먼저 도 1은 미국특허 US5,699,607호에 개시된 표면실장형 전기장치를 간략히 도시한 것이다. 도 1에 도시된 전기장치는 전극(2)이 양 표면에 형성된 저항성 소자(1)에 절연층(3)을 형성하고, 절연층(3)을 부분적으로 제거하여 전극(2)의 일부(8)를 노출시킨 상태에서 전도층(4)과 도금층(5)이 각 전극에 연결되도록 구성된다.
도 2는 미국특허 US5,900,800호에 개시된 전기장치를 간략히 도시한다. 이 전기장치는 도 1의 전기장치와 매우 유사하며, 다만 전도층과 도금층이 하나의 층(6)으로 이루어져 있다.
도 3은 미국특허 US5,907,272호에 개시된 전기장치로서, 앞의 두 예에서 도금층(5)이 저항성 소자의 양측면을 감싸는 것과는 달리, 하나의 측면만을 감싸도록 구성되었다.
이와 같은 종래의 전기장치는 공통적으로 절연층을 부분적으로 제거하여 전극의 일부를 노출시키는 공정을 포함한다. 절연층의 제거공정은 일반적으로 화학적 에칭에 의해서 이루어지는데, 이는 도 1 및 도 3의 예에 해당한다고 볼 수 있다.
상술한 에칭을 이용한 절연층 제거공정은, 도 4에 도시된 것처럼, 에칭할 영역을 제외한 절연층(3)의 표면에 마스크(7)를 얹은 상태에서, 화학적 물질을 살포하여 해당 영역(8)을 에칭하게 된다. 이러한 화학적 에칭은 그러나 독성이 강한 화학물질을 사용하기 때문에 매우 환경에 친화적이지 않으며, 환경오염의 원인이 된다. 또한, 상술한 전기장치는 에칭 공정에서 주변의 물질, 특히 저항성 소자의 변질 우려가 있다는 문제가 있다.
한편, 미국특허 US5,900,800호에서는 화학적 에칭을 피하기 위해, 절연체로서 포토 레지스트(photo resist)를 사용하고, 포토 레지스트의 일부를 제거하기 위해 포토(photo) 공정을 이용한다. 그러나, 포토 레지스트는 해당 업계에서 층간 레이어(layer)로 일반적으로 사용되는 것은 아니며, 기계적 강도나 다른 층과의 접합력이 문제가 될 수 있다. 또한, 포토 공정에 의해 형성된 비아(via)의 최소 크기에 대해서도 현재까지 확실히 알려진 바가 없어, 실질적으로 구현 가능한지 여부를 알 수 없다.
도 5는 미국특허 US6,337,467호에 제시된 전기장치를 간략히 도시한다. 이 전기장치는 저항성 소자(1)의 양측부에 도금층(5)을 형성하고, 저항성 소자(1)의 양표면에 존재하는 전극(2)이 단부를 통해 도금층(5)과 전기적으로 연결되도록 구성되었다.
상술한 전기장치는 전극(2)의 단부가 도금층(5)에 연결됨으로써, 절연층을 제거하는 공정이 필요치 않다. 그러나, 전극(2)은 구멍 또는 슬릿 형성과정에서 단부가 잘려지게 되는데, 이때 단부는 매우 불규칙한 절단면을 형성할 수 있다. 실질적으로 전극(2)은 박막 형태의 매우 얇은 두께를 가지기 때문에, 전극(2)을 구부러짐이나 뒤틀림 없이 완벽하게 절단하는 것은 매우 어렵다. 따라서, 전극(2)의 단부, 즉 절단면이 고르지 않으면 도금층(5)과의 통전에 문제가 발생할 수 있다. 이는 PTC 소자의 기능을 거의 상실하게 하므로, 매우 심각한 문제가 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창안된 것으로서, 레이저 또는 플라즈마를 이용한 애블레이션을 통해 절연층의 일부를 제거하여 전극을 노출시킴으로써 화학적 에칭을 사용하지 않고도 구조적으로 안정된 표면실장형 전기장치를 제공하는데 그 목적이 있다.
본 발명의 또 다른 목적은 상술한 표면실장형 전기장치를 제조하는 방법을 제공하는데 있다. 이 제조방법은 컨포멀 마스크 애블레이션 방식 및 다이렉트 포커스드 애블레이션 방식을 이용하여 수행될 수 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 애블레이션을 이용한 표면실장형 전기장치는 제1 및 제2 표면과 상기 제1 및 제2 표면에 연결되는 제1 및 제2 측면을 갖는 박판 저항 소자; 상기 박판 저항 소자의 제1 및 제2 표면에 각각 형성된 제1 및 제2 전극; 상기 제1 및 제2 전극에 각각 도포되고, 상기 제1 및 제2 전극이 각각 부분적으로 노출되도록 일부가 애블레이션(ablation)에 의해 제거된 제1 및 제2 절연층; 상기 제1 및 제2 절연층에 각각 형성되고, 상기 제1 및 제2 전극이 각각 부분적으로 노출되도록 일부가 제거된 제1 및 제2 금속호일; 상기 제1 및 제2 금속호일은 각각 전기적으로 분리된 두 영역으로 나뉘어지고, 상기 박판 저항 소자의 제1 측면을 감싸도록 형성되고 상기 제1 전극의 노출부분과 전기적으로 연결되는 제1 전도층; 및 상기 박판 저항 소자의 제2 측면을 감싸도록 형성되고 상기 제2 전극의 노출부분과 전기적으로 연결되며, 상기 제1 전도층과 전기적으로 분리된 제2 전도층을 포함한다.
바람직하게, 상기 박판 저항 소자는 정온도계수(Positive Temperature Coefficient; PTC) 특성을 갖는 전도성 중합체이다.
또한, 상기 제1 및 제2 금속호일은 에칭에 의해 일부가 제거되는 것이 바람직하다.
또한, 상기 제1 및 제2 금속호일은 상기 제1 및 제2 절연층과 함께 애블레이션에 의해 일부가 제거될 수 있다.
또한, 상기 제1 및 제2 전극은 각각 상기 박판 저항 소자의 제1 및 제2 측면에 인접한 영역에는 형성되지 않고, 상기 제1 및 제2 절연층은 상기 제1 및 제2 전극의 단부를 모두 감싸도록 형성되는 것이 바람직하다.
상기 전기장치는 상기 박판 저항 소자의 제1 측면을 감싸면서 상기 제1 전도층 위에 형성되는 제1 솔더층; 및 상기 박판 저항 소자의 제2 측면을 감싸면서 상기 제2 전도층 위에 형성되는 제2 솔더층을 더 포함할 수 있다.
이때, 상기 제1 및 제2 전도층 사이에는 각각 비전도성 갭이 형성되고, 상기 제1 및 제2 금속호일은 상기 비전도성 갭에 의해 각각 두 영역으로 나뉘어지는 것이 바람직하다.
또한, 상기 제1 및 제2 솔더층 사이의 영역과 상기 비전도성 갭에는 각각 추가적인 절연층이 형성될 수 있다.
본 발명의 또 다른 측면에 따르면, (a) 제1 및 제2 표면과 상기 제1 및 제2 표면을 연결하는 제1 및 제2 측면을 갖는 박판 저항 소자를 준비하는 단계; (b) 상기 제1 및 제2 표면에 각각 제1 및 제2 전극을 형성하는 단계; (c) 상기 제1 및 제2 전극의 노출부위를 완전히 감싸도록 제1 및 제2 절연층을 도포하는 단계; (d) 상기 제1 및 제2 절연층에 각각 제1 및 제2 금속호일을 형성하는 단계; (e) 상기 제1 및 제2 금속호일을 부분적으로 제거하여 상기 제1 및 제2 절연층의 일부를 노출시키는 단계; (f) 컨포멀 마스크 애블레이션(conformal mask ablation)에 의해 상기 제1 및 제2 절연층의 노출부분을 제거하여 상기 제1 및 제2 전극의 일부를 노출시키는 단계; (g) 상기 제1 및 제2 전극의 노출부분과 전기적으로 연결되도록 상기 박판 저항 소자의 전체 표면과 측면에 전도층을 형성하는 단계; 및 (h) 상기 전도층 및 상기 제1 및 제2 금속호일에 비전도성 갭을 형성하여, 각각 전기적으로 분리된 두 개의 영역으로 만드는 단계를 포함하는 애블레이션을 이용한 표면실장형 전기장치 제조방법이 제공된다.
바람직하게, 상기 방법은 상기 (b)단계 이후에, 상기 제1 및 제2 전극의 양단부를 부분적으로 제거하는 단계를 더 포함한다.
또한, 상기 (h)단계 이후에, 상기 비전도성 및 주변영역에 추가적인 절연층을 도포하는 단계를 더 포함하는 것이 바람직하다.
이때, 상기 추가적인 절연층이 도포되지 않은 영역에 제1 및 제2 솔더층을 형성하는 단계를 더 포함할 수도 있다.
본 발명의 또 다른 측면에 따르면, (a) 제1 및 제2 표면과 상기 제1 및 제2 표면을 연결하는 제1 및 제2 측면을 갖는 박판 저항 소자를 준비하는 단계; (b) 상기 제1 및 제2 표면에 각각 제1 및 제2 전극을 형성하는 단계; (c) 상기 제1 및 제2 전극의 노출부위를 완전히 감싸도록 제1 및 제2 절연층을 도포하는 단계; (d) 상기 제1 및 제2 절연층에 각각 제1 및 제2 금속호일을 형성하는 단계; (e) 다이렉트 포커스드 애블레이션(direct focused ablation)에 의해 상기 제1 및 제2 절연층과 상기 제1 및 제2 금속호일을 동시에 부분적으로 제거하여 상기 제1 및 제2 전극의 일부를 노출시키는 단계; (f) 상기 제1 및 제2 전극의 노출부분과 전기적으로 연결되도록 상기 박판 저항 소자의 전체 표면과 측면에 전도층을 형성하는 단계; 및 (g) 상기 전도층 및 상기 제1 및 제2 금속호일에 비전도성 갭을 형성하여, 각각 전기적으로 분리된 두 개의 영역으로 만드는 단계를 포함하는 애블레이션을 이용한 표면실장형 전기장치 제조방법이 제공된다.
이하 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 6은 본 발명에 따른 애블레이션을 이용한 표면실장형 전기장치의 구성을 보여주는 도면이다. 도면을 참조하면, 본 발명의 표면실장형 전기장치(10)는 단면이 사각 형상인 박판 저항 소자(20)를 구비한다. 박판 저항 소자(20)는 제1 및 제2 표면(22, 24)을 가지며, 제1 및 제2 표면(22, 24)은 제1 및 제2 측면(26, 28)으로 서로 연결된다.
박판 저항 소자(20)의 제1 표면(22)에는 제1 전극(30)이 형성된다. 제1 전극(30)은 제1 표면(22)의 전체를 완전히 덮지는 않으며, 제1 및 제2 측면(26, 28)과 인접한 영역에는 형성되지 않는 것이 바람직하다.
제2 표면(24)에는 또한 제2 전극(32)이 형성된다. 제2 전극(32) 또한 제1 및 제2 측면(26, 28)과 인접한 영역에는 형성되지 않는 것이 바람직하다.
제1 전극(30) 위에는 제1 절연층(40)이 도포된다. 제1 절연층(40)은 제1 전극(30)이 형성되지 않은 제1 표면(22)에도 도포되어 제1 전극(30)의 노출된 부분을 완전히 덮는다. 다만, 제1 절연층(40)은 후술되는 애블레이션(ablation) 공정에 의해 부분적으로 제거되어, 제1 전극(30)의 일부분(31)을 노출시킨다. 제1 전극(30)의 노출부위(31)는 제1 측면(26)과 인접한 곳에 위치하는 것이 바람직하다.
제2 전극(30)에는 제2 절연층(42)이 도포된다. 제2 절연층(42)은 제1 절연층(40)과 마찬가지로, 제2 전극(32)이 형성되지 않은 제2 표면(24)에도 도포되어 제2 전극(32)의 노출된 부분을 완전히 덮는다. 다만, 이때에도 제2 절연층(42)은 애블레이션(ablation) 공정에 의해 부분적으로 제거되어, 제2 전극(32)의 일부분(33)을 노출시킨다. 제2 전극(32)의 노출부위(33)는 제2 측면(28)고 인접한 곳에 위치하는 것이 바람직하다.
상술한 구성에서, 박판 저항 소자(20)에는 제1 및 제2 금속호일(50, 52, 54, 56)이 형성된다. 금속호일(50, 52, 54, 56)은 바람직하게는 구리(copper)로 제조된다. 제1 금속호일(50, 52)은 제1 절연층(40) 위에 형성되며, 서로 전기적으로 분리된 두 영역으로 이루어진다. 또한, 제1 금속호일에서 제1 전극(30)의 노출부위(31)가 위치하는 영역(50)은 부분적으로 제거되어 노출부위(31)의 노출된 상태를 유지시킨다. 마찬가지로, 제2 금속호일(54, 56)은 제2 절연층(42)에 형성되며, 서로 전기적으로 분리된 두 영역으로 이루어진다. 또한, 제2 전극(32)의 노출부위(33)가 위치하는 영역(56)은 부분적으로 제거되어 노출부위(33)의 노출된 상태를 유지시킨다.
금속호일(50, 56)의 부분적인 제거는 애블레이션 방식에 따라 에칭공정에 의해 수행될 수도 있으며, 애블레이션 공정 자체에 의해 수행될 수도 있다. 이에 대한 설명은 뒤에 상세히 기술된다.
또한, 제1 금속호일(50, 52)과 제2 금속호일(54, 56)을 전기적으로 분리된 각 영역으로 나누는 것은 비전도성 갭(64, 66)에 의해 각기 수행될 수 있다. 즉, 한 층의 금속호일(50, 52)(54, 56)을 형성한 후, 비전도성 갭(64, 66)을 형성함으로써 각 층의 금속호일(50, 52)(54, 56)을 두 영역으로 나누는 것이다. 이러한 방식은 후술되는 제1 및 제2 전도층(60, 62)에도 그대로 적용될 수 있다.
제1 전도층(60)은 박판 저항 소자(20)의 제1 측면(26)을 감싸도록 형성된다. 즉, 제1 전도층(60)은 제1 측면(26)과 함께 제1 측면(26)에 가까운 제1 금속호일영역(50)과 제2 금속호일영역(54)을 덮는다. 또한, 제1 전도층(60)은 제1 전극(30)의 노출부위(31)와 접촉하여 전기적으로 연결된다.
제2 전도층(62)은 박판 저항 소자(20)의 제2 측면(28)을 감싸도록 형성되며, 제2 측면(28)과 가까운 제1 금속호일영역(52)과 제2 금속호일영역(56)을 덮는다. 또한, 제2 전도층(62)은 제2 전극(32)의 노출부위(33)와 접촉하며, 제1 전도층(60)과는 전기적으로 분리되어 있다.
제1 전도층(60)과 제2 전도층(62) 사이에는 하나의 층으로서 동시에 형성된 후 상술한 비전도성 갭(64, 66)에 의해서 분리될 수 있다. 즉, 제1 및 제2 전도층(60, 62)과 상술한 제1 및 제2 금속호일(50, 52, 54, 56)을 분리되지 않은 상태로 모두 형성한 상태에서 비전도성 갭(64, 66)을 형성하여 동시에 분리시키는 것이다.
이와 같이 구성한 상태만으로도 상기 구성은 표면실장형 전기장치로서 기능할 수 있다. 이때, 제1 및 제2 전도층(60, 62)이 단자 역할을 하여 인쇄회로기판(printed circuit board; PCB)에 접속된다. 또한, 이 구성에서 제1 및 제2 전도층(60, 62)은 상하 및 좌우 방향으로 대칭구조를 이루고 있어 설치 방향을 임의로 바꿀 수 있는 구조를 가진다.
한편, 상술한 구조를 보다 보강하는 것도 가능하다. 다시 도 6을 참조하면, 제1 및 제2 전도층(60, 62) 사이에 형성된 비전도성 갭(64, 66)에 추가적인 절연층(70, 72)을 형성할 수 있다. 추가의 절연층(70, 72)은 비전도성 갭(64, 66)을 완전히 채워 제1 전도층(60)이 제2 전도층(62)과 전기적으로 확실히 분리되도록 보장하며, 제1 및 제2 금속호일의 각 영역(50, 52, 54, 56)이 전기적으로 확실히 분리되도록 보장한다.
이 절연층(70, 72)은 비전도성 갭(64, 66)은 물론 제1 및 제2 전도층(60, 62)의 일부를 덮도록 형성될 수도 있다. 즉, 추가의 절연층(70, 72)은 비전도성 갭(64, 66)과 인접한 영역까지 도포되는 것이다.
절연층(70, 72)이 도포되지 않은 영역에는 제1 및 제2 도금층(80, 82)이 형성된다. 제1 도금층(80)은 제1 측면(26)을 감싸면서 제1 전도층(60)에 형성되고, 제2 도금층(82)은 제2 측면(28)을 감싸면서 제2 전도층(62)에 형성된다. 제1 및 제2 도금층(80, 82)은 완성된 전기장치의 단자 역할을 하게 된다.
이와 같이 구성된 본 발명에 따른 표면실장형 전기장치는 절연층(40, 42)의 일부분이 애블레이션 공정에 의해 제거되기 때문에 에칭공정이 필요하지 않으며, 따라서 에칭공정에 따른 폐해를 줄일 수 있게 된다. 본 발명에서 사용되는 애블레이션 공정은 크게 두 종류로 나뉘는데, 하나는 컨포멀 마스크 애블레이션(conformal mask ablation)이고, 다른 하나는 다이렉트 포커스드 애블레이션(direct focused ablation)이다.
먼저, 컨포멀 마스크 애블레이션을 도 7을 참조하여 개략적으로 설명하면 다음과 같다. 컨포멀 마스크 애블레이션은 일반적으로 CO2 형태의 레이저를 사용한다. 이 방식은 절연층(40) 위에 놓인 금속호일(50)에 먼저 구멍(51)을 형성한 후 절연층(40)의 일부를 제거하는 작업을 수행한다. 금속호일(50)은 절연층(40)에 대해 마스크(mask)의 역할을 한다. 이때, 레이저는 렌즈(100)를 통해 굴절되어 구멍(51)으로 향하지만, 초점은 구멍(51)보다 짧은 거리에 형성된다. 따라서, 렌즈(100)를 통과한 레이저는 구멍(51)을 중심으로 넓은 주사영역을 형성하게 된다. 본 애블레이션 방식에서는 레이저의 넓은 주사영역으로 인해 레이저와 구멍을 정렬시키는 것이 매우 쉬우며, 보다 빠른 정렬속도를 얻을 수 있다는 장점이 있다.
본 방식에서 절연층(40)에 형성되는 비아(via)의 크기는 마스크 역할을 하는 금속호일(50)에 미리 형성된 구멍(51)에 의해서 결정되며, 비아(via)의 직경은 일반적으로 최소 2mil에서 최대 14mil까지 형성할 수 있는 것으로 알려져 있다. 또한, 비아(via)의 깊이는 종횡비나 다른 디자인적 요소에 따라 다르지만 대략 3mil 이하인 것으로 알려졌으며, 애블레이션 이후에 별도의 세척공정을 필요로 한다.
도 8은 다이렉트 포커스드 애블레이션 방식을 대략적으로 도시한다. 다이렉트 포커스드 애블레이션 방식은 일반적으로 UV 레이저를 이용하여 수행된다. 이 방식은 도 8에 도시된 것처럼, 절연층(40)에 놓인 금속호일(50)에 미리 구멍을 뚫지 않고, 애블레이션 공정에서 금속호일(50)과 절연층(40)의 일부를 동시에 제거한다.
본 애블레이션 방식에서는 렌즈(100)를 통과한 레이저의 초점이 비어(via)를 형성하고자 하는 절연층(40)의 표면에 맞추어진다. 즉, 절연층(40)과 금속호일(50)에는 상대적으로 밀도가 높은 레이저가 주사된다. 이 레이저는 먼저 금속호일(50)에 구멍을 형성한 후, 연속적으로 절연층(40)에 비어(via)를 형성하게 된다. 이때, 레이저빔의 직경은 대략 2mil 이하이며, 이보다 큰 비어(via)를 형성하기 위해서는 레이저빔을 나선형으로 회전시키면 된다. 이 애블레이션 방식은 일반적으로 50나노초 이하의 극히 짧은 펄스를 사용하여 수행된다. 또한, 이 방식은 레이저빔의 초점이 비어(via)의 위치와 정확히 정렬되어야 하므로, 작업의 정밀도가 요구된다.
이와 같은 다이렉트 포커스드 애블레이션 방식에 의해 형성된 비아(via)는 직경이 일반적으로 최소 1mil에서 최대 7mil까지 형성될 수 있으며, 금속호일(50)의 두께를 크게 줄이는 것이 가능하다. 또한, 이 방식은 별도로 마스크를 필요로 하지 않으며, 따라서 금속호일(50)에 미리 구멍을 뚫는 과정이 필요치 않다. 또한 본 방식은 애블레이션 공정 후 별도의 세척공정이 필요치 않다는 장점이 있다.
다음은 상술한 각 애블레이션 방식을 이용한 표면실장형 전기장치 제조방법을 설명한다. 도 9a 내지 도 9g에는 컨포멀 마스크 애블레이션 방식을 이용한 전기장치 제조방법을 순차적으로 도시한다.
먼저 도 9a를 참조하면, 박판 저항 소자(20)의 제1 및 제2 표면(22, 24)에 제1 및 제2 전극(30, 32)이 형성되고, 그 위에 제1 및 제2 절연층(40, 42)이 형성되고, 그 위에 제1 및 제2 금속호일(50, 52)(54, 56)이 형성된 재료를 준비한다. 도면에는 상세히 도시되지 않았으나, 이 구성은 박판 저항 소자(20)에 전극(30, 32), 절연층(40, 42) 및 금속호일(50, 52)(54, 56)을 순서대로 적층함으로써 이루어진다.
또한, 상기 구성에서 제1 및 제2 전극(30, 32)은 제1 및 제2 절연층(40, 42)에 의해 완전히 덮여저 외부로 노출되지 않는 상태이어야 한다. 이를 위해서는 제1 및 제2 전극(30, 32)의 양단부 일부를 제거하는 공정이 절연층(40, 42)을 도포하기 전에 미리 수행될 수도 있으며, 또는 처음부터 제1 및 제2 전극(30, 32)을 도시된 형상으로 형성하는 것도 가능하다.
이와 같은 준비공정이 끝난 후, 제1 및 제2 금속호일(50, 52)(54, 56)은 도 9b에 도시된 것처럼 부분적으로 제거된다. 금속호일(50, 52)(54, 56)이 제거되는 부분(53, 57)의 위치는 이후 공정에서 절연층(40, 42)에 형성될 비아(via)의 위치에 대응한다. 바람직하게는, 제1 금속호일(50, 52)의 제거부분(53)의 위치는 제1 측면(26)에 인접한 곳이고, 제2 금속호일(54, 56)의 제거부분(57)의 위치는 제2 측면(28)에 인접한 곳으로 결정된다.
금속호일(50, 52)(54, 56)의 제거부분(53, 57)을 형성한 후, 도 9c의 공정에서는 제거부분(53, 57)에 대응하는 위치에서 제1 및 제2 절연층(40, 42)에 비아(via)(41, 43)를 형성한다. 비아(via)(41, 43)는 상술한 컨포멀 마스크 애블레이션 방식으로 형성되며, 이를 통해 제1 및 제2 전극(30, 32)의 일부가 외부로 노출된다.
제1 및 제2 절연층(40, 42)에 비아(41, 43)를 형성한 후, 박판 저항 소자(20)에는 도 9d에 도시된 것처럼 전도층(60, 62)을 형성한다. 전도층(60, 62)은 박판 저항 소자(20)의 제1 및 제2 측면(26, 28)과 함께 제1 및 제2 절연층(40, 42)을 모두 덮음은 물론, 비아(41, 43)를 통해 제1 및 제2 전극(30, 32)과 전기적으로 연결된다. 이때, 전도층(60, 62)은 비아(41, 43)가 형성된 영역에서 제1 및 제2 전극(30, 32)을 향해 인입된 형태가 된다.
이와 같이 전도층(60, 62)을 형성한 후, 도 9e에 도시된 것처럼 전도층(60, 62)에 비전도성 갭(64, 66)을 형성한다. 비전도성 갭(64, 66)은 제1 및 제2 표면(22, 24)의 중심에 위치하는 것이 바람직하며, 비전도성 갭(64, 66)에 의해 전도층은 제1 전도층(60)과 제2 전도층(62)으로 나뉘어진다. 여기서 제1 전도층(60)은 제1 측면(26)을 감싸는 부분이고, 제2 전도층(62)은 제2 측면(28)을 감싸는 부분이다.
비전도성 갭(64, 66)은 전도층(60, 62)뿐 아니라 제1 및 제2 금속호일(50, 52)(54, 56)을 각각 양분하게 된다. 따라서, 제1 및 제2 금속호일(50, 52)(54, 56)은 각각 비전도성 갭(64, 66)에 의해 전기적으로 분리된 두 영역으로 나뉘게 된다.
본 발명의 표면실장형 전기장치는 도 9e에 도시된 구조로도 충분히 사용될 수 있으며, 이에 대한 보강 또한 가능하다. 상기 전기장치를 보강하기 위해서는 먼저 도 9f에 도시된 것처럼 각 비전도성 갭(64, 66) 및 그 주변 영역에 추가의 절연층(70, 72)을 도포한다. 추가의 절연층(70, 72)은 비전도성 갭(64, 66)을 완전히 채우며, 동시에 비전도성 갭(64, 66)과 인접한 전도층(60, 62)의 일부에도 도포된다. 이와 같은 추가의 절연층(70, 72)은 제1 전도층(60)과 제2 전도층(62) 사이 및 제1 및 제2 금속호일(50, 52)(54, 56)의 각 영역 사이의 전기적인 차단을 보다 확실히 하게 된다.
그 후, 추가의 절연층(70, 72)이 형성되지 않은 영역에는 제1 및 제2 도금층(80, 82)이 형성된다. 제1 도금층(80)은 제1 측면(26)을 감싸면서 제1 전도층(60)에 형성되며, 제2 도금층(82)은 제2 측면(28)을 감싸면서 제2 전도층(62)에 형성된다. 이때, 제1 도금층(80)은 제1 전도층(60)과 함께 비아(51)를 통해 제1 전극(30)으로 인입된 상태가 되고, 제2 도금층(82)은 제2 전도층(62)과 함께 비아(53)를 통해 제2 전극(32)으로 인입된 상태가 된다.
이와 같은 과정을 통해 컨포멀 마스크 애블레이션 방식을 이용한 표면실장형 전기장치가 완성되며, 이 전기장치의 구성은 도 6에 도시된 형태와 동일하다.
다음으로 다이렉트 포커스드 애블레이션 방식을 이용한 표면실장형 전기장치 제조방법을 설명한다. 다이렉트 포커스드 애블레이션 방식을 이용한 전기장치 제조방법은 도 9a 내지 도 9g에 도시된 것과 유사하며, 다만 금속호일(50, 52)(54, 56)의 일부를 제거하는 도 9b에 도시된 공정이 제외된다. 다이렉트 포커스드 애블레이션 방식은 별도의 마스크를 필요로 하지 않기 때문에, 금속호일(50, 52)(54, 56)을 마스크로 만드는 과정이 생략되기 때문이다.
따라서, 다이렉트 포커스드 애블레이션 방식을 이용한 본 제조방법은 도 9a의 상태에 있는 소자에 직접 애블레이션 공정을 수행하게 된다. 즉, 비아(via)가 형성될 위치에 초점을 맞추어 UV 레이저를 주사하게 되면, 도 9c와 같이 금속호일(50, 52)(54, 56)과 절연층(40, 42)의 일부가 동시에 제거되는 것이다. 이와 같이 금속호일(50, 52)(54, 56)과 절연층(40, 42)을 제거한 이후의 공정은 컨포멀 마스크 애블레이션 방식을 사용한 경우와 동일하며, 도 9d 내지 도 9g의 설명을 그대로 따르게 된다. 또한, 다이렉트 포커스드 애블레이션을 이용하더라도 완성되는 전기장치는 컨포멀 마스크 애블레이션을 이용한 경우와 실질적으로 동일하며, 별도의 설명은 생략한다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
이와 같이 구성된 본 발명에 따른 애블레이션을 이용한 표면실장형 전기장치는 전극과 전도층의 통전을 위해 절연층의 일부를 제거하는 데 있어, 종래의 에칭공정 대신 애블레이션 공정을 사용하게 됨으로써, 에칭 공정에 따른 안정성 문제 및 환경 문제를 해소하였다.
또한, 본 발명의 전기장치의 제조에 사용된 애블레이션은 절연층에 형성되는 비아(via)의 크기를 종래에 비해 크게 줄일 수 있으며, 에칭에 비해 공정이 단순하여 생산성이 높아지게 된다.
본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 후술하는 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.
도 1은 종래기술에 따른 표면실장형 전기장치의 한 예를 도시하는 단면도.
도 2는 종래기술에 따른 표면실장형 전기장치의 다른 예를 도시하는 단면도.
도 3은 종래기술에 따른 표면실장형 전기장치의 또 다른 예를 도시하는 단면도.
도 4는 도 3의 전기장치에서 절연체 제거공정을 설명하기 위한 도면.
도 5는 종래기술에 따른 표면실장형 전기장치의 또 다른 예를 도시하는 단면도.
도 6은 본 발명에 따른 애블레이션을 이용한 표면실장형 전기장치를 도시하는 단면도.
도 7은 도 6의 전기장치를 만들기 위해 사용되는 컨포멀 마스크 애블레이션(conformal mask ablation)을 설명하기 위한 도면.
도 8은 도 6의 전기장치를 만들기 위해 사용되는 다이렉트 포커스드 애블레이션(direct focused ablation)을 설명하기 위한 도면.
도 9a 내지 도 9g는 본 발명에 따른 애블레이션을 이용한 표면실장형 전기장치 제조방법을 순차적으로 도시하는 도면.
<도면 주요 부분에 대한 부호의 설명>
10..표면실장형 전기장치 20..박판 저항 소자 22..제1 표면
24..제2 표면 26..제1 측면 28..제2 측면
30..제1 전극 32..제2 전극 40..제1 절연층
41,43..비아(via) 42..제2 절연층 50,52..제1 금속호일
54,56..제2 금속호일 60..제1 전도층 62..제2 전도층
70,72..추가의 절연층 80..제1 도금층 82..제2 도금층

Claims (18)

  1. 제1 및 제2 표면과 상기 제1 및 제2 표면에 연결되는 제1 및 제2 측면을 갖는 박판 저항 소자;
    상기 박판 저항 소자의 제1 및 제2 표면에 각각 형성된 제1 및 제2 전극;
    상기 제1 및 제2 전극에 각각 도포되고, 상기 제1 및 제2 전극이 각각 부분적으로 노출되도록 일부가 제거된 제1 및 제2 절연층;
    상기 제1 및 제2 절연층에 각각 형성되고, 상기 제1 및 제2 전극이 각각 부분적으로 노출되도록 일부가 제거된 제1 및 제2 금속호일;
    상기 제1 및 제2 금속호일은 각각 전기적으로 분리된 두 영역으로 나뉘어지고,
    상기 박판 저항 소자의 제1 측면을 감싸도록 형성되고 상기 제1 전극의 노출부분과 전기적으로 연결되는 제1 전도층; 및
    상기 박판 저항 소자의 제2 측면을 감싸도록 형성되고 상기 제2 전극의 노출부분과 전기적으로 연결되며, 상기 제1 전도층과 전기적으로 분리된 제2 전도층을 포함하고,
    상기 제1 및 제2 절연층 및 상기 제1 및 제2 금속호일은 다이렉트 포커스드 애블레이션(direct focused ablation)에 의해 동시에 부분적으로 제거되어 상기 제1 및 제2 전극의 일부를 노출시키는 것을 특징으로 하는 애블레이션을 이용한 평면실장형 전기장치.
  2. 제 1항에 있어서,
    상기 박판 저항 소자는 정온도계수(Positive Temperature Coefficient; PTC) 특성을 갖는 전도성 중합체인 것을 특징으로 하는 애블레이션을 이용한 표면실장형 전기장치.
  3. 삭제
  4. 삭제
  5. 제 1항에 있어서,
    상기 제1 및 제2 전극은 각각 상기 박판 저항 소자의 제1 및 제2 측면에 인접한 영역에는 형성되지 않고,
    상기 제1 및 제2 절연층은 상기 제1 및 제2 전극의 단부를 모두 감싸도록 형성되는 것을 특징으로 하는 애블레이션을 이용한 표면실장형 전기장치.
  6. 제 1항, 제 2항 및 제 5항 중 어느 한 항에 있어서,
    상기 박판 저항 소자의 제1 측면을 감싸면서 상기 제1 전도층 위에 형성되는 제1 솔더층; 및
    상기 박판 저항 소자의 제2 측면을 감싸면서 상기 제2 전도층 위에 형성되는 제2 솔더층을 더 포함하는 것을 특징으로 하는 애블레이션을 이용한 표면실장형 전기장치.
  7. 제 6항에 있어서,
    상기 제1 및 제2 전도층 사이에는 각각 비전도성 갭이 형성되고,
    상기 제1 및 제2 금속호일은 상기 비전도성 갭에 의해 각각 두 영역으로 나뉘어지는 것을 특징으로 하는 애블레이션을 이용한 표면실장형 전기장치.
  8. 제 7항에 있어서,
    상기 제1 및 제2 솔더층 사이의 영역과 상기 비전도성 갭에는 각각 추가적인 절연층이 형성되는 것을 특징으로 하는 애블레이션을 이용한 표면실장형 전기장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. (a) 제1 및 제2 표면과 상기 제1 및 제2 표면을 연결하는 제1 및 제2 측면을 갖는 박판 저항 소자를 준비하는 단계;
    (b) 상기 제1 및 제2 표면에 각각 제1 및 제2 전극을 형성하는 단계;
    (c) 상기 제1 및 제2 전극의 노출부위를 완전히 감싸도록 제1 및 제2 절연층을 도포하는 단계;
    (d) 상기 제1 및 제2 절연층에 각각 제1 및 제2 금속호일을 형성하는 단계;
    (e) 다이렉트 포커스드 애블레이션(direct focused ablation)에 의해 상기 제1 및 제2 절연층과 상기 제1 및 제2 금속호일을 동시에 부분적으로 제거하여 상기 제1 및 제2 전극의 일부를 노출시키는 단계;
    (f) 상기 제1 및 제2 전극의 노출부분과 전기적으로 연결되도록 상기 박판 저항 소자의 전체 표면과 측면에 전도층을 형성하는 단계; 및
    (g) 상기 전도층 및 상기 제1 및 제2 금속호일에 비전도성 갭을 형성하여, 각각 전기적으로 분리된 두 개의 영역으로 만드는 단계를 포함하는 애블레이션을 이용한 표면실장형 전기장치 제조방법.
  15. 제 14항에 있어서,
    상기 박판 저항 소자는 정온도계수(Positive Temperature Coefficient; PTC) 특성을 갖는 전도성 중합체인 것을 특징으로 하는 애블레이션을 이용한 표면실장형 전기장치.
  16. 제 14항에 있어서, 상기 (b)단계 이후에,
    상기 제1 및 제2 전극의 양단부를 부분적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 애블레이션을 이용한 표면실장형 전기장치.
  17. 제 14항에 있어서, 상기 (g)단계 이후에,
    상기 비전도성 및 주변영역에 추가적인 절연층을 도포하는 단계를 더 포함하는 것을 특징으로 하는 애블레이션을 이용한 표면실장형 전기장치.
  18. 제 17항에 있어서,
    상기 추가적인 절연층이 도포되지 않은 영역에 제1 및 제2 솔더층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 애블레이션을 이용한 표면실장형 전기장치.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5884391A (en) * 1996-01-22 1999-03-23 Littelfuse, Inc. Process for manufacturing an electrical device comprising a PTC element
JP2000012306A (ja) * 1998-06-25 2000-01-14 Murata Mfg Co Ltd 正特性サーミスタチップ及びその製造方法
KR20010101297A (ko) * 1998-12-18 2001-11-14 추후보정 향상된 도전성 중합체 장치 및 그 제조 방법
JP2002231507A (ja) * 2001-02-05 2002-08-16 Nichias Corp 電子素子及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5884391A (en) * 1996-01-22 1999-03-23 Littelfuse, Inc. Process for manufacturing an electrical device comprising a PTC element
JP2000012306A (ja) * 1998-06-25 2000-01-14 Murata Mfg Co Ltd 正特性サーミスタチップ及びその製造方法
KR20010101297A (ko) * 1998-12-18 2001-11-14 추후보정 향상된 도전성 중합체 장치 및 그 제조 방법
JP2002231507A (ja) * 2001-02-05 2002-08-16 Nichias Corp 電子素子及びその製造方法

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