KR20010100958A - 발진기용 위상 제어 - Google Patents

발진기용 위상 제어 Download PDF

Info

Publication number
KR20010100958A
KR20010100958A KR1020010023790A KR20010023790A KR20010100958A KR 20010100958 A KR20010100958 A KR 20010100958A KR 1020010023790 A KR1020010023790 A KR 1020010023790A KR 20010023790 A KR20010023790 A KR 20010023790A KR 20010100958 A KR20010100958 A KR 20010100958A
Authority
KR
South Korea
Prior art keywords
voltage
signal
clock signal
switch
frequency
Prior art date
Application number
KR1020010023790A
Other languages
English (en)
Other versions
KR100860807B1 (ko
Inventor
알트맨쇼퍼로버트데일
크랩마이클에반
Original Assignee
추후제출
톰슨 라이센싱 에스.에이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 추후제출, 톰슨 라이센싱 에스.에이. filed Critical 추후제출
Publication of KR20010100958A publication Critical patent/KR20010100958A/ko
Application granted granted Critical
Publication of KR100860807B1 publication Critical patent/KR100860807B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
    • H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
    • H03J7/00—Automatic frequency control; Automatic scanning over a band of frequencies
    • H03J7/02—Automatic frequency control
    • H03J7/04—Automatic frequency control where the frequency control is accomplished by varying the electrical characteristics of a non-mechanically adjustable element or where the nature of the frequency controlling element is not significant
    • H03J7/08—Automatic frequency control where the frequency control is accomplished by varying the electrical characteristics of a non-mechanically adjustable element or where the nature of the frequency controlling element is not significant using varactors, i.e. voltage variable reactive diodes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronizing For Television (AREA)

Abstract

본 발명은 위상 동기 루프에 있어서, 소정의 바이어스 전압을 갖는 제어 신호를 필요로 하며 클록 신호를 생성하기 위한 제어 가능한 발진기(50, 20)와, 상기 제어 신호를 생성하기 위한 적분기(16)와, 외부 동기 신호(HOR. SYNC.)의 소스와, 상기 소정의 바이어스 전압과 관련된 전압 전위를 정의하는 제1 전압 소스(+15V DC) 및 제2 전압 소스(GND)와, 상기 제1 및 제2 전압 소스에 접속되어 클록 신호(CTRL A)에 응답해서 상기 전압 전위에 의해 결정된 피크-피크 전압을 갖는 재생성된 클록 신호를 생성하는 제1 스위치(A)와, 외부 동기 신호(CTRL B)에 응답해서 상기 재생성된 클록 신호의 부분을 주기적으로 샘플링하고 상기 샘플링된 부분을 상기 적분기에 접속하는 제2 스위치(B)를 포함하고, 상기 샘플링된 부분은 상기 소정의 바이어스 전압을 제공하기 위해 충분히 큰 크기를 갖는 제어 신호를 생성하기 위해 상기 적분기를 충전 및 방전하고, 상기 제1 및 제2 스위치(A, B)는 위상 검출기를 형성하는 것을 특징으로 한다.

Description

발진기용 위상 제어{PHASE CONTROL FOR OSCILLATORS}
본 발명은 동기 발진기 분야에 관한 것으로, 특히 상향 측정된 제어 전압을 생성시키기 위한 위상 검출기를 갖는 위상 동기 루프에 관한 것이다.
대부분의 전압 제어 발진기(VCO), 특히 전압 제어 수정 발진기(VCXO)는 버렉터(varactor)에 의해 제어된다. 버렉터는 이 버렉터에 인가된 역 바이어스 전압의 크기에 의존하는 정전 용량을 나타내는 역 바이어스 다이오드로서 설명될 수 있다. 상기 발진기의 공진 주파수는 바이어스 전압에 의해 제어될 수 있다. 소정의 동작 주파수 또는 주파수 범위에 도달하는 데에 불충분한 바이어스 전압은 중대한 문제를 발생시킬 수 있다. 이러한 상황은 위상 동기 루프를 도시하는 도 6에 예시되고 있다. 위상 검출기(56)는 각각의 입력으로서 수평 발진기 및 수평 동기 성분의 출력을 갖는다. 상기 위상 검출기의 출력과 도 6에 도시된 2개의 커패시터 및 저항에 의해 종종 형성되는 적분기(58)의 출력 사이에는 전류가 흐른다.
버렉터(62)는 전압 제어 발진기(64)를 제어한다. 예를 들면, 상기 버렉터는+15V의 직류 전압 까지의 바이어스 전압이 필요하지만, 적분기(58)에 의해 생성된 제어 전압은 매우 작다. 따라서, 차동 증폭기(60)는 적분기(58)와 버렉터(62) 사이에 삽입되어 대형화, 즉 제어 전압의 크기를 차동 증폭기용의 공급 전압인 15V로 증가시킨다. 분리된 스케일러에 대한 필요성은 상기 위상 동기 루프를 보다 복잡하게 하고, 그 제조 비용을 증가시키며, 또한 각 위상 동기 루프의 설계를 재구성해야만 하는 문제를 초래하게 된다.
제어 전압을 각종 전압 및/또는 서로 상이한 전압 범위에 걸쳐서 직접 공급할 수 있는 위상 검출기에 대한 필요성이 장기간 제기되고 있다. 또한, 소망의 서로 상이한 전압 및 그 전압 범위를 수용하기 위해 용이하게 변경될 수 있는 단순화된 저비용 장치의 상기 위상 검출기를 이용할 수 있는 위상 동기 루프를 제공할 필요성이 제기되고 있다.
본 발명의 장치에 따르면, 위상 검출기의 출력은 VCO 또는 VCXO 버렉터에 필요한 전압의 범위를 직접 생성할 수 있는 이점이 있다.
본 발명의 장치에 따르면, 위상 동기 루프는 소정의 바이어스 전압을 갖는 제어 신호를 필요로 하며 클록 신호를 생성하기 위한 클록 신호 생성 수단과, 상기 제어 신호를 생성하기 위한 적분기와, 외부 동기 신호의 소스와, 상기 소정의 바이어스 전압과 관련된 전압 전위를 정의하는 제1 전압 소스 및 제2 전압 소스와, 상기 제1 및 제 2 전압 소스에 접속되어 클록 신호에 응답해서 상기 전압 전위에 의해 결정된 피크-피크 전압을 갖는 재생성된 클록 신호를 생성하는 제1 스위치와,외부 동기 신호에 응답해서 상기 재생성된 클록 신호의 부분을 주기적으로 샘플링하고 상기 샘플링된 부분을 상기 적분기에 접속하는 제2 스위치를 포함하고, 상기 샘플링된 부분은 상기 소정의 바이어스 전압을 제공하기 위해 충분히 큰 크기를 갖는 제어 전압을 생성하기 위해 상기 적분기를 충전 및 방전하고, 상기 클록 신호 생성 수단은 외부 동기 신호에 동기화되는 것을 특징으로 한다.
상기 위상 동기 루프는 제1 제어 전압을 생성하는 적분기와, 제2 제어 전압의 소스와, 상기 적분기 및 클록 신호 생성 수단 사이의 제1 스위칭 가능한 통로를 정의하고 제2 제어 전압의 소스와 상기 적분기 사이의 제2 스위칭 가능한 통로를 정의하는 제3 스위치를 더 포함하고, 상기 제1 스위칭 가능한 통로 또는 제2 스위칭 가능한 통로는 제어 전압 소스의 선택 신호에 응답하여 폐쇄되고 있다. 상기 제1 제어 전압은 위상 동기 동작 모드용의 클록 신호 생성 수단에 접속되고, 상기 제2 제어 전압은 위상 비동기 동작 모드용의 상기 클록 신호 생성 수단에 접속된다.
본 발명에 따른 위상 동기 루프의 제1, 제2 및 제3 스위치는 아날로그 반도체 스위치로 구성될 수 있고, 또한, 집적 회로 내에 포함될 수도 있는 이점이 있다.
도 1은 본 발명의 장치에 따른 위상 검출기의 부분 블록 회로도.
도 2는 도 1의 위상 검출기의 동작을 설명하는데 유용한 파형을 도시하는 도면.
도 3은 본 발명의 장치에 따른 위상 검출기를 포함하는 스위칭된 소스인 수평 동기 시스템의 블록도.
도 4는 도 3의 위상 검출기 및 소스 스위치의 동작을 설명하는 회로도.
도 5는 도 3의 위상 검출기의 동작을 설명하는데 유용한 파형을 도시하는 도면.
도 6은 버렉터를 구동하기 위한 위상 검출기 및 진폭 스케일러를 포함하는 종래 기술의 장치를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1∼2, 6∼8, 10∼15 : 핀
20: 전압 제어 발진기/전압 제어 수정 발진기(VCO/VCXO)
50 : 버렉터
Q1, Q4 : 트랜지스터
C16, C17 : 커패시터
R17, R18 : 저항
A, B : 스위치
CTRL A : 클록 신호
CTRL B : 외부 동기 신호
HOR. SYNC. : 수평 동기 신호
본 발명의 장치에 따라, 전압 스케일러의 부가된 기능성을 갖는 위상 검출기는 종래 기술의 많은 부족함을 보완하여 위상 동기 루프의 설계를 개선하고 단순화시킨다. 분리된 전압 스케일러에 대한 필요성은 종결된다.
도 1은 본 발명의 장치에 따른 위상 검출기를 이용하면서, 전압 제어 발진기를 비디오 신호의 수평 동기 성분에 동기화시키기 위한 위상 동기 루프(10)를 도시한다. 전압 제어 발진기(VCO) 또는 전압 제어 수정 발진기(VCXO)(20)는 버렉터(50)에 의해 제어된다. 상기 버렉터는 상기 발진기가 소망의 동작 주파수에 도달할 수 있다는 것을 확신하는 특정한 전압 또는 전압의 범위를 필요로 한다. 상기 경우에서, 버렉터에 의해 필요한 전압은 +15V의 직류 전압이다. 상기 버렉터(50)는 적분기(16)에 의해 생성된 제어 전압에 의해 제어된다. 상기 적분기(16)는 복수개의 아날로그 스위치를 포함하면서, 위상 검출기(14)의 출력 전류에 의해 충전되고 방전된다. 아날로그 스위치라는 용어는 예를 들면, 집적 회로에 포함될 수 있는 종류의 반도체 스위치를 포함하도록 의도되었다. 적절한 집적 회로의 일예는 다중 아날로그 스위치 집적 회로(예를 들면, CD4053B 아날로그 다중화 장치(U1) 또는 그것의 등가물)이다. 위상 검출기는 상기 발진기의 출력을 수신하기 위한 제1 입력을 갖는다. 상기 입력은 스위치(A)용의 제어핀이다. 상기 스위치의 적절한 동작을 확신하기 위해, 상기 수평 발진기의 출력 신호는 트랜지스터(Q1)를 온 및 오프시키고 상기 트랜지스터(Q1)는 스위치를 동작시킨다. 상기 위상 검출기는 비디오 신호의 수평 동기 성분을 수신하기 위해 제2 입력을 갖는다. 상기 입력은 스위치(B)용의 제어핀이다. 상기 스위치의 적절한 동작을 확신하기 위해, 상기 수평 발진기의 출력 신호는 트랜지스터(Q1)을 온 및 오프시키고 상기 트랜지스터(Q1)는 상기 스위치를 동작시킨다.
도 1에서의 도시의 목적을 위해, 발진기 및 수평 동기 성분 양쪽 모두가NTSC 시스템에서 대략 15.735KHz 인 1fH의 공칭 주파수를 갖는다 라고 가정될 것이다. 종종 그러하듯이, 또한, 종래 기술의 위상 검출기는 +15V의 직류 전압 만큼의 제어 전압을 직접 생성할 수 없다 라고 가정될 것이다.
스위치(A)의 입력 접점인 핀(12) 및 핀(13)은 접지단과 15V 전압에 각각 접속된다. 스위치(A)의 통상적인 접점인 핀(14)은 핀(12) 및 핀(13)에 다르게 접속되고, 차례로 접지단과 +15V의 직류 전압에 각각 접속된다. 스위치(A)는 핀(11)에 인가된 트랜지스터(Q1)를 통해 작용하는 수평 발진기의 출력 신호에 응답하여 제어된다. 핀(15)에서의 전압은 도 2에서 최상의 파형에 의해 도시된다. 스위치(A)의 공통 접점인 핀(14)은 입력 신호로서, 스위치(B)의 공통 접점인 핀(15)에 접속된다.
스위치(B)는 핀(10)에 인가된 수평 동기 성분에 응답하여 트랜지스터(Q4)에 의해 제어된다. 핀(15)에서의 상기 전압은 도 2에서 최상의 파형에 의해 도시된다. 스위치(B)의 하나의 출력 접점인 핀(1)은 커패시터(C16 및 C17) 및 저항(R18)에 의해 포함된 상기 위상 검출기 필터(16)에 접속된다. 스위치(B)의 다른 출력 접점인 핀(2)은 개방되어 있다. 핀(10)의 전압은 도 2에서 중간의 파형에 의해 도시된다.
저항(R17), 핀(1)을 통한 전류는 도 2에서 가장 낮은 파형에 의해 도시된다. 핀(10 및 15)의 전압이 양쪽 모두 양일때, 충전 전류 및 방전 전류는 양이다. 핀(10)의 전압이 양이고 핀(15)의 전압이 음일때, 상기 충전 전류 및 방전 전류는 음이다. 수평 동기 성분의 펄스가 발생할때, 상기 적분기는 충전되거나 또는 방전된다. 상기 수평 동기 성분 펄스가 발생하지 않을때, 상기 적분기에 대한 입력은플로트된다. 위상 검출기 필터의 충전 및 방전 전류의 크기는 현재 20K인 저항(R17)의 값에 의해 원래 결정된다. 위상 동기 조건에서, 충전 및 방전 전류의 평균값은 동일하다. 도 2는 핀(10) 상의 동기 신호가 핀(15) 상의 상기 발진기 신호의 모든 펄스를 샘플링하여, 저항(R17)/핀(1)에서 양전류 및 음전류를 생성한다는 것을 보여준다. 핀(1)에서의 집적 전류는 상기 필요한 바이어스 전압이 핀(12 및 13)에 걸쳐 전위에 의해 제공되는 이점이 있기 때문에 VCO 또는 VCXO의 버렉터를 구동시키기 위해 크기가 대형화될 필요는 없다.
상기 위상 검출기의 샘플링 작용은 위상 동기 루프를 설명하기 위한 유용한 대안을 제공한다. 소정의 바이어스 전압을 갖는 제어 신호를 필요로 하며, 클록 신호를 생성하기 위한 클록 신호 생성 수단은 상기 버렉터 및 상기 제어 가능한 발진기로 포함될 수 있다. 상기 적분기는 제어 신호를 생성한다. 외부 동기 신호의 소스는 반드시 수평 동기 성분일 필요는 없다. 상기 위상 검출기는 제1 및 제2 스위치로 포함될 수 있다. 제1 및 제2 전압 소스(예를 들면, 접지 및 +15V의 직류 전압)는 소정의 바이어스 전압에 관련된 전압 전위를 정의한다. 제1 스위치는 제1 및 제2 전압 소스에 접속되어 클록 신호에 응답해서 상기 전압 전위에 의해 결정된 피크-피크 전압을 갖는 재생성된 클록 신호를 생성한다. 상기 제2 스위치는 외부 동기 신호에 응답해서 상기 재생성된 클록 신호의 부분을 주기적으로 샘플링하고, 상기 샘플링된 부분을 상기 적분기에 접속시킨다. 예를 들면, 상기 샘플링된 부분은 상기 소정의 바이어스 전압을 제공하기 위해 충분히 큰 크기를 갖는 제어 전압을 생성하기 위해 상기 적분기를 충전 및 방전한다. 제1 및 제2 스위치에 의해 형성된 위상 검출기는 상기 클록 신호 생성 수단을 외부 동기 신호로 동기화 시킨다.
도1 및 2를 연계하여 설명된 상기 위상 검출기는 도 3에 도시되었듯이, 다중 주파수 수평 동기 시스템에서 이용될 수 있는 이점이 있다. 상기 시스템(100)은 발진기(20)용 개루프 및 폐루프 제어 통로를 포함하는 선택 가능한 동작 모드를 갖는다. 예를 들면, 발진기(20)는 전압 제어 발진기(VCO) 또는 전압 제어 수정 발진기(VCXO) 일 수 있다. 상기 발진기는 버렉터(50)에 의해 제어된다. 개루프 제어는 예를 들면, MPEG2 포맷으로 디지털 비디오 신호를 표시하는데 이용된다. 상기 발진기(20)는 13.5MHz 에서 동작하고, 13.5MHz 는 그후 27MHz로 두배가 되어 81MHz 화소 표시 클록 및 상기 MPEG2 시스템 클록을 위한 참조용으로 이용된다.
상기 개루프 제어 통로는 디지털 주파수 제어 값을 데이터 버스(40) 상의 2진 레이트 승산기(BRM)에 제공하는 마이크로프로세서(μP)(26)와 함께 개시된다. 상기 디지털 주파수의 제어 값은 BRM 필터(24)에 의해 MPEG2 시스템의 클록 제어 전압으로 전환된다. 라인(25) 상의 BRM 필터(24)의 출력은 필터 소스 스위치(18)에 대한 제1 입력이다. 상기 MPEG2 시스템의 클록 제어 전압은 상기 마이크로프로세서(27)에 의해 생성된 2fH/2.14fH선택 신호에 응답하여 필터 소스 스위치(18)로부터 상기 발진기(20)에 제공된다. 상기 BRM 필터의 입력은 2.14fH편향에 이용되는 제어 신호를 나타낸다. 상기 선택 신호는 직접적인 전선의 접속으로 도시되지만, 선택 제어는 또한, 상기 데이터 버스(40) 또는 도시되지 않은 SDA 및 SCL 신호를 갖는 종류의 직렬 데이터 및 제어 버스에 의해 실행될 수 있다.
클록 생성 카운터 회로(28)는 상기 발진기(20)의 출력에 응답한다. 래스터 발생기는 상기 클록 생성 카운터 회로(30)에 응답하여, 차례로, 표시 회로(36)를 구동시킨다. 상기 표시 회로는 2.14fH구동 신호를 생성한다. 현재의 바람직한 실시예에서, 회로(28, 30 및 36)는 ST 마이크로일렉트로닉으로부터 활용 가능한 Sti7000 집적 회로에 포함된다.
폐루프 통로는 위상 검출기(14)를 포함한다. 표준 1fH아날로그 비디오 신호 예를 들면, NTSC, PAL 또는 SECAM는 디지타이저 동기 신호 분리기(12)에 대한 입력이다. 1fH동기 신호는 위상 검출기(14)에 대한 제1 입력이다. 상기 표시 회로(36)에 의해 생성된 상기 구동 신호는 위상 검출기(14)에 대한 제2 입력으로서 귀환된다. 상기 귀환 통로는 3개의 서로 상이한 실시예를 도시하는 분기점(42)을 포함한다. 일 실시예에서, 통로(44)는 상기 구동 신호의 어떠한 변경없이 위상 검출기에 직접 접속된다. 상기 위상 검출기에서, 상기 외부 동기 신호는 구동 신호에서의 펄스의 일부분을 샘플링한다. 상기 일부분은 제1 및 제2 주파수의 비율에 관련된다. 상기 경우에서, 위상 검출기는 모든 1fH동기 펄스의 위상을 상기 2fH구동 신호의 모든 다른 펄스와 비교한다. 예를 들어, 만약 제2 주파수가 3fH이다면, 상기 외부 동기 신호는 상기 재생성된 클록 신호내의 모든 제3 펄스를 샘플링한다. 1fH입력 비디오 신호의 경우에서, 상기 구동 신호는 2fH의 주파수를 가질 것이다. 펄스 폭 신장 회로(46)에 의해 나타낸 제2 실시예에서, 상기 구동 펄스는 예를 들면, 대략1 μsec 의 폭으로부터 대략 9 μsec 의 폭으로 신장된다. 분할기 회로(48)에 의해 나타낸 제3 실시예에서, 상기 구동 신호는 2 로 분할된다. 회로(46 및 48)에 의해 나타낸 상기 실시예는 결과 위상 동기 루프가 직접 통로(44)가 이용될 때 보다 더욱 빠른 응답 시간으로 동작할 수 있도록 한다.
상기 위상 검출기의 출력은 위상 검출기 필터(16)에 의해 적분된다. 상기 적분된 출력은 라인(17) 상의 필터 소스 스위치(18)에 제2 입력으로서 제공된 위상 동기 제어 전압이다. 상기 위상 검출기 필터의 입력은 2fH편향에 이용되는 제어 신호를 나타낸다.
디지타이저(12)에 의해 처리된 상기 아날로그 비디오는 라인(15) 상의 1fHto 2fH상향 변환 회로(32)에 제공된다. 상기 디지타이즈된 비디오가 메모리(34)로부터 판독되듯이, 상기 상향 변환은 수평 라인의 수를 두배로 함으로써 수행될 수 있다. 대안으로, 상기 상향 변환은 보간에 의해 수행될 수 있다. 상기 상향 변환된 비디오 신호는 메모리(34)로부터 표시 회로(36)로 판독되고, 그후 비디오 출력 신호(VIDEO OUT)로서 제공된다. 또한, 상기 상향 변환 회로(32)는 Sti7000 집적 회로의 부분일 수 있다.
2.14fH에서의 동작 동안, 상기 위상 검출기(14)에 대한 2.14fH입력이 있을 것이고, 1fH신호가 표시용으로 선택되지 않을 지라도, 상기 위상 검출기(14)에 또한 제공된 1fH동기 신호가 있을 것이다. 그러나, 그때에, 상기 필터 소스 스위치는상기 MPEG2 시스템의 클록 제어 전압을 상기 발진기에 제공할 것이고 상기 위상 검출기(14)의 출력은, 만약 있다면 효율적으로 무시될 것이다.
상기 시스템이 2.14fH구동 신호 대신 상기 2fH구동 신호를 제공할때, 상기 발진기는 동일한 클록 주파수에서 동작한다. 상기 발진기 주파수를 변화시키는 대신, 클록 생성 카운터 회로(28)의 동작은 귀선 소거동안 샘플의 수를 변화시키기 위해 변경된다. 상당한 차이점은 상기 2fH구동 신호와 1fH입력 신호가 위상 동기 신호이다 라는 점이다.
도 4는 도 3 에 도시된 상기 시스템(100)의 다양한 소자를 실행시키기 위한 개략적인 회로를 도시한다. 상기 실시예는 도 1에 도시된 위상 검출기를 이용하는 이점이 있어, 상기 VCXO 버렉터에 필요한 0 V ∼ 15 V 범위의 전압을 직접 생성하는 위상 검출기의 출력을 가짐으로써 성분의 수를 감소시킨다. 또한, 상기 필터 소스 스위치(18)는 위상 검출기를 포함하는 아날로그 다중화 장치에서 포함될 수 있는 이점이 있다.
상기 위상 검출기(14) 및 적분기 필터(16)는 도 1과 연계되어 설명되었듯이, 이하의 예외 상황(exception)과 연결된다. 상기 적분 제어 전압은 스위치(C)의 하나의 입력 접점인 핀(3)에 접속된다. 스위치(C)의 다른 입력 접점인 핀(5)은 BRM 필터(24)로부터 상기 MPEG2 시스템의 클록 제어 전압에 접속된다. 스위치(C)는 마이크로프로세서(26)에 의해 출력된 제어 신호인 상기 2fH/2.14fH에 응답하여 트랜지스터(Q5)에 의해 제어된다. 스위치(C)(U1의 부분)는 필터 소스 스위치(18)로서작용하는 이점이 있다. 상기 2fH구동 신호는 트랜지스터(Q2 및 Q3)에 의해 형성된 성분인 원 쇼트 회로로 포함된 펄스 폭 신장 회로(46)에 대한 입력이다. 저항(R10, R11, R12, R13 및 R14)의 값은 대략 1 μsec 입력 펄스에 응답하여 대략 9 μsec 출력 펄스를 제공하기 위해 선택된다. 신장 펄스는 스위치(A)를 동작시키기 위한 제어핀(11)에 대한 입력이다.
스위치(A)는 핀(13) 상의 +15V 전압과 편향을 기초로 2 fH레이트에서의 핀(12) 상의 접지단 사이에서 스위칭된다. 스위치(B)는 1fH동기 성분에 응답하여, 트랜지스터(Q4)에 의해 제어된다. 스위치(C)는 1fH비디오 신호 상향 변환 동작용 위상 검출기 출력과 정상적인 MPEG2 데코딩에 이용되는 BRM 출력 사이의 VCXO 버렉터에 인가된 전압을 스위칭한다.
도 5는 핀(15)에서의 전압, 핀(10)에서의 전압 및 저항(R17)을 관통한 핀(1)에서의 전류를 도시한다. 핀(10) 상의 1 fH신호는 핀(15) 상의 2 fH신호의 모든 다른 펄스를 샘플링하여, 저항(R17)/핀(1) 에서의 양의 전류 및 음의 전류를 생성한다는 것을 볼 수 있다. 핀(3)에서의 적분 전류는 VCO 또는 VCXO의 버렉터를 구동시키기 위해 측정될 필요는 없다.
본 명세서에서 설명된 위상 검출기는 발진기를 비디오 신호에서의 수평 동기 성분과는 다른 외부의 동기 신호로 동기화시키기 위해서 위상 동기 루프에서 이용될 수 있다는 점이 인식될 것이다.

Claims (25)

  1. 위상 동기 루프에 있어서,
    소정의 바이어스 전압을 갖는 제어 신호를 필요로 하며 클록 신호(수평 발진기 출력)를 생성하기 위한 클록 신호 생성 수단(50, 20)과;
    상기 제어 신호를 생성하기 위한 적분기(16)와;
    외부 동기 신호(수평 동기 신호)의 소스와;
    상기 소정의 바이어스 전압과 관련된 전압 전위를 정의하는 제1 전압 소스(+15 VDC) 및 제2 전압 소스(GND)와;
    상기 제1 및 제2 전압 소스에 접속되어, 클록 신호(CTRL A)에 응답해서 상기 전압 전위에 의해 결정된 피크-피크 전압을 갖는 재생성된 클록 신호(U1∼U15)를 생성하는 제1 스위치(A)와;
    외부 동기 신호(CTRL B)에 응답해서 상기 재생성된 클록 신호의 부분을 주기적으로 샘플링하고, 상기 샘플링된 부분을 상기 적분기에 접속하는 제2 스위치(B)를 포함하고,
    상기 샘플링된 부분은 상기 소정의 바이어스 전압을 제공하는 데에 충분히 큰 크기를 갖는 제어 신호를 생성하도록 상기 적분기를 충전 및 방전하고, 상기 제1 및 제2 스위치(A, B)는 상기 클록 신호 생성 수단을 상기 외부 동기 신호로 동기화하기 위한 위상 검출기를 형성하는 것을 특징으로 하는 위상 동기 루프.
  2. 제1항에 있어서, 상기 외부 동기 신호는 제1 주파수(fH)를 가지며,
    상기 클록 신호 생성 수단(50, 20)은 상기 제1 주파수로 동작하며,
    상기 제2 스위치(B)는 상기 재생성된 클록 신호의 모든 펄스를 실질적으로 샘플링하는 것인 위상 동기 루프.
  3. 제1항에 있어서, 상기 외부 동기 신호는 제1 주파수(fH)를 가지며,
    상기 클록 신호 생성 수단은 상기 제1 주파수보다 높은 제2 주파수(28H/2, 14 fH)로 동작하며,
    상기 제2 스위치(B)는 상기 제1 주파수와 제2 주파수의 비율과 관련된 상기 재생성된 클록 신호내의 펄스의 일부분을 샘플링하는 것인 위상 동기 루프.
  4. 제1항에 있어서, 상기 외부 동기 신호는 fH의 주파수를 갖는 수평 동기 신호이고,
    상기 클록 신호 생성 수단은 n fH의 주파수(여기서, n ≥2 이고, n 은 정수임)로 동작하며,
    상기 제2 스위치는 상기 재생성된 클록 신호의 모든 n 번째 펄스를 샘플링하는 것인 위상 동기 루프.
  5. 제1항에 있어서, 상기 제1 및 제2 스위치(A, B)는 아날로그 반도체 스위치인 것인 위상 동기 루프.
  6. 제5항에 있어서, 상기 제1 및 제2 스위치(A, B)는 집적 회로(U1)내에 포함되는 것인 위상 동기 루프.
  7. 제1항에 있어서, 상기 제1 및 제2 스위치(A, B)는 집적 회로내에 포함되는 것인 위상 동기 루프.
  8. 제1항에 있어서, 상기 클록 신호 생성 수단은,
    제어 가능한 발진기(20)와;
    상기 제어 신호에 응답해서 상기 발진기를 제어하며, 상기 발진기를 제어하기 위해 상기 소정의 바이어스 전압을 필요로 하는 버렉터(50)를 포함하는 것인 위상 동기 루프.
  9. 제1항에 있어서, 상기 적분기는,
    제1 제어 신호(U1-3)를 생성하고,
    상기 위상 동기 루프는, 제2 제어 신호(U1-5)의 소스와;
    상기 적분기와 상기 클록 신호 생성 수단 사이의 제1 스위칭 가능한 통로(U1-3 ∼ U1-4)를 정의하고, 상기 제2 제어 전압의 소스와 상기 적분기 사이의제2 스위칭 가능한 통로(U1-5 ∼ U1-4)를 정의하는 제3 스위치를 더 포함하고,
    상기 제1 또는 제2 스위칭 가능한 통로는 제어 신호 소스의 선택 신호(CTRL C)에 응답하여 폐쇄되는 것인 위상 동기 루프.
  10. 제9항에 있어서, 상기 제1 제어 신호(U1-3)는 위상 동기 동작 모드용의 상기 클록 신호 생성 수단에 접속되고, 상기 제2 제어 신호(U1-5)는 위상 비동기 동작 모드용의 상기 클록 신호 생성 수단에 접속되는 것인 위상 동기 루프.
  11. 제10항에 있어서, 상기 제2 제어 신호의 소스는,
    상기 제2 제어 신호를 설정하는 2진 레이트 승산기(BRM)(22)와;
    상기 BRM에 응답하여 상기 제2 제어 신호를 생성하는 BRM 필터(24)를 포함하는 것인 위상 동기 루프.
  12. 제9항에 있어서, 상기 수평 동기 성분은 fH의 주파수를 가지며,
    상기 클록 신호 생성 수단은 제1 모드의 상기 제1 제어 신호에 응답하여 nfH의 주파수로 동작하고, 제2 모드의 상기 제2 제어 신호에 응답하여 mfH의 주파수(여기서, n ≥2, m ≥2 이고, n 은 정수임)로 동작하며,
    상기 제2 스위치는 제1 동작 모드내의 재생성된 클록 신호의 모든 n 번째 펄스를 샘플링하는 것인 위상 동기 루프.
  13. 제12항에 있어서, n = 2 이고, m ＞ 2 인 것인 위상 동기 루프.
  14. 제9항에 있어서, 상기 제1, 제2 및 제3 스위치(A, B, C)는 아날로그 반도체 스위치인 것인 위상 동기 루프.
  15. 제14항에 있어서, 상기 제1, 제2 및 제3 스위치(A, B, C)는 집적 회로(U1)내에 포함되는 것인 위상 동기 루프.
  16. 제9항에 있어서, 상기 제1, 제2 및 제3 스위치(A, B, C)는 집적 회로(U1)내에 포함되는 것인 위상 동기 루프.
  17. 위상 동기 루프에 있어서,
    제어 전압을 생성하는 적분기(16)와;
    발진기(20)와;
    상기 제어 전압에 응답해서 상기 발진기를 제어하고, 소정의 바이어스 전압을 필요로 하는 버렉터(50)와;
    수평 동기 신호(HOR. SYNC.)의 소스와;
    상기 소정의 바이어스 전압과 관련된 전압 전위를 정의하는 제1 전압 소스(+15 VDC) 및 제2 전압 소스(GND)와;
    제1 및 제2 전압 소스에 접속되어, 상기 발진기에 응답해서 상기 전압 전위에 의해 결정된 피크-피크 전압을 갖는 재생성된 발진기 신호를 생성하는 제1 스위치(A)와;
    수평 동기 신호(CTRL A)에 응답해서 상기 재생성된 발진기 신호의 부분을 주기적으로 샘플링하고, 상기 샘플링된 부분을 상기 적분기에 접속하는 제2 스위치(B)를 포함하고,
    상기 샘플링된 부분은 상기 소정의 바이어스 전압을 제공하는 데에 충분히 큰 크기를 갖는 제어 전압을 생성하도록 상기 적분기를 충전 및 방전하고, 상기 제1 및 제2 스위치(A, B)는 상기 발진기를 상기 수평 동기 신호로 동기화하기 위한 위상 검출기를 형성하는 것을 특징으로 하는 위상 동기 루프.
  18. 제17항에 있어서, 상기 제1 및 제2 스위치(A, B)는 아날로그 반도체 스위치인 것인 위상 동기 루프.
  19. 제18항에 있어서, 상기 제1 및 제2 스위치(A, B)는 집적 회로(U1)내에 포함되는 것인 위상 동기 루프.
  20. 제17항에 있어서, 상기 제1 및 제2 스위치(A, B)는 집적 회로(U1)내에 포함되는 것인 위상 동기 루프.
  21. 제17항에 있어서, 상기 적분기(16)는 제1 제어 전압(U1-3)을 생성하고,
    상기 위상 동기 루프는, 제2 제어 전압(U1-5)의 소스와;
    상기 적분기와 상기 버렉터 사이의 제1 스위칭 가능한 통로(U1-3 ∼ U1-4)를 정의하고, 상기 제2 제어 전압의 소스와 상기 버렉터 사이의 제2 스위칭 가능한 통로(U1-5 ∼ U1-4)를 정의하는 제3 스위치를 더 포함하고,
    상기 제1 또는 상기 제2 스위칭 가능한 통로는 제어 전압 소스의 선택 신호(CTRL C)에 응답하여 폐쇄되는 것인 위상 동기 루프.
  22. 제21항에 있어서, 상기 제1 제어 전압은 위상 동기 동작 모드용의 상기 버렉터에 접속되고, 상기 제2 제어 전압은 위상 비동기 동작 모드용의 버렉터에 접속되는 것인 위상 동기 루프.
  23. 제21항에 있어서, 상기 수평 동기 성분은 fH의 주파수를 가지며,
    상기 발진기는 제1 모드의 상기 제1 제어 신호에 응답하여 nfH의 주파수로 동작하고, 제2 모드의 상기 제2 제어 신호에 응답하여 mfH의 주파수(여기서, n ≥2, m ≥2 이고, n 은 정수임)로 동작하며, 상기 제2 스위치는 상기 제1 동작 모드내의 상기 재생성된 클록 신호의 모든 n 번째 펄스를 샘플링하는 것인 위상 동기 루프.
  24. 제23항에 있어서, n = 2 이고, m ＞ 2인 것인 위상 동기 루프.
  25. 제21항에 있어서, 상기 제1, 제2 및 제3 스위치(A, B, C)는 집적 회로(U1)내에 포함되는 아날로그 반도체 스위치인 것인 위상 동기 루프.
KR1020010023790A 2000-05-02 2001-05-02 발진기용 위상 제어 KR100860807B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US56347800A 2000-05-02 2000-05-02
US563,478 2000-05-02

Publications (2)

Publication Number Publication Date
KR20010100958A true KR20010100958A (ko) 2001-11-14
KR100860807B1 KR100860807B1 (ko) 2008-09-30

Family

ID=24250646

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010023790A KR100860807B1 (ko) 2000-05-02 2001-05-02 발진기용 위상 제어

Country Status (8)

Country Link
US (1) US6420918B2 (ko)
EP (1) EP1152537B1 (ko)
JP (1) JP2002010102A (ko)
KR (1) KR100860807B1 (ko)
CN (1) CN1319273C (ko)
DE (1) DE60126862T2 (ko)
MX (1) MXPA01004374A (ko)
MY (1) MY127109A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7136109B2 (en) * 2002-03-22 2006-11-14 Pelco Self-adjusting pixel clock and method therefor
CN103313144A (zh) * 2013-07-01 2013-09-18 贵州中科汉天下电子有限公司 射频开关的控制方法
CN108880504B (zh) * 2017-05-16 2021-10-08 博通集成电路（上海）股份有限公司 用于激励晶体振荡电路的方法以及电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3662278A (en) * 1970-09-16 1972-05-09 Us Navy Automatic phase control circuit for tv system
US3821470A (en) * 1973-05-21 1974-06-28 Zenith Radio Corp Phase correction for horizontal oscillator in cmos form
NL170080C (nl) * 1974-05-27 1982-09-16 Philips Nv Schakeling voor het synchroniseren van een impulsvormig uitgangssignaal in het ritme van een periodiek impulsvormig ingangssignaal, alsmede halfgeleiderlichaam als onderdeel daarvan.
NL169811C (nl) * 1975-10-03 1982-08-16 Philips Nv Beeldregelsynchronisatieschakeling, alsmede televisieontvanger daarvan voorzien.
JPH04207883A (ja) * 1990-11-30 1992-07-29 Fujitsu Ltd クロック同期方式
US5459756A (en) * 1994-06-27 1995-10-17 Motorola, Inc. Sampling phase detector arrangement
US5748252A (en) * 1996-02-20 1998-05-05 Delco Electronics Corporation Method and apparatus for synchronizing internal and external video signals
US5796392A (en) 1997-02-24 1998-08-18 Paradise Electronics, Inc. Method and apparatus for clock recovery in a digital display unit
US6091304A (en) 1998-09-22 2000-07-18 Lg Information & Communications, Ltd. Frequency band select phase lock loop device

Also Published As

Publication number Publication date
CN1337783A (zh) 2002-02-27
US20020011884A1 (en) 2002-01-31
MXPA01004374A (es) 2004-09-10
JP2002010102A (ja) 2002-01-11
DE60126862D1 (de) 2007-04-12
US6420918B2 (en) 2002-07-16
EP1152537B1 (en) 2007-02-28
EP1152537A3 (en) 2003-04-09
DE60126862T2 (de) 2007-10-31
CN1319273C (zh) 2007-05-30
MY127109A (en) 2006-11-30
KR100860807B1 (ko) 2008-09-30
EP1152537A2 (en) 2001-11-07

Similar Documents

Publication Publication Date Title
JP2982810B2 (ja) 信号発生回路
US6140881A (en) Display apparatus with a circuit for controlling the input voltage of PLL according to display mode and method
KR100860807B1 (ko) 발진기용 위상 제어
JPH0779360A (ja) 水平偏向システム
CA2345559C (en) Horizontal synchronization for digital television receiver
JP2690358B2 (ja) ディスプレイ
KR960014329B1 (ko) 발진회로
JPS6151828B2 (ko)
JP3257439B2 (ja) 水平位置調整回路
JP2794693B2 (ja) 水平偏向回路
US5463475A (en) Semiconductor delay line driven by an input signal-derived reference signal
JPS6141192B2 (ko)
JPH0779357A (ja) 水平偏向システム
KR830000983B1 (ko) 이중 위상-제어루프 수평 편향 동기회로
KR0182056B1 (ko) 위상 동기 루프 시스템의 사이드 로크 방지 회로
JP3276797B2 (ja) 水平出力パルス発生回路
MXPA01004320A (en) Horizontal synchronization for digital television receiver
CN1320331A (zh) 多标准时钟恢复电路
KR200142415Y1 (ko) 전하결합소자 카메라의 동기장치
JP3316364B2 (ja) 表示クロック発生回路
JPH10112648A (ja) 位相同期ループ
JPH08307258A (ja) 周波数シンセサイザ
JPS6141193B2 (ko)
JPH09205582A (ja) 表示クロック発生回路
JPH08331407A (ja) 映像ブランキング回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee