JP2002010102A - 発振器用位相制御装置 - Google Patents

発振器用位相制御装置

Info

Publication number
JP2002010102A
JP2002010102A JP2001135478A JP2001135478A JP2002010102A JP 2002010102 A JP2002010102 A JP 2002010102A JP 2001135478 A JP2001135478 A JP 2001135478A JP 2001135478 A JP2001135478 A JP 2001135478A JP 2002010102 A JP2002010102 A JP 2002010102A
Authority
JP
Japan
Prior art keywords
switch
signal
voltage
phase locked
locked loop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001135478A
Other languages
English (en)
Other versions
JP2002010102A5 (ja
Inventor
Robert Dale Altmanshofer
デール アルトマンショファー ロバート
Michael Evan Crabb
エヴァン クラブ マイケル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Thomson Licensing SAS
Original Assignee
Thomson Licensing SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Thomson Licensing SAS filed Critical Thomson Licensing SAS
Publication of JP2002010102A publication Critical patent/JP2002010102A/ja
Publication of JP2002010102A5 publication Critical patent/JP2002010102A5/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
    • H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
    • H03J7/00—Automatic frequency control; Automatic scanning over a band of frequencies
    • H03J7/02—Automatic frequency control
    • H03J7/04—Automatic frequency control where the frequency control is accomplished by varying the electrical characteristics of a non-mechanically adjustable element or where the nature of the frequency controlling element is not significant
    • H03J7/08—Automatic frequency control where the frequency control is accomplished by varying the electrical characteristics of a non-mechanically adjustable element or where the nature of the frequency controlling element is not significant using varactors, i.e. voltage variable reactive diodes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronizing For Television (AREA)

Abstract

(57)【要約】 【課題】 本発明は、種々の制御電圧を供給することが
できる位相検波器を利用可能な位相ロックループの提供
を目的とする。 【解決手段】 本発明の位相ロックループは、所与のバ
イアス電圧を有する制御信号を必要とするクロック信号
を発生する発振器、制御信号を出力する積分器、外部同
期信号源、バイアス電圧と関連した電位を定める第１及
び第２の電圧源、第１及び第２の電圧源に接続されクロ
ック信号に応答し電位によって決められたピーク・ツー
・ピーク電圧を有する再生クロック信号を出力する第１
のスイッチ、及び、外部同期信号に応答し再生クロック
信号の一部分を周期的にサンプリングし積分器へ与える
第２のスイッチを含む。サンプリングされた一部分は、
積分器を充電及び放電し、バイアス電圧を生ずるために
十分な大きさのある制御信号を発生させ、第１及び第２
のスイッチは位相検波器を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、同期発振器の分野
に係り、特に、スケールアップされた制御電圧を発生す
る位相検波器を有する位相ロックループに関する。
【０００２】
【従来の技術】殆どの電圧制御型発振器（ＶＣＯ）、特
に、水晶発振器（ＶＣＸＯ）は、バラクタによって制御
される。バラクタは、そこに印加された逆バイアス電圧
の大きさに依存した容量を生ずるので、逆方向バイアス
・ダイオードとも呼ばれる。発振器の共振周波数は、バ
イアス電圧によって制御され得る。所与の動作周波数若
しくは周波数域を得るために不十分なバイアス電圧は、
重大な問題を生ずる。この状況は図６に示され、同図に
は位相ロックループが表されている。位相検波器５６
は、水平発振の出力と水平同期成分とを入力として受け
る。電流は、位相検波器５６と積分器５８の間に流れ、
積分器５８は二つのキャパシタと抵抗とにより構成され
る。
【０００３】バラクタ６２は、電圧制御型発振器６４を
制御する。バラクタは、たとえば、最大＋１５ボルトＤ
Ｃまでのバイアス電圧を必要とするが、積分器５８によ
って発生される制御電圧は非常に小さい。そのため、演
算増幅器６０が積分器５８とバラクタ６２の間に設けら
れ、制御電圧の大きさを、演算増幅器６０用の電源電圧
である＋１５ボルトまでスケールアップ、すなわち、上
昇させる。別個のスケーラは、位相ロックループの複雑
さ及びコストを増大し、その上、各位相ロックループの
設計をやり直す必要が生じる。
【０００４】
【発明が解決しようとする課題】種々の電圧で、及び／
又は、異なる電圧範囲で制御電圧をそのまま供給するこ
とができる位相検波器が、従来から非常に要望されてい
る。さらに、従来から、種々の所望の電圧及び電圧範囲
に適合させるため容易に変更することができる簡単、低
価格の装置で、このような位相検波器を利用することが
できる位相ロックループを提供することが強く求められ
ている。
【０００５】
【課題を解決するための手段】本発明の装置によれば、
位相検波器の出力は、ＶＣＯ又はＶＣＸＯバラクタのた
めに必要とされる範囲の電圧を直接生成し得る点が有利
である。
【０００６】本発明の装置による位相ロックループは、
所与のバイアス電圧を有する制御信号を必要とし、クロ
ック信号を発生する手段と、制御信号を出力する積分器
と、外部同期信号の信号源と、所与のバイアス電圧と関
連した電圧電位を定める第１及び第２の電圧源と、第１
及び第２の電圧源に接続され、クロック信号に応答し、
電圧電位によって決められたピーク・ツー・ピーク電圧
を有する再生クロック信号を出力する第１のスイッチ
と、外部同期信号に応答し、再生クロック信号の一部分
を周期的にサンプリングし、サンプリングされた一部分
を積分器へ与える第２のスイッチと、を含み、サンプリ
ングされた一部分は、積分器を充電及び放電し、所与の
バイアス電圧を生ずるために十分な大きさのある制御信
号を発生させ、これにより、クロック信号を発生する手
段は外部同期信号と同期させられる。
【０００７】位相ロックループは、有利的には、第１の
制御電圧を出力する積分器と、第２の制御電圧の電圧源
と、積分器とクロック信号を発生する手段との間に第１
の切り換え可能なパスを定め、第２の制御電圧の電圧源
と積分器との間に第２の切り換え可能なパスを定める第
３のスイッチと、を更に有し、第１の切り換え可能なパ
ス又は第２の切り換え可能なパスは、制御電圧源選択信
号に応じて接続される。第１の制御電圧は、位相ロック
動作モードのため、クロック信号を発生する手段に与え
られ、第２の制御電圧は、位相アンロック動作モードの
ため、クロック信号を発生する手段へ与えられる。
【０００８】第１のスイッチ、第２のスイッチ及び第３
のスイッチは、有利的には、アナログ半導体スイッチで
あり、さらに、有利的には、集積回路として実現され得
る。
【０００９】
【発明の実施の形態】本発明による電圧スケーラの機能
を付加された位相検波器は、長い間、従来技術に切望さ
れていた、位相ロックループの設計を改良し簡単化する
という要求を満たす。別個の電圧スケーラを設ける必要
は無くなった。
【００１０】図１には、本発明の装置による位相検波器
を利用して、電圧制御型発振器をビデオ信号の水平同期
成分に同期させる位相ロックループ１０が示されてい
る。電圧制御型発振器（ＶＣＯ）又は電圧制御型水晶発
振器（ＶＣＸＯ）２０は、バラクタ５０によって制御さ
れる。バラクタは、発振器が所望の動作周波数を実現す
ることを保証するため一定の電圧又は電圧範囲を必要と
する。本例の場合、バラクタによって要求される電圧
は、＋１５ボルトＤＣである。バラクタ５０は、積分器
１６によって出力された制御電圧により制御される。積
分器１６は、複数のアナログ・スイッチによって構成さ
れた位相検波器１４の出力電流によって充電され、放電
される。用語「アナログ・スイッチ」は、たとえば、集
積回路に組み込むことができるような種類の半導体スイ
ッチを含む。適当な集積回路の一例は、たとえば、CD40
53Bアナログ・マルチプレクサU1若しくはその互換品の
ような多重アナログ・スイッチ集積回路である。位相検
波器は、発振器の出力を受ける第１の入力を有する。こ
の入力は、スイッチＡに対する制御ピンである。スイッ
チの適切な動作を保証するため、水平発振出力信号は、
トランジスタＱ１をオンとオフに切り換え、トランジス
タＱ１はスイッチＡを作動する。位相検波器１４は、ビ
デオ信号の水平同期成分を受ける第２の入力を有する。
この入力は、スイッチＢに対する制御ピンである。スイ
ッチの適切な動作を保証するため、水平発振出力信号
は、トランジスタＱ４をオンとオフに切り換え、トラン
ジスタＱ４はスイッチＢを作動する。
【００１１】図１では、説明の目的のため、発振器及び
水平同期成分は、共に、１ｆＨの公称周波数、ＮＴＳＣ
システムでは、約１５．７３５ＫＨｚを有する場合を考
える。また、先行技術による位相検波器は、殆どの場合
にそうであるように、＋１５ボルトＤＣ程度の制御電圧
を直接には発生し得ないとする。
【００１２】スイッチＡの入力接点であるピン１２及び
ピン１３は、それぞれ、アース及び＋１５ボルトに接続
される。スイッチＡの共通接点であるピン１４は、ピン
１２とピン１３に交互に繋がれ、その結果、アース及び
＋１５ボルトＤＣへ交互に繋がれる。スイッチＡは、ト
ランジスタＱ１を介してピン１１に印加されて作用する
水平発振出力信号に応じて制御される。ピン１５におけ
る電圧は、図２の上段の波形に示されている。スイッチ
Ａの共通接点であるピン１４は、スイッチＢの共通接点
であるピン１５に、入力信号として接続される。
【００１３】スイッチＢは、ピン１０へ印加された水平
同期成分に応じて、トランジスタＱ４によって制御され
る。ピン１０における電圧は、図２の中段の波形によっ
て示される。スイッチＢの出力接点であるピン１は、キ
ャパシタＣ１６及びＣ１７と抵抗Ｒ１８とにより構成さ
れた位相検波器フィルタ１６へ接続される。スイッチＢ
のもう一方の出力接点であるピン２は、開放されてい
る。
【００１４】抵抗Ｒ１７及びピン１を流れる電流は、図
２の下段の波形に示されている。ピン１０における電圧
及びピン１５における電圧が共に正であるとき、充電及
び放電電流は正である。ピン１０における電圧が正であ
り、ピン１５における電圧が負であるとき、充電及び放
電電流は負である。水平同期成分のパルスが現れたと
き、積分器は充電若しくは放電される。水平同期成分パ
ルスが現れないとき、積分器への入力は浮遊する。位相
検波器フィルタの充電電流及び放電電流の大きさは、主
として、抵抗Ｒ１７の抵抗値、本例の場合には、２０Ｋ
（Ω）によって決まる。位相ロック条件では、充電電流
及び放電電流の平均値は一致する。図２からわかるよう
に、ピン１０上の同期信号は、ピン１５上の発振信号の
パルスごとにサンプリングを行い、抵抗Ｒ１７／ピン１
に正の電流及び負の電流を生じさせる。ピン１における
積分された電流は、ＶＣＯ又はＶＣＸＯのバラクタをド
ライブするため、大きさをスケールアップする必要が無
い。なぜならば、必要なバイアス電流は、ピン１２とピ
ン１３の両端間の電位によって有利的に与えられるから
である。
【００１５】位相検波器のサンプリング動作は、位相ロ
ックループを説明するための別の有効な示唆を含む。所
与のバイアス電圧を有する制御信号を必要とし、クロッ
ク信号を発生するクロック信号発生手段は、バラクタ及
び制御可能型発振器として実現され得る。積分器は制御
信号を発生する．外部同期信号の信号源は、必ずしも水
平同期成分でなくても構わない。位相検波器は、第１の
スイッチ及び第２のスイッチとして実現され得る。第１
の電圧源及び第２の電圧源は、たとえば、アース及び＋
１５ボルトＤＣであり、所与のバイアス電圧と関連した
電圧電位を設定する。第１のスイッチは、第１の電圧源
及び第２の電圧源に接続され、クロック信号に応じて、
電圧電位によって決められたピーク・ツー・ピーク電圧
を有する再生クロック信号を発生する。第２のスイッチ
は、外部同期信号に応答し、再生クロック信号の一部分
を周期的にサンプリングし、サンプリングされた一部分
を積分器へ渡す。サンプリングされた一部分は、たとえ
ば、積分器を充電し、放電し、所与のバイアス電圧を与
えるために十分な大きさのある制御電圧を発生させる。
第１のスイッチ及び第２のスイッチにより構成された位
相検波器は、クロック信号発生手段を、外部同期信号と
同期させる。
【００１６】図１及び図２に関して説明した位相検波器
は、図３に示されるような多重周波数水平同期システム
において有利に利用される。システム１００は、発振器
２０に対し、オープン・ループパスとクローズド・ルー
プ・パスを含む選択可能な動作モードを有する。発振器
２０は、たとえば、電圧制御型発振器（ＶＣＯ）又は電
圧制御型水晶発振器（ＶＣＸＯ）でもよい。発振器はバ
ラクタ５０によって制御される。オープン・ループ制御
は、たとえば、ＭＰＥＧ２フォーマットでデジタル・ビ
デオ信号を表示させるため使用される。発振器２０は、
１３．５ＭＨｚで動作し、この１３．５ＭＨｚは、２７
ＭＨｚに２倍され、８１ＭＨｚの画素表示クロック及び
ＭＰＥＧ２システム・クロックの基準として使用され
る。
【００１７】オープン・ループ制御パスは、デジタル周
波数制御値を、データバス４０を介してバイナリ・レー
ト乗算機（ＢＲＭ）２２へ供給するマイクロプロセッサ
（μＰ）２６から始まる。デジタル周波数制御値は、Ｂ
ＲＭフィルタ２４によってＭＰＥＧ２システム・クロッ
ク制御電圧に変換される。ＢＲＭフィルタ２４のライン
２５上の出力は、フィルタ源スイッチ１８への第１の入
力である。ＭＰＥＧ２システム・クロック制御電圧は、
マイクロプロセッサ２７によって発生された２ｆＨ／
２．１４ｆＨ選択信号に応じて、フィルタ源スイッチ１
８から発振器２０へ供給される。ＢＲＭフィルタ１８へ
の入力は、２．１４ｆＨ偏向のため使用される制御信号
を表す。選択信号は、直接的な配線接続として示されて
いるが、選択制御は、データバス４０によって実現して
もよく、或いは、（図示されない）ＳＤＡ信号及びＳＣ
Ｌ信号を有するような直接データ及び制御バスによって
実現してもよい。
【００１８】クロック発生及びカウンタ回路２８は、発
振器２０の出力に応答する。ラスタ発生器３０は、クロ
ック発生及びカウンタ回路２８に応答し、ディスプレイ
回路３６をドライブする。ディスプレイ回路３６は、
２．１４ｆＨドライブ信号を発生する。本発明の好まし
い一実施例において、クロック発生及びカウンタ回路２
８、ラスタ発生回路３０及びディスプレイ回路３６は、
ST Microelectronicsから入手可能なSti7000集積回路に
組み込まれている。
【００１９】クローズド・ループ・パスは、位相検波器
１４を含む。標準的な１ｆHアナログ・ビデオ信号、た
とえば、ＮＴＳＣ、ＰＡＬ又はＳＥＣＡＭは、デジタイ
ザ及び同期信号分離器１２への入力である。１ｆＨ同期
信号は、位相検波器１４への第１の入力である。ディス
プレイ回路３６によって発生されたドアリブ信号は、位
相検波器１４への第２の入力としてフィードバックされ
る。フィードバック・パスは、分岐点４２を含み、図３
では、３通りの実施例が示されている。
【００２０】第１の実施例では、パス４４は、ドライブ
信号を全く変更することなく、位相検波器１４へそのま
ま繋がる。位相検波器１４では、外部同期信号がドライ
ブ信号中のパルスの僅かな部分、すなわち、フラクショ
ンをサンプリングする。このフラクションは、第１の周
波数と第２の周波数の比に関連する。本例の場合、位相
検波器１４は、１ｆＨ同期パルス毎の位相を、他の２ｆ
Ｈドライブ信号のパルス毎の位相と比較する。第２の周
波数が３ｆＨである場合、たとえば、外部同期信号は、
再生クロック信号の３パルス毎に１回ずつサンプリング
を行う。１ｆＨ入力ビデオ信号の場合、ドライブ信号の
周波数は２ｆＨである。
【００２１】第２の実施例では、パルス幅伸長回路４６
が示されている。ドライブパルスは、たとえば、約１マ
イクロ秒の幅から約９マイクロ秒の幅まで拡張される。
第３の実施例では、分周回路４８が示されている。ドラ
イブ信号は２倍に分周される。回路４６による第２の実
施例と、回路４８による第３の実施例は、実現された位
相ロックループを、直接パス４４が利用される第１の実
施例よりも素早い応答時間で動作させることができる。
【００２２】位相検波器１４の出力は、位相検波器フィ
ルタ１６によって積分される。積分された出力は、ライ
ン１７を介してフィルタ源スイッチ１８へ第２の入力と
して供給される位相ロック制御電圧である。位相検波器
フィルタへの入力は、２ｆＨ偏向で使用される制御信号
を表す。
【００２３】デジタイザ１２によって処理されたアナロ
グ・ビデオは、ライン１５上で、１ｆＨから２ｆＨへの
アップコンバージョン回路３２へ供給される。アップコ
ンバージョンは、デジタル化されたビデオがメモリ３４
から読み出されるときに、水平ライン数を２倍にするこ
とによって実現される。或いは、アップコンバージョン
は、補間によっても実現可能である。アップコンバート
されたビデオ信号は、メモリ３４からディスプレイ回路
３６へ読み込まれ、ビデオ出力信号（ＶＩＤＥＯ ＯＵ
Ｔ）として供給される。アップコンバージョン回路３２
は、Sti7000集積回路の一部として含まれる。
【００２４】２．１４ｆＨでの動作中に、位相検波器１
４への入力は２．１４ｆＨであり、たとえ、ディスプレ
イ用に１ｆＨ信号が選択されていない場合であっても、
１ｆＨ同期信号が位相検波器１４へ供給されることがあ
る。しかし、フィルタ源スイッチ１８は、その時点で、
ＭＰＥＧ２システム・クロック制御電圧を発振器２０に
供給し、たとえあるとしても、位相検波器１４の出力が
実際上無視される。
【００２５】システムが２．１４ｆＨドライブ信号の代
わりに、２ｆＨドライブ信号を供給するとき、発振器は
同じクロック周波数で動作する。発振器周波数を変更す
る変わりに、クロック発生及びカウンタ回路２８の動作
は、ブランキング中のサンプル数を変更するため修正さ
れる。著しい相違点は、２ｆＨドライブ信号と１ｆＨド
ライブ信号が位相ロックされることである。
【００２６】図４には、図３におけるシステム１００の
種々の部分を実現する回路の概略が示されている。この
実施例は、図１に示された位相検波器を利用し、位相検
出器の出力に、ＶＣＸＯバラクタのため必要とされる０
乃至１５ボルトの範囲をそのまま生じさせることによっ
て、部品数を削減している点が有利である。さらに、有
利な点として、フィルタ源スイッチ１８は、位相検波器
を実現するアナログ・マルチプレクサに組み込むことが
可能である。
【００２７】位相検波器１４及び積分フィルタ１６は、
図１を参照して説明したように接続されるが、以下の点
で図１とは異なる。積分された制御電圧は、スイッチＣ
の一方の入力接点であるピン３へ繋がれる。スイッチＣ
の他方の入力接点であるピン５は、ＢＲＭフィルタ２４
からのＭＰＥＧ２システム・クロック制御電圧が与えら
れる。スイッチＣは、マイクロプロセッサ２６からの２
ｆＨ制御信号／２．１４ｆＨ制御信号に応じて、トラン
ジスタＱ５によって制御される。スイッチＣは、有利的
にはＵ１の一部であり、フィルタ源スイッチ１８として
働く。２ｆＨドライブ信号は、トランジスタＱ２及びＱ
３によって形成された部品であるワン・ショット回路と
して組み込まれたパルス幅伸長回路４６への入力であ
る。抵抗Ｒ１０、Ｒ１１、Ｒ１２、Ｒ１３及びＲ１４の
値は、約１マイクロ秒の入力パルスに応答して、略９マ
イクロ秒の出力パルスを生ずるように選択される。伸長
されたパルスは、スイッチＡを動作させる制御ピン１１
への入力である。
【００２８】スイッチＡは、偏向に基づく２ｆＨのレー
トで、ピン１３上の＋１５ボルトとピン１２上のアース
との間で切り換えられる。スイッチＢは、１ｆＨ同期成
分に応じて、トランジスタＱ４によって制御される。ス
イッチＣは、ＶＣＸＯバラクタへ供給された電圧を、１
ｆＨビデオ信号アップコンバージョン動作用の位相検波
器出力と、通常のＭＰＥＧ２復号化で使用されるＢＲＭ
出力との間で切り換える。
【００２９】図５には、ピン１５における電圧と、ピン
１０における電圧と、抵抗Ｒ１７を流れる電流とが示さ
れている。抵抗Ｒ１７を流れる電流はピン１の電流と同
じである。ピン１０上の１ｆＨ信号は、ピン１５上の２
ｆＨ信号のパルスを一つおきにサンプリングし、抵抗Ｒ
１７とピン１に正の電流と負の電流を生じさせることが
わかる。ピン３で積分された電流は、ＶＣＯ又はＶＣＸ
Ｏのバラクタをドライブするため、増大させる必要がな
い。
【００３０】上記実施例で教示された位相検波器は、発
振器をビデオ信号の水平同期成分以外の外部同期信号に
同期させるため、位相ロックループで使用され得ること
が認められる。
【図面の簡単な説明】
【図１】本発明の装置による位相検波器のブロック形式
の回路図である。
【図２】図１の位相検波器の動作を説明するための波形
図である。
【図３】本発明の装置による位相検波器を含むスイッチ
式信号源水平同期システムのブロック図である。
【図４】図３の位相検波器および信号源スイッチの動作
を説明する回路図である。
【図５】図３の位相検波器の動作を説明するための波形
図である。
【図６】位相検波器と、バタクタをドライブする振幅ス
ケーラを含む従来技術の装置の構成図である。
【符号の説明】
１０ 位相ロックループ １２ デジタイザ及び同期信号分離器 １４ 位相検波器 １６ 積分器 １８ フィルタ源スイッチ ２０ 電圧制御型発振器／電圧制御型水晶発振器 ２２ バイナリ・レート乗算器 ２４ ＢＲＭフィルタ ２６ マイクロプロセッサ ２８ クロック発生及びカウンタ回路 ３０ ラスタ発生器 ３２ アップコンバージョン回路 ３４ メモリ ３６ ディスプレイ回路 ４２ 分岐点 ４４ パス ４６ パルス幅伸長回路 ４８ ２分周回路 ５０ バラクタ １００ 多重周波数水平同期システム
───────────────────────────────────────────────────── フロントページの続き (71)出願人 300000708 46，Ｑｕａｉ Ａ， Ｌｅ Ｇａｌｌｏ Ｆ−92648 Ｂｏｕｌｏｇｎｅ Ｃｅｄｅ ｘ Ｆｒａｎｃｅ (72)発明者 マイケル エヴァン クラブ アメリカ合衆国 インディアナ州 46032 カーメル ソーンベリー・ドライヴ 323 Ｆターム(参考） 5C020 AA01 CA11 CA15 5J106 AA04 BB04 CC01 CC21 CC41 DD32 JJ02 KK01 KK39

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 所与のバイアス電圧を有する制御信号を
    必要とし、クロック信号を発生する手段と、 該制御信号を出力する積分器と、 外部同期信号の信号源と、 該所与のバイアス電圧と関連した電圧電位を定める第１
    の電圧源及び第２の電圧源と、 該第１の電圧源及び該第２の電圧源に接続され、該クロ
    ック信号に応答し、該電圧電位によって決められたピー
    ク・ツー・ピーク電圧を有する再生クロック信号を出力
    する第１のスイッチと、 該外部同期信号に応答し、該再生クロック信号の一部分
    を周期的にサンプリングし、サンプリングされた一部分
    を該積分器へ与える第２のスイッチと、を含み、 該サンプリングされた一部分は、該積分器を充電及び放
    電し、該所与のバイアス電圧を生ずるために十分な大き
    さのある該制御信号を発生させ、 該第１のスイッチ及び該第２のスイッチは、該クロック
    信号を発生する手段を、該外部同期信号と同期させる位
    相検波器を形成する、 位相ロックループ。
  2. 【請求項２】 該外部同期信号は第１の周波数（ｆＨ）
    を有し、 該クロック信号を発生する手段は該第１の周波数で動作
    し、 該第２のスイッチは、該再生クロック信号の実質的に全
    てのパルスをサンプリングする、請求項１記載の位相ロ
    ックループ。
  3. 【請求項３】 該外部同期信号は第１の周波数（ｆＨ）
    を有し、 該クロック信号を発生する手段は該第１の周波数よりも
    高い第２の周波数（１４ｆＨ）で動作し、 該第２のスイッチは、該再生クロック信号のパルスの中
    で、該第１の周波数と該第２の周波数の比と関連した僅
    かな部分をサンプリングする、請求項１記載の位相ロッ
    クループ。
  4. 【請求項４】 該外部同期信号は周波数ｆＨを有し、 該クロック信号を発生する手段は、ｎが２以上の整数を
    表すとき、ｎ倍の周波数ｎｆＨで動作し、 該第２のスイッチは、該再生クロック信号のｎパルスに
    つき１パルスずつをサンプリングする、請求項１記載の
    位相ロックループ。
  5. 【請求項５】 該第１のスイッチ及び該第２のスイッチ
    はアナログ半導体スイッチである、請求項１記載の位相
    ロックループ。
  6. 【請求項６】 該第１のスイッチ及び該第２のスイッチ
    は集積回路に組み込まれる、請求項５記載の位相ロック
    ループ。
  7. 【請求項７】 該第１のスイッチ及び該第２のスイッチ
    は集積回路に組み込まれる、請求項１記載の位相ロック
    ループ。
  8. 【請求項８】 該クロック信号を発生する手段は、 制御可能型発振器と、 該発振器を制御するため該所与のバイアス電圧を必要と
    し、該制御信号に応答し、該発振器を制御するバラクタ
    と、を含む、請求項１記載の位相ロックループ。
  9. 【請求項９】 該積分器は第１の制御信号を出力し、 第２の制御信号の信号源と、 該積分器と該クロック信号を発生する手段との間に第１
    の切り換え可能なパスを定め、該第２の制御信号の信号
    源と該積分器との間に第２の切り換え可能なパスを定め
    る第３のスイッチと、を更に具備し、該第１の切り換え
    可能なパス又は該第２の切り換え可能なパスは、制御信
    号電圧源選択信号に応じて接続される、請求項１記載の
    位相ロックループ。
  10. 【請求項１０】 該第１の制御信号は、位相ロック動作
    モードのため、該クロック信号を発生させる手段へ与え
    られ、該第２の制御信号は、位相アンロック動作モード
    のため、該クロック信号を発生させる手段へ与えられ
    る、請求項９記載の位相ロックループ。
  11. 【請求項１１】 該第２の制御信号の信号源は、 該第２の制御信号を設定するビット・レート乗算器と、 該ビット・レート乗算器に応答して該第２の制御信号を
    発生するＢＲＭフィルタと、を含む、請求項１０記載の
    位相ロックループ。
  12. 【請求項１２】 水平同期成分は周波数ｆＨを有し、ｎ
    が２以上の整数であり、ｍが２以上であるとき、 該クロック信号を発生させる手段は、第１の動作モード
    で該第１の制御信号に応じて、ｎ倍の周波数ｎｆＨで動
    作し、第２の動作モードで該第２の制御信号に応じて、
    ｍ倍の周波数ｍｆＨで動作し、 該第２のスイッチは、該第１の動作モードで該再生クロ
    ック信号のｎパルスにつき１パルスずつをサンプリング
    する、請求項９記載の位相ロックループ。
  13. 【請求項１３】 ｎ＝２かつｍ＞２である、請求項１２
    記載の位相ロックループ。
  14. 【請求項１４】 該第１のスイッチ、該第２のスイッチ
    及び該第３のスイッチは、アナログ半導体スイッチであ
    る、請求項９記載の位相ロックループ。
  15. 【請求項１５】 該第１のスイッチ、該第２のスイッ
    チ、及び、該第３のスイッチは、集積回路に組み込まれ
    る、請求項１４記載の位相ロックループ。
  16. 【請求項１６】 該第１のスイッチ、該第２のスイッ
    チ、及び、該第３のスイッチは、集積回路に組み込まれ
    る、請求項９記載の位相ロックループ。
  17. 【請求項１７】 制御電圧を出力する積分器と、 発振器と、 所与のバイアス電圧を必要とし、該制御電圧に応答して
    該発振器を制御するバラクタと、 水平同期信号の信号源と、 該所与のバイアス電圧と関連した電圧電位を定める第１
    の電圧源及び第２の電圧源と、 該第１の電圧源及び該第２の電圧源に接続され、該発振
    器に応答し、該電圧電位によって決められたピーク・ツ
    ー・ピーク電圧を有する再生発振信号を出力する第１の
    スイッチと、 該水平同期信号に応答し、該再生発振信号の一部分を周
    期的にサンプリングし、該サンプリングされた一部分を
    該積分器へ与える第２のスイッチと、を有し、 該サンプリングされた一部分は、該積分器を充電及び放
    電し、該所与のバイアス電圧を生ずるために十分な大き
    さのある該制御電圧を発生させ、 該第１のスイッチ及び該第２のスイッチは、該クロック
    信号を発生する手段を、該外部同期信号と同期させる位
    相検波器を形成する、 位相ロックループ。
  18. 【請求項１８】 該第１のスイッチ及び該第２のスイッ
    チはアナログ半導体スイッチである、請求項１７記載の
    位相ロックループ。
  19. 【請求項１９】 該第１のスイッチ及び該第２のスイッ
    チは集積回路に組み込まれる、請求項１８記載の位相ロ
    ックループ。
  20. 【請求項２０】 該第１のスイッチ及び該第２のスイッ
    チは集積回路に組み込まれる、請求項１７記載の位相ロ
    ックループ。
  21. 【請求項２１】 該積分器は第１の制御電圧を出力し、 第２の制御電圧の信号源と、 該積分器と該バラクタとの間に第１の切り換え可能なパ
    スを定め、該第２の制御電圧の信号源と該バラクタとの
    間に第２の切り換え可能なパスを定める第３のスイッチ
    と、を更に具備し、 該第１の切り換え可能なパス又は該第２の切り換え可能
    なパスは、制御電圧源選択信号に応じて接続される、請
    求項１７記載の位相ロックループ。
  22. 【請求項２２】 該第１の制御電圧は、位相ロック動作
    モードのため、該バラクタへ与えられ、該第２の制御電
    圧は、位相アンロック動作モードのため、該バラクタへ
    与えられる、請求項２１記載の位相ロックループ。
  23. 【請求項２３】 水平同期成分は周波数ｆＨを有し、ｎ
    が２以上の整数であり、ｍが２以上であるとき、 該発振器は、第１の動作モードで該第１の制御電圧に応
    じて、ｎ倍の周波数ｎｆＨで動作し、第２の動作モード
    で該第２の制御電圧に応じて、ｍ倍の周波数ｍｆＨで動
    作し、 該第２のスイッチは、該第１の動作モードで該再生クロ
    ック信号のｎパルスにつき１パルスずつをサンプリング
    する、請求項２１記載の位相ロックループ。
  24. 【請求項２４】 ｎ＝２かつｍ＞２である、請求項２３
    記載の位相ロックループ。
  25. 【請求項２５】 該第１のスイッチ、該第２のスイッチ
    及び該第３のスイッチは、集積回路に組み込まれたアナ
    ログ半導体スイッチである、請求項２１記載の位相ロッ
    クループ。
JP2001135478A 2000-05-02 2001-05-02 発振器用位相制御装置 Withdrawn JP2002010102A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US56347800A 2000-05-02 2000-05-02
US563478 2000-05-02

Publications (2)

Publication Number Publication Date
JP2002010102A true JP2002010102A (ja) 2002-01-11
JP2002010102A5 JP2002010102A5 (ja) 2008-06-05

Family

ID=24250646

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001135478A Withdrawn JP2002010102A (ja) 2000-05-02 2001-05-02 発振器用位相制御装置

Country Status (8)

Country Link
US (1) US6420918B2 (ja)
EP (1) EP1152537B1 (ja)
JP (1) JP2002010102A (ja)
KR (1) KR100860807B1 (ja)
CN (1) CN1319273C (ja)
DE (1) DE60126862T2 (ja)
MX (1) MXPA01004374A (ja)
MY (1) MY127109A (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7136109B2 (en) * 2002-03-22 2006-11-14 Pelco Self-adjusting pixel clock and method therefor
CN103313144A (zh) * 2013-07-01 2013-09-18 贵州中科汉天下电子有限公司 射频开关的控制方法
CN108880504B (zh) * 2017-05-16 2021-10-08 博通集成电路（上海）股份有限公司 用于激励晶体振荡电路的方法以及电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3662278A (en) * 1970-09-16 1972-05-09 Us Navy Automatic phase control circuit for tv system
US3821470A (en) * 1973-05-21 1974-06-28 Zenith Radio Corp Phase correction for horizontal oscillator in cmos form
NL170080C (nl) * 1974-05-27 1982-09-16 Philips Nv Schakeling voor het synchroniseren van een impulsvormig uitgangssignaal in het ritme van een periodiek impulsvormig ingangssignaal, alsmede halfgeleiderlichaam als onderdeel daarvan.
NL169811C (nl) * 1975-10-03 1982-08-16 Philips Nv Beeldregelsynchronisatieschakeling, alsmede televisieontvanger daarvan voorzien.
JPH04207883A (ja) * 1990-11-30 1992-07-29 Fujitsu Ltd クロック同期方式
US5459756A (en) * 1994-06-27 1995-10-17 Motorola, Inc. Sampling phase detector arrangement
US5748252A (en) * 1996-02-20 1998-05-05 Delco Electronics Corporation Method and apparatus for synchronizing internal and external video signals
US5796392A (en) 1997-02-24 1998-08-18 Paradise Electronics, Inc. Method and apparatus for clock recovery in a digital display unit
US6091304A (en) 1998-09-22 2000-07-18 Lg Information & Communications, Ltd. Frequency band select phase lock loop device

Also Published As

Publication number Publication date
EP1152537A2 (en) 2001-11-07
US20020011884A1 (en) 2002-01-31
EP1152537A3 (en) 2003-04-09
MXPA01004374A (es) 2004-09-10
CN1337783A (zh) 2002-02-27
MY127109A (en) 2006-11-30
KR100860807B1 (ko) 2008-09-30
KR20010100958A (ko) 2001-11-14
EP1152537B1 (en) 2007-02-28
CN1319273C (zh) 2007-05-30
DE60126862T2 (de) 2007-10-31
DE60126862D1 (de) 2007-04-12
US6420918B2 (en) 2002-07-16

Similar Documents

Publication Publication Date Title
KR100315246B1 (ko) 디지털 표시 장치용 위상 동기 루프 회로
US6140881A (en) Display apparatus with a circuit for controlling the input voltage of PLL according to display mode and method
JPH0677823A (ja) 周波数シンセサイザ
JP2002010102A (ja) 発振器用位相制御装置
CA2345559C (en) Horizontal synchronization for digital television receiver
JP3226464B2 (ja) ３相クロックパルス発生回路
JPH0832833A (ja) ビデオシステムパルス生成回路
KR100677202B1 (ko) 고화질 디지털 티브이의 적응형 클럭 발생장치
JP3276718B2 (ja) マイクロコンピュータ
JP3316364B2 (ja) 表示クロック発生回路
US5463475A (en) Semiconductor delay line driven by an input signal-derived reference signal
JP3227732B2 (ja) 水平同期信号発生器
JPH06276089A (ja) Ｐｌｌ回路
KR200142415Y1 (ko) 전하결합소자 카메라의 동기장치
KR0182056B1 (ko) 위상 동기 루프 시스템의 사이드 로크 방지 회로
JP2000183735A (ja) Ｐｌｌ回路
KR100907100B1 (ko) 영상 수평 동기신호에 대한 도트 클록신호 발생장치
MXPA01004320A (en) Horizontal synchronization for digital television receiver
JP2002044483A (ja) Ｃｒｔモニタ水平ドライブ信号用ｐｌｌ回路
JP2591819B2 (ja) 文字信号同期再生回路
JPH03284062A (ja) ビデオ信号処理装置用ｐｌｌ回路
JPH09205582A (ja) 表示クロック発生回路
JPH0918742A (ja) 同期信号回路
JPH0260383A (ja) ビデオカメラ
JPH06291654A (ja) Ｐｌｌ回路

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080421

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080421

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20090925