KR20010094754A - ＳｉＣ 수평 전계효과 트랜지스터, 그 제조 방법 및 상기트랜지스터의 사용 방법 - Google Patents

Abstract

본 발명은 수평으로 간격지며 고 도핑된 n형 소스 영역층(5) 및 드레인 영역층(6), 수평으로 연장되며 트랜지스터의 온 상태에서 상기 두 층(5, 6) 사이에서 전류를 도전시키기 위해 상기 두 층을 상호접속시키는 n형 채널층(4), 및 게이트 전극에 인가된 전위를 변화시킴으로서 채널층의 도전 또는 차단을 제어하도록 배치되는 게이트 전극(9)을 포함하는 고 스위칭 주파수용 SiC 수평 전계효과 트랜지스터에 관한 것이다. 고 도핑된 p형 베이스층(12)은 적어도 부분적으로 게이트 전극과 중첩되며 드레인 영역층에 수평으로 간격진 채널층 옆에 배치된다. 베이스층은 소스 영역층에 쇼트된다.

Description

ＳｉＣ 수평 전계효과 트랜지스터, 그 제조 방법 및 상기 트랜지스터의 사용 방법 {A LATERAL FIELD EFFECT TRANSISTOR OF SiC, A METHOD FOR PRODUCTION THEREOF AND A USE OF SUCH A TRANSISTOR}

본 명세서에서 "고 스위칭 주파수"는 1 MHz 이상의 주파수를 의미한다. 상기 트랜지스터는 예를 들어, 이동 전화 기지국, 레이더 및 마이크로웨이브 오븐 등의 전력 마이크로웨이브 응용 기기에 사용될 수 있다.

이런 타입의 고주파 전계효과 트랜지스터는 온 상태의 채널 전류를 증가시켜, 채널 및 게이트 커패시턴스에서의 캐리어 이동 시간을 최소화하기 위해 짧은 게이트 전극을 필요로 한다. 따라서, 보다 짧은 게이트 전극으로 인해 전력과 동작 주파수가 보다 높아진다. 반면에, 원하지 않는 짧은 채널 효과는 게이트 길이가 증가하기 때문에 중요해진다. 매우 짧은 게이트를 갖는 트랜지스터는 종종 드레인 바이어스의 증가에 따른 드레인 전류의 포화를 나타내지 않으며, 대신에 드레인 바이어스의 증가에 따른 드레인 전류의 연속적인 증가가 관찰된다. 이것은 드레인 바이어스에 의한 채널 길이의 변화 때문이다. 또한, 극단의 경우에 기생 바이폴라 트랜지스터는 높은 드레인 바이어스에서 턴 온될 수 있으며, 소스 및 드레인은 기생 트랜지스터의 콜렉터 및 에미터로서 동작하며, 기판 또는 버퍼층이며 채널층에 인접한 층은 베이스이다. 이러한 효과는 저전력 고주파 트랜지스터에서는 특별히 중요하지 않을 수 있지만, 점차 고전력 트랜지스터의 성능을 좌우하게 되며, 고전력 트랜지스터에서 드레인 바이어스는 전체 전력을 증가시키기 위해 가능한 높아야 한다.

탄화규소는 고주파 전력용 트랜지스터용 재료로서 예를 들어 Si에 비해 다수의 장점을 갖는다. 탄화규소는 높은 절연파괴 전계를 가지며, 그 결과 보다 짧은 캐리어 이동 시간, 높은 포화 드리프트 속도 및 높은 열전도율을 가질 가능성이 있다.

도입부에서 정의된 이런 타입의 트랜지스터는 예를 들어 수평 n형 채널을 갖는 고주파 전계효과 트랜지스터에 대해 기술하고 있는 US 5 270 554를 통해 공지되어 있다. n형 도전성 채널이 바람직한데, 이는 자유 전자 이동도는 SiC에서의 가전자대 정공의 이동도보다 상당히 높기 때문이다. 이미 공지된 이러한 트랜지스터는 도전성 기판, 그 상부에 p형 버퍼층, n형 채널층 및 상기 드레인 및 소스 영역층의 저항을 감소시키고, 상기 층의 접촉 저항을 최소화하기 위해 형성된 고 도핑된 접촉 영역을 갖는다. 이러한 트랜지스터의 버퍼층은 고 전압을 차단하고, 컨덕턴스로 인한 고주파 활성화 손실을 최소화하며 내부 커패시턴스로 인한 반응성 손실을 최소화하기 위해 저 도핑되며 두꺼워야 한다. 이러한 타입의 설계는 특히 단-채널 효과에 바람직하며, 기생 바이폴라 트랜지스터는 높은 드레인 바이어스에서 턴 온되며, 상기 버퍼층은 상기 바이폴라 트랜지스터의 베이스 역할을 한다. 상기 효과는 게이트 길이를 증가시킴으로서 억제될 수 있지만, 온 상태 전류 및 고주파 성능을 악화시키게 된다.

따라서, 짧은 게이트 전극이 형성되면 고 스위칭 주파수용 SiC 수평 전계효과 트랜지스터에는 원하지 않는 단-채널 효과가 나타난다. 현재 사용 가능한 패턴 정의 툴을 이용하여 달성될 수 있는 게이트 길이 값은 그보다 훨씬 미만이며, 고전압을 차단하기 위해 필요하며, 이것은 상기 고주파 트랜지스터가 전체 범위까지 재료 전위를 이용하지 않는다는 것을 의미한다.

도 1에 도시된 트랜지스터는 종래 기술에 속하며 후면 금속층(1'); 반(semi)-절연 기판층(2'), p형 버퍼층(3') 및 n형 채널층(4')의 상부에 SiC층을 가진다. 버퍼층은 캐리어 이동 중에 반-절연 기판에서 나타나는 딥 센터(deep centres) 효과를 최소화하기 위해 배치된다. 버퍼층의 도핑 레벨은 고주파 손실을 저 레벨로 유지하기 위해 낮아야 한다. 트랜지스터는 또한 채널층(4') 상에 배치되며, 수평으로 간격을 유지하며, 고 도핑된 n형의 소스 영역층(5') 및 드레인 영역층(6')을 포함한다. 소스 접촉부(7') 및 드레인 접촉부(8')는 상기 층들 상에 배치된다. 트랜지스터는 또한 소스 영역층(5') 및 드레인 영역층(6') 사이의 채널층(4') 상에 배치된다. 소스 접촉부 및 드레인 접촉부 사이에 전압이 인가될 때, 전류는 게이트 전극(9')의 제어에 따라 2개의 접촉부 사이에 채널층(4')으로 흐를 수 있다. 게이트 전극(9')은 그 위에 인가된 전위에 의해 상기 전류를 제어할 것이다. 임의의 크기의 양극 전위를 인가할 때 공핍 영역(10')은 버퍼층(3')까지 연장되는 채널층 내에 형성될 것이며, 이것은 전류 흐름이 차단될 것이며 스위치는 개방 또는 오프 상태가 될 것이라는 것을 의미한다. 상기 공핍 영역을 형성하기 위한 전압이 게이트 전극에 인가되지 않을 때, 채널은 연속되며, 전류는 2개의 접촉부(7', 8') 사이에서 흐를 것이며, 트랜지스터는 폐쇄 또는 온 상태가 될 것이다. 트랜지스터는 게이트 전극(9')의 전위 변화를 통해서 고주파로 스위칭될 수 있다. 이미 상세히 전술한 바와 같이, 게이트 전극(9')을 수평 방향으로 짧게 하는 것이 바람직하지만, 그 결과 극단의 경우에는 기생 바이폴라 트랜지스터가 높은 드레인 바이어스로 턴 온될 수 있으며, 소스 영역층(5')은 트랜지스터의 콜렉터로서 동작하며 드레인 영역층(6')은 트랜지스터의 에미터로서 동작하는 반면, 버퍼층(3')은 베이스(3')를 형성한다. 상기 기생 바이폴라 트랜지스터가 형성될 때, 수평 전계효과 트랜지스터는 전극 게이트(9')에 의해 턴 오프 되지 않을 수 있으며, 따라서 트랜지스터는 적절한 기능을 수행하지 못할 것이다. 상기 기생 바이폴라 트랜지스터가 턴 온될 수 있는 방법이 점선(11')으로 도시된다. 실제로, 이것은 상기 결함을 피하기 위해 종래의 상기 트랜지스터의 게이트 전극이 원하는 것보다 크게 수평으로 연장되는 것을 의미하지만, 이것은 손실을 증가시키는 채널의 캐리어 이동 시간, 보다 높은 게이트 커패시턴스 및 보다 높은 온 상태 저항을 초래하지 않을 것이다.

본 발명은 수평으로 간격지며 고 도핑된 n형 소스 영역층(5) 및 드레인 영역층(6), 수평으로 연장되며 트랜지스터의 온 상태에서 상기 두 층(5, 6) 사이에서 전류를 도전시키기 위해 상기 두 층을 상호접속시키는 저 도핑 농도의 n형 채널층(4), 및 게이트 전극에 인가된 전위를 변화시킴으로서 채널층의 도전 또는 차단을 제어하도록 배치되는 게이트 전극(9)을 포함하는 고 스위칭 주파수용 SiC 수평 전계효과 트랜지스터에 관한 것이다.

도 1은 종래 기술에 따른 SiC 수평 전계효과 트랜지스터의 개략 단면도.

도 2는 본 발명의 바람직한 제 1 실시예에 따른 수평 전계효과 트랜지스터의 개략 단면도.

도 3은 본 발명의 바람직한 제 2 실시예에 따른 수평 전계효과 트랜지스터의 개략 단면도.

도 4는 도 2에 따른 트랜지스터에서 베이스 층을 형성하는 단계가 도시된 단면도.

도 5-9는 도 3에서 도시된 트랜지스터를 제조하기 위한 본 발명에 따른 방법의 상이한 단계를 도시한 개략 단면도.

도 10은 본 발명의 바람직한 제 3 실시예에 따른 수평 전계효과 트랜지스터의 개략 단면도.

도 11-15는 도 10에 따른 트랜지스터 제조 방법의 상이한 단계를 도시한 개략 단면도.

본 발명의 목적은 도입부에서 정의된 타입의 수평 전계효과 트랜지스터를 제공하는 것이며, 상기 트랜지스터는 증가된 동작 속도를 가지며 이미 공지된 상기 트랜지스터보다 높은 전력에서 동작될 수 있다.

본 발명의 목적은 적어도 부분적으로 게이트 전극과 중첩되는 채널층에 인접하게 배치되며 드레인 영역층에 수평 간격으로 배치된 고 도핑된 p형 베이스 층이 상기 트랜지스터에 제공됨으로써 달성되며, 상기 베이스 층은 소스 영역층에 쇼트된다.

우선, 상기 고 도핑된 p형 베이스 층은 소스 영역층으로부터 드레인 영역층까지 공핍 영역을 차단하게 된다. 이러한 구조에서 전계는 베이스 층에 의해 완전히 차단될 것이며, 그 결과 게이트의 수평 길이가 아주 작더라도, 기생 바이폴라 트랜지스터는 형성될 수 없다. 또한, 상기와 같이 형성된 pn-접합은 쇼트키 차단층보다 높은 전압을 차단할 수 있어, 가능한 전력의 증가를 초래한다. 드레인 영역층까지 연장되지 않도록 제한된 베이스 층을 가지는 이유는 드레인-게이트 커패시턴스가 낮게 유지될 것이기 때문이다.

본 발명의 바람직한 실시예에 따르면, 상기 베이스 층의 도핑 농도는 소스 영역층으로부터 드레인 영역층을 향해 수평 방향으로 적어도 수평 연장의 일부 상에 점차적으로 또는 단계적으로 증가된다. p 베이스 층의 고 도핑 농도가 소스 영역층에 대한 신뢰성 있는 접지의 관점에서 바람직하지만, 베이스 층과 채널 층 사이의 접합을 위한 높은 애벌런치 절연파괴 전압을 얻는 것은 상이한 요건으로 간주될 수 있다. 고 도핑된 영역의 날카로운 곡률 또는 에지는 전계 집중을 초래하여 절연파괴 전압을 감소시킬 것이다. 본 실시예에 따른 감소는 소스에 AC 전류를 유도하기에 충분한 컨덕턴스를 제공하는 베이스 층의 고 도핑된 영역을 초래하지만, 보다 저 도핑된 부분은 절연파괴 전압을 증가시킬 수 있다.

본 발명의 또 다른 바람직한 실시예에 따르면, 상기 베이스 층의 도핑 농도는 는 약 10¹⁸cm^-3 _,보다 바람직하게는 약 10¹⁹cm^-3 _,가장 바람직하게는 약 10²⁰cm^-3이다. 다음의 이유로 가능한 한 고 도핑된 베이스 층을 형성하는 것이 바람직하다: 고주파 전계는 유전체 이완(relaxation) 주파수 이상의 주파수용 벌크 도전 재료 내부로 침입할 수 있다. 이러한 전계 침입이 이러한 타입의 트랜지스터 구조에서 실제로 발생하면, 베이스 층은 고주파 전계를 차단할 수 없으며, 따라서 적절한 역할을 하지 못할 것이다. 상기 유전체 이완 주파수는 재료의 도전율에 비례한다. 두 번째로, 도전으로 인한 고주파 손실은 트랜지스터 성능을 악화시킬 것이다. 특정 트랜지스터 구조에 있어서, 상기 침입은 디바이스 구성에 따른 유전체 이완 주파수보다 낮은 크기의 순서의 몇 개의 주파수에서 잠재적으로 발생할 수 있다. 따라서, 용해도 한계까지, 가능한 한 고 도핑된 베이스 층을 형성하는 것이 바람직하며, 예를 들어 SiC에서의 알루미늄은 10²⁰-10²¹cm^-3범위 내에 있다. 상기 고 도핑은 베이스 층에서 유도된 고주파 전압에 대한 보다 우수한 접지를 제공하며, 베이스 층의 접촉 저항 또한 이에 의해 개선될 것이다. 반면에, 저 도핑 레벨은 제조 공정의 관점에서 보다 편리할 수 있으며, 그 결과 절충된 해결책이 사용될 것이다.

본 발명의 또 다른 바람직한 실시예에 따르면, 상기 베이스 층은 Al로 도핑된다. 바람직한 도펀트 타입의 알루미늄이 실현되는데, 이는 알루미늄 억셉터가 예를 들어 붕소보다 낮은 열적 활성화 에너지를 가지며 따라서 보다 높은 도전율이 알루미늄-도핑 층을 위해 얻어질 수 있다.

본 발명의 또 다른 바람직한 실시예에 따르면, 트랜지스터는 게이트 전극 및 채널 층 사이에 배치된 절연층을 포함한다. 상기 MOS- 또는 MIS-전계효과 트랜지스터는 게이트 전극이 채널 층, 소위 금속-반도체 FET(MESFET) 옆에 배치되는 트랜지스터보다 보다 고온의 가능성을 가질 수 있으며, 고온의 전자 응용 기기용으로 바람직하게 사용될 수 있다.

본 발명의 또 다른 바람직한 실시예에 따르면, 소스 영역층의 적어도 일부는 pn-접합을 형성하기 위한 베이스 층 옆에 배치된다. 고 도핑된 n형 소스 영역층 및 고 도핑된 p형 베이스 층의 이러한 직접 접촉이 바람직한데, 이는 이렇게 형성된 pn-접합은 소스에 대해 고주파 신호의 효율적 싱크를 제공하는 높은 커패시턴스를 가지기 때문이다.

본 발명의 또 다른 바람직한 실시예에 따르면, 소스 영역 층은 채널 층 하부에서 수평으로 게이트 전극까지 연장되며, 트랜지스터의 온 상태 성능을 개선시킬 것이다.

본 발명의 또 다른 바람직한 실시예에 따르면, 트랜지스터는 트렌치를 포함하며, 베이스 층 및 소스 영역층은 트렌치의 수직 벽 상에 수평 방향으로 서로 상부에 배치되며, 높은 커패시턴스를 가지는 pn-접합을 형성하며 베이스 층에서 소스에 유도되는 전압의 AC 성분을 쇼트시키며 동시에 소스 영역 층에 수평 간격이 없이 게이트 전극을 배치하는 것이 가능하다.

본 발명의 또 다른 바람직한 실시예에 따르면, 트랜지스터는 그 위의 수직 벽 상에 형성된 소스 영역 층을 가지는 수직 트렌치를 포함하며, 수직 벽의 방향은 SiC 결정판에 정렬되도록 선택된다. 이것은 다음의 이유로 바람직하다. 이러한 타입의 트랜지스터는 바람직하게는 탄화규소 결정 대칭에 관련된 재료-특정 이슈를 포함하는 수평 에피텍셜 성장을 이용함으로써 얻어진다. 수평 에피텍시의 성장 속도 및 결정 성질은 상기 트렌치 벽을 형성하는 결정판의 방향 설정에 의존할 것이다. 따라서, 원형 또는 다각형 구성보다는 특정 방향의 직선으로서 수평 에피텍시용 트렌치를 형성하는 것이 바람직하다. 또한, 고전력 고주파 트랜지스터의 바람직한 구성은 소스, 드레인, 채널 및 게이트 영역의 선형 어레이다. 소스, 드레인 또는 게이트의 상호접속은 금속 접촉으로 인한 저항 및 인덕턴스를 최소화하기 위해 에어 브리징을 이용하거나 홀 기법을 통해서 수행된다. 선형 어레이에 있어서, n형 소스 영역은 동시에 2개의 채널에 대한 소스 영역층으로서 사용되어야 한다. 따라서, 수평 에피텍시용 트렌치의 대향 측을 형성하는 결정판이 결정학적으로 대칭인 것이 바람직하다.

본 발명은 또한 독립항 18항에서 정의된 단계를 포함하는 고 스위칭 주파수용 SiC 수평 전계효과 트랜지스터 제조 방법을 포함한다. 상기 방법은 비교적 간단한 방식으로 그리고 상업적으로 관심이 있는 상기 트랜지스터의 제조 비용에 따라 전술한 바람직한 특징을 가지는 수평 전계효과 트랜지스터를 제조할 수 있다.

또한, 본 발명은 또한 독립항 19항에 따른 고 스위칭 주파수용 SiC 수평 전계효과 트랜지스터의 또 다른 제조 방법에 관한 것이다. 이미 전술한 바와 같이, 상기 수평 에피텍셜 성장 기술을 사용한 전계효과 트랜지스터 설계의 한 가지 장점은 게이트를 소스 영역층에 매우 가깝게 배치하거나 심지어는 상기 소스 영역층의 에지를 중첩시킴으로써 소스 저항을 최소화할 수 있다는 것이다.

본 발명은 1 MHz 이상, 바람직하게는 1 GHz 이상의 고 스위칭 주파수용 트랜지스터의 사용에 관한 것이며, 1 W 이상의 전력으로 고주파 신호를 스위칭한다. 본 발명에 따른 SiC 수평 전계효과 트랜지스터는 고 전력과 함께 상기 고주파를 스위칭하도록 잘 맞춰지는데, 이는 게이트 전극이 쇼트될 때, 본 발명에 따른 베이스 층의 배치가 높은 절연파괴 전압 및 높은 열 도전성에 대하여 우수한 SiC 특성으로 인해 이득을 얻는 것이 가능하다.

본 발명에 따른 트랜지스터는 이동 전화 기지국에서, 레이더에서, 마이크로웨이브 오븐에서, 그리고 발생 가스 플라즈마에서도 바람직하게 사용된다.

본 발명의 추가의 장점 및 바람직한 특징은 다음의 설명 및 다른 종속항에서 나타난다.

첨부된 도면을 참고로, 예로서 인용된 본 발명의 바람직한 실시 형태가 이하의 상세한 설명에서 기술된다.

본 발명의 바람직한 제 1 실시예 및 원리에 따른 트랜지스터는 도 2에서 기술될 것이다. 도 1의 종래의 트랜지스터에 대해 사용된 도면 부호와 동일한 도면 부호는 본 발명의 상이한 실시예에 따른 트랜지스터에 대해 사용될 것이다. 도 2의 트랜지스터와 도 1의 종래의 트랜지스터 사이의 주요 차이점은 고 도핑된 p형 베이스 층(12)이 게이트 전극(9)에 중첩되는 채널 층(4) 옆에 그리고 드레인 영역층(6)에 수평 간격으로 배치된다. 베이스 층은 금속 소스 접촉부(7)에 의해 소스 영역 층(5)에 쇼트된다.

베이스 층(12)은 바람직하게는 전술한 이유로 용해 한계가지 도핑되며, 이것은 10²⁰-10²¹cm^-3범위에서 SiC내의 도펀트로서 알루미늄을 위한 것이다. 그러나, 저 도핑 레벨이 사용된 제조 공정의 관점에서 보다 편리하면, 도핑 농도는 어떠한 경우에도 10¹⁸cm^-3이상, 보다 바람직하게는 10¹⁹cm^-3이어야 한다.

도 2에 도시된 트랜지스터에는 전술한 기생 바이폴라 트랜지스터의 형성에 대한 위험 없이, 길이가 매우 짧은, 0.2-0.3μm 정도로 짧은 게이트 전극(9)이 제공된다. 이것은 소스와 드레인 사이의 전계가 트랜지스터의 오프 상태에서 고 도핑된 베이스 층에 의해 완전히 차단될 것이며, 그 결과 활성 게이트 길이가 매우 작더라도 기생 바이폴라 트랜지스터가 형성될 수 없다는 사실 때문이다. 베이스 층의 p형 고 도핑은 우선 소스로부터 드레인까지 공핍 영역의 확장을 차단할 것이기 때문에 요구된다. 베이스 층의 수평 확장은 제한되어 베이스 층이 드레인 영역층(6) 하부로 연장되지 않을 것이며, 낮은 드레인-게이트 커패시턴스를 유지하기 위해 요구된다. 또한, 베이스 층(12)은 부분적으로 게이트 전극과 중첩이 필요하다.

베이스 층(12)의 도핑 농도는 전술한 이유로 소스 영역층으로부터 드레인 영역층까지 수평 방향으로 점차적으로 또는 단계적으로 감소하는 것이 바람직하다. 또한, 알루미늄은 베이스 층에 대한 바람직한 도펀트 타입인데, 이는 알루미늄 억셉터가 SiC에서 저온 활성화 에너지를 가지기 때문이며, 그 결과 고 도전율이 얻어질 수 있다.

본 발명의 바람직한 제 2 실시예에 따른 트랜지스터가 도 3에서 도시되며, 이것은 이하에서 기술될 수평 에피텍시에 평행하게 형성된다. 이 실시예는 주로 베이스 층(12) 및 소스 영역층(5)은 서로 직접 접촉되고 게이트 전극(9)은 소스 영역층에 매우 인접하게 배치된다는 사실에 의해 도 2에서 도시된 실시예와 상이하다. 베이스 층과 소스 영역층 사이에 형성된 pn-접합(13)은 높은 커패시턴스를 가지며, 소스에 대해 고주파 신호의 효율적인 싱크를 제공한다. 이 경우에, 베이스 층에 대한 저항 접촉부(7)는 베이스 층을 통해 흐르는 전류의 DC 성분의 싱크를 제공해야만 한다. 베이스 층 전류의 DC 성분은 매우 작은데, 이는 베이스 층과 채널 층 사이의 pn-접합은 정상 동작 조건하에서 역 바이어스 되기 때문이다. 소스 영역 층에 배이스 층을 쇼트시키는 저항 접촉부가 디바이스 성능의 저하 없이 채널로부터 큰 간격으로 배치될 수 있다. 임의의 경우에, 소스 영역층에 DC 베이스 층 전류를 쇼트시키기 위해 특별한 쇼트 접촉부가 요구되지는 않으며, 기판과 버퍼층이 도전성이면, DC 성분은 버퍼층을 통해서 소스에 쇼트되며, 특허청구범위의 정의 "상기 베이스 층은 소스 영역층에 쇼트된다"는 이 경우를 커버하도록 해석되야 한다. 터널 다이오드, 즉 터널 특성을 가진 다이오드를 형성하기 위해 저 도핑된 베이스 층 또는 소스 영역층을 형성하며, 그 인터페이스에서 터널 전류를 초래하며 높은 접합 커패시턴스는 자동적으로 소스 영역층에 베이스 층을 쇼트시키는 것 또한 바람직하다.

게이트 전극(9)을 소스 영역층(5)의 에지에 매우 인접하게 배치함으로써 소스 저항이 최소화되며 트랜지스터의 온 상태 성능이 향상된다. 도 2와 3의 트랜지스터가 제조될 수 있는 방법이 기술될 것이다. 도 2의 트랜지스터는 반-절연 기판층(2)의 상부에 저-도핑된(3×10¹⁵cm^-3), 0.75μm 두께의 p형 버퍼층(3)을 성장시키도록 스타팅함으로써, 바람직하게는 화학 기상 증착(CVD)을 이용함으로써 제조될 것이다. 그 다음, 도 4에서 도시되지 않은 적절한 마스크가 버퍼층 상에 인가되며 개구는 마스크 내에서 패턴화되며, 그 위에 도 4에서 개략적으로 도시된 0.4μm 깊이의 박스형의 고 도핑된 p형 베이스층(12)을 형성하기 위해 상기 개구를 통해 Al 이온이 주입된다. 베이스 층의 도핑 레벨은 3×10¹⁹cm^-3이 될 것이다. 이를 위해 예를 들어, 각각 40, 100, 170 및 300 keV의 에너지와 1.3×10¹⁴cm^-2, 2.1×10¹⁴cm^-2, 2.7×10¹⁴cm^-2및 6.7×10¹⁴cm^-2의 주입량으로 Al 이온이 주입된다. 그 다음, 마스크가 제거되며 1,700 ℃ 이상의 어닐링 온도에서 어닐링됨으로써 Al 이온이 활성화된다. 그 후에, n형 채널층은 베이스 층 및 버퍼층 상부에서 에피텍셜 성장한다. 이 층의 두께는 약 0.3μm가 될 것이며 5×10¹⁷cm^-3의 농도까지 질소로 도핑될 것이다. 0.15μm의 두께와 1×10¹⁹cm^-3의 질소 농도를 가지는 소스 영역층 및 드레인 영역층은 수평으로 간격진 채널 영역층의 상부에서 에피텍셜 성장하며 드레인 영역층은 베이스 층에 대해 수평으로 간격진다. 실제로 이것은 소스 영역층과 드레인 영역층이 형성되도록 채널 영역층의 상부에 하나의 층을 성장시킨 후에 그 위에 마스크를 증착시키며 상기 마스크를 패턴화함으로써 얻어진다. 그 다음, 게이트전극(9)은 베이스 층과 적어도 부분적으로 중첩되는 채널 층의 상부에 제공되며, 소스 금속 접촉부(7)와 드레인 금속 접촉부(8)는 소스 영역층과 드레인 영역층 상에 각각 제공되며, 전자는 소스 영역층에 베이스 층을 쇼트시키기 위해 제공된다. 이것은 도 2의 수평 전계효과 트랜지스터 제조 방법의 가장 중요한 단계이지만, 상기 방법은 당업자에게 있어서 명확한 통상적인 단계를 추가로 포함한다. 도핑 농도 및 피쳐 크기 값은 설명에 의해서만 주어지며, 정확한 수치는 요구된 전력 및 주파수 응답에 대한 보다 상세한 설명으로부터 얻어진다.

도 3에서 도시된 바람직한 실시 형태에 따른 트랜지스터가 바람직한 방법에 따라 제조될 수 있는 방법이 도 5 내지 도 9를 참조로 간략하게 기술될 것이다. 상기 방법은 기판층(2), p형 버퍼층(3) 및 n형 층(14)의 상부에 CVD에 의해 에피텍셜 성장됨으로써 스타팅된다. 그 다음, 스탭을 형성하기 위해 에피텍셜 성장되며, 서브-기판이 노출된 하부 제 1 부분(15) 및 상부에 n형 층(14)을 가진 상부 제 2 부분(16)을 가지는 2개의 층 또는 트렌치(20)(도 5를 참조)를 통해 메사(mesa) 에칭이 수행된다. 고 도핑된 p형 베이스 층(12) 및 고 도핑된 n형 소스 영역층(5)은 그 후에 에칭 메사 구조의 상부에 에피텍셜 성장된다(도 6 참조). 그 다음, 예를 들어, SiO₂보호층(17)은 메사 구조의 하부 제 1 부분에서 적어도 상부 레벨, 즉 도 7에서 도시된 제 2 부분까지 증착된다. 그 다음, n형 및 p형으로 고 도핑된 2개의 상부층은 상부, 즉 제 2 부분으로부터 에칭되지만, 두 부분을 연결시키는 메사 벽(21)(트렌치 벽) 및 도 8에서 도시된 하부 제 1 부분 상에 트렌치가 남는다. 그다음, 보호층이 제거되며 n형 채널층(4)은 메사 구조의 상부에 에피텍셜 성장된다. 마스크 제공 및 적절한 패터닝 후에, 고 도핑된 n형 드레인 영역층은 베이스 층 및 소스 영역층에 수평 간격으로 상기 제 2 부분 내에 이온 주입됨으로써 형성된다. n형 도펀트는 또한 소스 영역층 및 소스 접촉부 사이에 저 저항 접촉부를 제공하는 고 도핑된 n형 층(18)을 형성하기 위해 채널층(4)을 통해 소스 영역층(5)에 주입된다. 마지막으로, 게이트 전극은 도 3에 도시된 채널층 상부에 제공되며 도 3에 도시된 소스 영역층 및 드레인 영역층 상부에 소스 접촉부와 드레인 접촉부가 제공된다.

본 발명의 바람직한 제 3 실시예에 따른 트랜지스터가 도 10에서 개략적으로 도시되며, 이것은 주로 게이트 전극(9)이 절연층(19), 예를 들어 SiO₂, AlN, 질화실리콘, 산화알루미늄 또는 그 조합에 의해 채널 층과 분리된다는 사실에 의해 이미 기술된 것과는 다르다. 이러한 MIS 구조를 가진 트랜지스터는 도 2 및 도 3에서 도시된 금속-반도체 전계효과 트랜지스터보다 높은 온도의 용량을 가질 수 있으며 고온의 전자 응용 기기에 대해 사용될 수 있다.

도 10의 트랜지스터는 반-절연 기판(2) 상으로 저-도핑된 p형 버퍼층(3)을 성장시킴으로써 스타팅되는 도 11-15에 도시된 시퀀스를 통해 제조될 수 있다. 그 다음, p형 베이스 층(12) 및 소스 영역층(5)은 수평 에피텍시 및 평탄화를 이용하여 도 3의 실시 형태와 같은 방법으로 형성된다. 그 다음, n형 채널층(4)이 도 13에서 도시된 베이스 층 및 소스 영역층의 상부에 에피텍셜 성장된다. 10¹⁸cm^-3이상의 농도를 제공하기 위해 질소를 주입함으로써 고 도핑된 소스 및 드레인 접촉 영역(6, 18)이 형성된다. 그 다음, 약 1,700℃의 온도에서 어닐링이 수행된다. 그 다음, 절연층은 구조 상부에 증착되거나 성장되며 도 15에 도시된 형태로 패턴화된다. 마지막으로, 도 10의 최종 구조는 게이트 전극, 소스 금속 접촉부 및 드레인 금속 접촉부를 증착시킴으로써 얻어진다.

물론, 본 발명은 전술한 바람직한 실시예에 제한되지 않고, 청구범위에서 정의된 본 발명의 기본적인 기술 사상에서 벗어나지 않고 여러 가지 변형이 당업자에게 분명히 인식될 것이다.

드레인 영역과 게이트 전극에 대해 수평 방향으로 고 도핑된 베이스 층의 연장은 드레인 영역층과 베이스 층 사이의 수평 간격 조건에 따라 변할 수 있으며 베이스 층과 게이트 전극의 적어도 부분적인 중첩이 관찰된다.

또한, 도면에서 도시된 트랜지스터의 상이한 층의 상호 비율이 명확히 하기 위해서만 선택되며 실제로 전체적으로 상이할 수 있다.

Claims (31)

1. 수평으로 간격지며 고 도핑된 n형 소스 영역층(5) 및 드레인 영역층(6), 수평으로 연장되며 트랜지스터의 온 상태에서 상기 소스 영역층 및 상기 드레인 영역층 사이에서 전류를 도전시키기 위해 상기 두 층을 상호접속시키는 n형 채널층(4), 및 게이트 전극에 인가된 전위를 변화시킴으로서 도전 또는 차단되는 상기 채널층의 특성을 제어하도록 배치되는 게이트 전극(9)을 포함하는 고 스위칭 주파수용 SiC 수평 전계효과 트랜지스터에 있어서, 상기 트랜지스터는:

   상기 게이트 전극과 부분적으로 중첩되는 상기 채널층 옆에 배치되며 상기 드레인 영역층과 수평으로 간격진 고 도핑된 p형 베이스 층(12)을 더 포함하며, 상기 베이스 층은 상기 소스 영역층에 쇼트되는 것을 특징으로 하는 수평 전계효과 트랜지스터.
2. 제 1항에 있어서,

   상기 베이스 층(12)은 상기 채널층(4) 아래에 부분적으로 배치되는 것을 특징으로 하는 수평 전계효과 트랜지스터.
3. 제 2항에 있어서,

   상기 게이트 전극(9)은 상기 채널층(4)의 일부에 걸쳐 배치되는 것을 특징으로 하는 수평 전계효과 트랜지스터.
4. 제 1 내지 3항 중 어느 한 항에 있어서,

   상기 베이스 층(12)은 전체적으로 상기 게이트 전극(9)과 중첩되는 것을 특징으로 하는 수평 전계효과 트랜지스터.
5. 제 1 내지 4항 중 어느 한 항에 있어서,

   상기 베이스 층(12)의 도핑 농도는 상기 소스 영역층(5)으로부터 상기 드레인 영역층(6)까지 수평 방향으로 수평 확장된 일부에 걸쳐 점차적으로 또는 단계적으로 감소되는 것을 특징으로 하는 수평 전계효과 트랜지스터.
6. 제 1항 내지 5항 중 어느 한 항에 있어서,

   상기 베이스 층(12)의 도핑 농도는 10¹⁸cm^-3이상, 보다 바람직하게는 10¹⁹cm^-3이상, 가장 바람직하게는 10²⁰cm^-3이상인 것을 특징으로 하는 수평 전계효과 트랜지스터.
7. 제 1항 내지 6항 중 어느 한 항에 있어서,

   상기 베이스 층(12)은 Al로 도핑되는 것을 특징으로 하는 수평 전계효과 트랜지스터.
8. 제 1항 내지 7항 중 어느 한 항에 있어서,

   상기 기판과 상기 채널층(4)을 분리하기 위한 p형 버퍼층(3)을 더 포함하는 것을 특징으로 하는 수평 전계효과 트랜지스터.
9. 제 1항 내지 8항 중 어느 한 항에 있어서,

   상기 게이트 전극(9)은 상기 채널층(4) 옆에 배치되는 것을 특징으로 하는 수평 전계효과 트랜지스터.
10. 제 1항 내지 8항 중 어느 한 항에 있어서,

    상기 게이트 전극(9)과 상기 채널층(4) 사이에 배치된 절연층(19)을 포함하는 것을 특징으로 하는 수평 전계효과 트랜지스터.
11. 제 1항 내지 10항 중 어느 한 항에 있어서,

    상기 소스 영역층(5)의 일부는 상기 소스 영역층과 상기 베이스 층 사이에 pn-접합(13)을 형성하기 위해 상기 베이스 층(12) 옆에 배치되는 것을 특징으로 하는 수평 전계효과 트랜지스터.
12. 제 11항에 있어서,

    상기 소스 영역층(5) 및 상기 베이스 층(12)은 상기 층들 사이에 수직형 pn-접합(13)을 형성하도록 배치되는 것을 특징으로 하는 수평 전계효과 트랜지스터.
13. 제 11 또는 12항에 있어서,

    트렌치(20)를 포함하며, 상기 베이스 층(12) 및 상기 소스 영역층(5)은 상기 트렌치의 수직 벽(21) 상에 수평 방향으로 서로 상부에 배치되는 것을 특징으로 하는 수평 전계효과 트랜지스터.
14. 제 1항 내지 13항 중 어느 한 항에 있어서,

    상기 소스 영역층(5)은 상기 채널층(4) 하부에서 수평 방향으로 상기 게이트 전극(9)까지 연장되는 것을 특징으로 하는 수평 전계효과 트랜지스터.
15. 제 1항 내지 14항 중 어느 한 항에 있어서,

    수직 벽(21)에 제공된 상기 소스 영역층(5)을 그 위에 가지는 수직 트렌치(20)를 포함하며, 대향하는 수직 트렌치를 형성하는 SiC의 결정판은 결정학적으로 대칭인 것을 특징으로 하는 수평 전계효과 트랜지스터.
16. 제 1항 내지 15항 중 어느 한 항에 있어서,

    상기 게이트 전극(9)은 1.5μm 미만, 바람직하게는 0.4μm 미만으로 수평 연장되는 것을 특징으로 하는 수평 전계효과 트랜지스터.
17. 제 1항 내지 16항 중 어느 한 항에 있어서,

    1 MHz 이상의 스위칭 주파수용으로 구현되는 것을 특징으로 하는 수평 전계효과 트랜지스터.
18. SiC 수평 전계효과 트랜지스터 제조 방법에 있어서,

    상기 채널층(4)은 패턴화된 p형 베이스 층(12), 즉 제한된 수평 연장부를 가지는 베이스 층의 상부에 에피텍셜 성장되는 것을 특징으로 하는 방법.
19. 제 18항에 있어서,

    상기 드레인 및 소스 영역층(5, 6)은 주입 공정을 사용하여 형성되는 것을 특징으로 하는 방법.
20. 제 18항에 있어서,

    1) 기판 층(2) 상부에 p형 도핑된 버퍼층(3)을 에피텍셜 성장시키는 단계,

    2) 상기 버퍼층 상에 마스크를 제공하며 상기 마스크 내의 개구를 패턴화하는 단계,

    3) 고 도핑된 p형 베이스 층(12)을 형성하기 위해 상기 개구의 하부에 상기 버퍼층의 표면층 내부로 p형 도펀트를 주입하는 단계,

    4) 상기 마스크를 제거하며 주입된 상기 도펀트를 전기적으로 활성화시키기 위해 주입 층을 어닐링하는 단계,

    5) 상기 베이스 층 및 상기 버퍼층 상부에 n형 채널층(4)을 에피텍셜 성장시키는 단계,

    6) 수평으로 간격진 위치에서 상기 베이스 층에 수평 간격으로 상기 채널 영역층의 상부에 소스 영역층(5) 및 드레인 영역층(6)을 에피텍셜 성장시키며, 상기 소스 영역층에 상기 베이스 층을 쇼트시키는 단계, 및

    7) 상기 베이스 층(12)과 부분적으로 중첩되는 상기 채널층(4) 상부에 게이트 전극(9)을 제공하며 상기 소스 영역층 및 상기 드레인 영역층 상에 소스 접촉부(7) 및 드레인 접촉부(8)를 각각 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
21. 제 18항에 있어서,

    1) 순서대로 서브 기판 층(2) 상부에 p형 버퍼층(3) 및 n형 층(14)을 에피텍셜 성장시키는 단계,

    2) 노출된 기판을 가지는 하부 제 1 부분(15) 및 상부에 상기 n형 층을 가지는 상부 제 2 부분(16)으로 스탭을 형성하기 위해 에피텍셜 성장된 상기 두 층을 통해서 메사 에칭을 수행하는 단계,

    3) 상기 에칭된 메사 구조의 상부에 고 도핑된 p형 베이스 층(12) 및 고 도핑된 n형 소스 영역층(5)을 순서대로 에피텍셜 성장시키는 단계,

    4) 보호 층(17)을 상기 메사 구조의 상기 하부 제 1 부분 상에서 상기 상부 제 2 부분의 레벨가지 증착시키는 단계,

    5) 고 도핑된 n형 및 p형의 2개의 상부 층을 상기 상부 제 2 부분으로부터에칭하지만, 상기 두 부분을 연결시키는 메사 벽과 상기 하부 제 1 부분 상에 상기 두 층을 남기는 단계,

    6) 상기 보호 층을 제거하며 상기 메사 구조 상부에 n형 채널 층(4)을 에피텍셜 성장시키는 단계,

    7) 수평 간격으로 고 도핑된 n형 드레인 영역층(6)을 상기 베이스 층(12) 및 상기 소스 영역층(5)에 제공하는 단계, 및

    8) 상기 베이스 층과 부분적으로 중첩되는 상기 채널층(4) 상부에 게이트 전극(9)을 제공하며 상기 소스 영역층 및 상기 드레인 영역층 상부에 소스 접촉부(7) 및 드레인 접촉부(8)를 각각 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
22. 제 21항에 있어서,

    상기 드레인 영역층(6)은 상기 제 2 부분(16)의 제한 영역 내부로 n형 도펀트를 주입시킴으로써 제공되는 것을 특징으로 하는 방법.
23. 제 21 또는 22항에 있어서,

    상기 소스 영역층 및 상기 소스 접촉부 사이의 저 저항 접촉부는 상기 채널층을 통해서 연장되는 고 도핑된 n형 층(18)을 형성하기 위해 상기 제 1 부분 내부와 단계 6) 후에 상기 소스 영역층 내부로 높은 주입량으로 n형 도펀트를 주입시킴으로써 형성되는 것을 특징으로 하는 방법.
24. 제 20 내지 23항 중 어느 한 항에 있어서,

    Al은 상기 고 도핑된 p형 베이스 층(12)을 위한 도펀트로서 사용되는 것을 특징으로 하는 방법.
25. 제 20 내지 24항 중 어느 한 항에 있어서,

    상기 고 도핑된 p형 베이스 층(12)이 형성되는 동안, 10¹⁹cm^-3이상의 도핑 농도를 가지는 것을 특징으로 하는 방법.
26. 1 MHz 이상, 바람직하게는 1 GHz 이상의 고주파를 스위칭하기 위한 제 1 내지 17항 중 어느 한 항에 따른 트랜지스터의 사용 방법.
27. 1 W 이상의 전력으로 고주파 신호를 스위칭하기 위한 제 1 내지 17항 중 어느 한 항에 따른 트랜지스터의 사용 방법.
28. 이동 전화 기지국에서의 제 1 내지 17항 중 어느 한 항에 따른 트랜지스터의 사용 방법.
29. 레이더에서의 제 1 내지 17항 중 어느 한 항에 따른 트랜지스터의 사용 방법.
30. 마이크로웨이브 가열 응응 기기에서의 제 1 내지 17항 중 어느 한 항에 따른 트랜지스터의 사용 방법.
31. 발생 가스 플라즈마에서의 제 1 내지 17항 중 어느 한 항에 따른 트랜지스터의 사용 방법.