KR101035044B1 - 전계 효과 트랜지스터, 이를 포함하는 디바이스 및 전계 효과 트랜지스터를 형성하기 위한 방법 - Google Patents

전계 효과 트랜지스터, 이를 포함하는 디바이스 및 전계 효과 트랜지스터를 형성하기 위한 방법 Download PDF

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Abstract

소스 영역(9), 드레인 영역, 및 소스 영역과 드레인 영역을 상호 연결시키는 채널 층(11)을 포함하는 전계 효과 트랜지스터를 제조하는 방법이 개시된다. 본 방법은 반도체 재료(1)에서 소스 영역(9)과 같이 그 에지가 주입의 에지를 한정하는, 반도체 재료(1)의 일부 상에 희생 층(4)을 제공하는 단계를 포함하는데, 상기 희생 층(4)의 에지(4c)는 이후에 게이트(16)의 에지를 한정하는데 이용된다.

Description

전계 효과 트랜지스터, 이를 포함하는 디바이스 및 전계 효과 트랜지스터를 형성하기 위한 방법 {FIELD EFFECT TRANSISTOR, AND DEVICE INCLUDING THE SAME, AND METHOD FOR PRODUCING THE FIELD EFFECT TRANSISTOR}
본 발명은 JFET, MESFET 또는 MOSFET와 같은 전계 효과 트랜지스터를 제조하는 방법에 관한 것이다. 본 발명의 방법을 이용하여 제조된 전계 효과 트랜지스터는 특정하게는 이동 전화, 레이더, 마이크로파 오븐을 위한 베이스 스테이션에서 와 같은 마이크로파 응용예들 및 플라즈마 생성에서 고 주파수 신호들(1MHz 이상, 바람직하게는 1GHz 이상)을 스위칭시키기 위한 것이나, 그것으로써 제한되지는 않는다.
전계 효과 트랜지스터에서, 게이트는 소스 영역과 드레인 영역 사이에 형성된 하부에 놓인 채널 층에서의 전류 흐름을 제어하는데 이용된다. 트랜지스터의 동작 동안에, 게이트와 소스와 드레인 영역들 사이에 전계를 생성하기 위해 게이트에 전압이 인가되는데, 이는 채널의 전도도에 영향을 미친다.
일정 크기의 전위를 게이트에 인가할때, 공핍 영역이 채널층 아래의 영역으로 연장하여 채널 층 내에 형성될 것이고, 이는 채널 층을 통한 전류 흐름이 차단될 것이고 트랜지스터는 오프-상태가 될 것이라는 것을 의미한다. 공핍 영역이 형성되지 않는 전압이 인가될 때, 채널 층이 연속될 것이고 전류는 소스와 드레인 접촉부들 사이로 흐를 것이며, 트랜지스터는 온-상태에 있을 것이다. 이러한 두개의 극값들 사이에 인가된 전압에 대해, 디바이스를 통한 전류 흐름은 인가된 전압 자체의 그에 따른 함수이다.
FET의 게이트는, 커패시터 내의 전하량이 디바이스를 통한 전류 흐름을 조정하기 위해, 커패시터로서의 역할을 한다. 고주파수 디바이스는 이러한 커패시턴스의 크기를 최소화하는데, 이는 충전 또는 방전에 필요한 시간을 최소화시켜서 스위칭 속도를 최적화시키기 위함이다. 커패시턴스의 양은 게이트 길이, 즉 트랜지스터의 소스 영역과 드레인 영역 사이의 게이트의 측면 연장에 의존한다. 고주파수 전계-효과 트랜지스터에서는, 온-상태 채널 전류를 증가시킬 뿐만 아니라 채널 내 캐리어 전이 시간 및 게이트 커패시턴스를 최소화시키기 위해 숏 게이트가 필수적이다. 그러므로 숏 게이트일수록 고 전력 및 고 동작 주파수가 발생된다.
그러나, 원치 않는 숏-채널 효과는, 게이트 길이가 감소됨에 따라, 상당히 커지게 되었다. 매우 짧은 숏 게이트를 갖는 트랜지스터들은 종종 증가하는 드레인 바이어스에 의한 드레인 전류의 포화 상태를 나타내지 않고, 증가하는 드레인 바이어스에 의한 드레인 전류의 연속적 증가가 대신 관찰된다. 이는, 드레인 바이어스에 의한 게이트 아래쪽의 채널 변조에 의한 것이다. 더욱이, 극단적인 경우에 있어서, 기생 바이폴라 트랜지스터는 고 드레인 바이어스에서 턴 온될 수 있고, 이때 소스 및 드레인은 기생 트랜지스터의 콜렉터 및 에미터로써 역할을 하고, 채널 층 다음의 층인 기판 또는 버퍼 층이 베이스가 된다. 이러한 효과는 저 전력 고 주파수 트랜지스터들에 대해서는 특정하게 크지 않을 수는 있지만, 고 전력 트랜지스터들의 성능을 상당히 증가시키고, 이때 드레인 바이어스는 총 전력 증가를 위해 가능한 한 높아야만 한다.
고 주파수 트랜지스터의 성능은 소스/드레인 전극에 대한 게이트의 정렬의 특히 의존한다. 통상적으로 게이트와 같은 트랜지스터 피처들은 포토리소그래피, x-선, 또는 전자-빔 리소그래피와 같은 리소그래피 기술들을 이용하여 한정되고 형상화된다. 리소그래피는 마스크로부터의 이미지를 각각의 연속적 이미지 전사 사이에서 예컨대 이온 주입, 산화 또는 금속화 공정을 통해 반도체 재료 표면에 층별로 전사하는 공정이다.
리소그래피 기술은, 각각이 대개 레지스트 마스크를 수반하는 다수의 공정 단계들을 필요로 한다. 반도체 재료 상의 특별한 정렬 피처들을 이용하는 최종 레지스트 마스크들의 중복 정렬(overlay alignment)은 반도체 재료를 지지하나 장치의 정확한 위치 지정을 필요로 한다. 중복 정밀도는 최소 피처 크기보다 상당이 더 커야하는 것이 바람직하다. 그러나, 0.5㎛ 이하의 게이트 길이를 갖는 전계-효과 트랜지스터의 생성시 필요한 다양한 레지스트 마스크들의 기계적 정렬은 중복 정렬 공정의 기계적 특성으로 인해 달성하기 매우 어렵다.
소스 및 드레인 영역들에 대한 게이트의 오정렬을 방지하기 위해, 자체-정렬 기술들이 종종 이용된다. 반도체 재료로 트랜지스터의 소스/드레인 영역을 제조하는 기존의 방식은 약간만 도핑된 이온 주입을 수행하여 약간만 도핑된 소스/드레인 영역을 형성하기 위한 마스크로써 게이트(리소그래피 공정에 의해 형성됨)를 이용하는 단계를 포함한다. 그러므로, 게이트의 측벽들 상에 스페이서들이 형성되고, 그 후 고농도 도핑된 이온 주입이 마스크로써 게이트 및 스페이서들을 이용하여 수 행된다. 마지막으로, 반도체 재료는 고농도 도핑된 소스/드레인 영역들을 형성하기 위해 어닐링된다. 소스 영역 및 드레인 영역은 게이트, 즉 별도의 어닐링 단계를 수행할 필요없이 활성 영역 내에 실질적으로 중앙에 위치되는 게이트에 대해 자체-정렬된다. 도펀트의 일부가 어닐링 동작 동안에 게이트의 하부 섹션으로 확산되는 것을 방지하기 위해 스페이서들이 이용되는데, 이는 기생 커패시터들이 소스/드레인 단자들 사이에 생성되지 않도록 하기 위함이다.
이러한 방식의 단점은, 게이트 생성을 위해 이용되는 리소그래피 기술의 해상도에 해당하는 획득될 수 있는 최소 게이트 길이의 제한이 존재한다는 점이다. 또한, 어닐링을 위해 필요한 고온은 게이트에 유해할 수 있다. 또다른 단점은, 소스와 드레인 영역을 상호 연결시키는 전도 채널이, 소스와 드레인 영역이 이온주입되어 어닐링되기 전에 형성된다는 점이다. 그러므로, 이온 주입은 채널 층을 통해 수행된다. 소스 및 드레인 영역들의 이온 주입 동안에 원자 충돌에 의해 채널 층 내의 반도체 결정형 구조로 인한 손상은 이후의 가열 처리에서 완전히 어닐링 되지 않을 수 있다. 그러한 결정형 구조의 손상은 채널을 따른 전하 캐리어들의 이동도에 영향을 미쳐서 결과적으로 트랜지스터의 성능에 악영향을 미친다.
최근 몇년 동안에, 고 전력 및 고 주파수 트랜지스터에서 실리콘 카바이드(SiC)의 사용에 대한 관심이 증가하여 왔다. SiC 트랜지스터는, 실리콘 및 기존의 Ⅲ­Ⅴ 족 반도체들이 충분히 기능을 하지 못했던 고온 및 부식 환경에서의 서비스에 적합하다. SiC는 광 대역 갭, 높은 열 전도도, 높은 포화 전자 드리프트 속도, 낮은 유전 상수 및 고 전계 파괴로 인해 반도체로써 매우 유용하다. 또한, SiC는 열적, 화학적 및 기계적으로 안정적이다.
US6127695는 n-형으로 고농도 도핑되고 측방향으로 이격된 소스 영역층 및 드레인 영역 층을 포함하는, 고주파수 스위칭을 위한 가로형 SiC 전계 효과 트랜지스터를 개시한다. 낮은 도핑 농도의 n-형 채널 층은 측방향으로 연장하고, 트랜지스터의 온-상태에서 소스 영역층과 드레인 영역 층 사이의 전류를 도전시키도록 상기 층들을 상호 연결시킨다. 고농도 도핑된 p-형 베이스 층은 적어도 부분적으로 게이트와 충첩되고 드레인 영역 층에 측방향 거리에 존재하도록, 채널 층 다음에 배열되고, 상기 베이스 층은 소스 영역층으로 단락된다.
고농도 도핑된 p-형 베이스 층은 전계-효과 트랜지스터의 가능한 동작 속도를 증가시키고, 공핍 영역이 소스 영역층으로부터 드레인 영역층으로 연장하지 못하도록 함으로써 고 전력에서 동작하도록 허용한다. 그러므로, 전계는 고농도 도핑된 베이스 층에 의해 전체가 차단되므로, 기생 바이폴라 트랜지스터가 형성될 수 없고, 게이트의 가로 길이가 매우 작을지라도 마찬가지이다. 또한, 그렇게 생성된 p-n 접합은 쇼트키 배리어보다 더 높은 전압을 차단시킬 수 잇어서, 가능한 전력을 증가시키게 된다. 고농도 도핑된 베이스 층의 가로 연장은, 드레인-게이트 간 커패시턴스를 낮게 유지하기 위해 드레인 영역 아래쪽으로 연장하지 않도록, 제한된다.
US6127695에 설명된 트랜지스터의 게이트는 소스/드레인 전극에 대해 정렬될 뿐만 아니라, 고농도 도핑된 p-형 베이스 층에 대해서도 추가로 정렬된다. 게이트가 드레인 전극에 너무 가깝게 형성되면, 트랜지스터의 고 전압 용량은 손실될 것 이다. 게이트가 소스 전극에서 너무 멀도록 형성되면, 트랜지스터의 고 주파수 용량은 손실될 것이다.
고농도 도핑된 p-형 베이스 층에 대한 게이트의 정렬을 용이하게 하기 위해, 고농도 도핑된 p-형 베이스 층은 좀 더 크게 형성될 수 있다. 그러나, 이는 n-형 채널 층의 더 큰 공핍을 가져와서 트랜지스터의 더 낮은 전력 출력을 발생시키게 한다.
본 발명의 목적은 현재의 리소그래피 및 스페이서 기술보다 더 양호한 해상도를 갖도록, 전계-효과 트랜지스터에서 게이트를 위치 지정하는 방법을 제공하는 것이다.
이러한 목적은 청구항 제 1항에 따라, 소스 영역, 드레인 영역, 및 소스 영역과 드레인 영역을 상호 연결시키는 채널 층을 포함하는 전계 효과 트랜지스터를 생성하기 위한 방법에 의해 달성된다. 이러한 방법은, 반도체 재료에서 소스 영역과 같이, 에지가 주입의 에지를 한정하는데 이용되는 반도체 재료 부분 상에 희생 층(sacrificial layer)을 제공하는 단계를 포함하는데, 이때 상기 희생 층의 에지는 게이트의 에지를 한정하는데 최종적으로 이용된다.
본 발명의 바람직한 실시예에 따라, 본 발명은, 제 1 희생 층의 에지로부터 측방향 거리(t2)에서 반도체 재료 상의 제 2 지점을 한정하기 위해, 반도체 재료 및 제 1 희생 층에 대해 두께(t1)로 제 2 희생 층을 성장시키는 단계를 더 포함한다. 이러한 방법은 두 개의 트랜지스터 피처들에 대해, 후속-형성된 중첩 게이트를 정렬시키는데 이용될 수 있다. 이러한 방법은, 게이트의 매우 정확한 정렬을 허용하는데, 왜냐하면 수십 나노미터의 해상도로 매우 잘 제어될 수 있는 희생 층의 성장에 의존하기 때문이다.
본 발명의 다른 바람직한 실시예에 따라, 본 방법은, 제 1 희생 층의 에지 근처의 섹션만 제외하고 제 2 희생 층을 이방적으로 에칭시키는 단계를 더 포함하는데, 이로써 제 1 희생 층의 에지로부터 측방향 거리(t2)에서 반도체 재료 상의 제 2 지점을 좀더 정확히 한정함으로써 이온주입이 허용된다.
본 발명의 바람직한 실시예에 따라, 소스 영역 및 드레인 영역은 채널 영역 형성 이전에 형성되고, 게이트는 채널 영역 형성 이후에 형성된다.
본 발명의 바람직한 실시예에 따라, 게이트의 폭은 채널 층 상의 반도체 또는 Ⅲ­Ⅴ유전체 층과 같은 비-희싱 층들의 정확히 제어된 성장에 의해 결정된다.
본 발명의 바람직한 실시예에 따라, 희생 층 또는 희생 층들은 SiO2와 같은 산화물, Si3N4와 같은 질화물, 폴리실리콘, 또는 반도체 물질이 이온 주입과 같은 이후의 공정 단계의 온도를 견딜 수 있는 임의의 다른 물질을 포함한다. 희생 층 또는 희생 층들은 반도체 재료 상에 성장 또는 증착된다.
본 발명의 다른 바람직한 실시예에 따라, 반도체 재료는 실리콘, 실리콘 카바이드, 갈륨 비소 또는 임의의 다른 Ⅲ­Ⅴ 족 반도체를 포함한다.
본 발명의 또다른 바람직한 실시예에 따라, 제 1 희생 층의 에지는 알루미늄, 베릴륨, 붕소, 또는 반도체 재료에 따른 몇몇 다른 도펀트로 도핑된 고농도 도핑된 p-형 베이스 층의 에지를 한정한다. 알루미늄은 SiC에서 선호되는 도펀트 유형인데, 왜냐하면 알루미늄 수용체는 예컨대 붕소보다 더 낮은 열적 활성 에너지를 가짐으로써 알루미늄-도핑 층들에 대해 더 높은 전도도가 획득될 수 있기 때문이다. 고농도 도핑된 p-형 베이스 층은, 실리콘 카바이드가 반도체 재료로써 이용될 때, 1018㎝-3 이상의 농도로 도핑되는 것이 바람직하다. 본 발명의 다른 바람직한 실시예에 따라, 고농도 도핑된 p-형 베이스 층은 게이트를 전부 중첩시키도록 형성된다.
본 발명은 또한, 측방향으로 이격되고 고농도 도핑된 n-형의 소스 영역 및 드레인 영역, 및 측방향으로 연장하고 트랜지스터의 온-상태에서 소스 영역 및 드레인 영역 사이의 전류를 도전시키도록 상기 영역을 상호 연결시키는 낮은 도핑 농도의 n-형 채널 층을 포함하는 전계-효과 트랜지스터에 관한 것이다. 이러한 트랜지스터는 n-형 채널 층 상에 형성된 게이트를 포함하는데, 상기 게이트는 본 발명에 따른 방법의 결과로써 소스 영역과 같은 적어도 하나의 하부에 높인 주입에 대해 자체-정렬된다.
본 발명의 바람직한 실시예에 따라, 전계 효과 트랜지스터는 채널 층 위쪽에 배열된 게이트와 적어도 부분적으로 중첩되도록, 채널 층 다음에 그 아래에 배열된 고농도 도핑된 p-형 베이스 층을 포함하는데, 상기 베이스 층은 소스 영역에 단락된다.
본 발명은 또한 볼 발명에 따른 방법을 이용하여 생성된 전계-효과 트랜지스터에 관한 것으로써, 상기 트랜지스터는 1MHz 이상의 고 주파수, 바람직하게는 1W 이상의 전력을 갖는 1GHz 이상의 고주파수들을 스위칭하는데 적합하다. 그러한 트랜지스터는 이동 전화, 레이더, 마이크로파 가열 응용예들, 또는 가스 플라즈마 생성을 위한 베이스 스테이션들에서 사용될 수 있다.
본 발명의 다른 유리한 특징들 및 장점들은 이후의 상세한 설명 및 다른 종속 청구항들에 의해 명백해질 것이다.
도 1 내지 도 10은 본 발명의 바람직한 실시예에 따른, 자체-정렬된 게이트를 포함하는 실리콘 카바이드 금속-반도체 전계-효과 트랜지스터(MESFET)를 제조 동안에 다양한 단계들에서의 반도체 재료의 개략적 횡단면도들로써, 상기 도면들에서 유사한 도면부호는 동일한 엘리먼트를 나타낸다.
이후의 상세한 설명 및 도면들은 본 발명을 개시된 실시예로만 제한하려는 것이 아니다. 개시된 실시예는 단지 본 발명의 원리를 예시할 뿐이다.
다음의 예는 SiC MESFET에 관한 것이지만, 본 발명의 방법은 임의의 반도체 재료를 포함하는 임의의 전계 효과 트랜지스터의 제조에 적합할 수 있다. SiC 내에서의 자유 전자의 이동도는 가전자대(valence band) 홀의 이동도보다 훨씬 크기 때문에, 전제 마이크로파 SiC 트랜지스터들은 n-p-n 유형이다. 그러므로, n-p-n 트랜지스터의 제조를 위한 방법이 예시로써 주어진다.
도 1은 트랜치(2)가 에칭된, 1×1016㎝-3 이상의 도핑 농도를 갖는 p-형 SiC 층(1)을 도시한다. p-형 SiC 층은 예컨대 화학적 기상 증착을 이용하는, 반-절연 반도체 재료의 상부 상에 에피택셜 성장될 수 있다.
도 2는 레지스트 층으로부터의 패턴이 예컨대 산화물로 전사되는 리소그래피 공정을 이용하여, p-형 층(1) 상에 제공된 제 1 희생 산화물 층(4)을 도시한다. 개구가 산화물층(4) 내에 패턴화되고, 알루미늄 이온들은 0.3μm의 깊이 및 1×1017㎝-3 이상의 활성 농도를 갖는 박스형 프로파일의 고농도 도핑된 p-형 베이스 층(5)을 형성하기 위해 개구로부터 주입된다. 그후, 주입된 이온들은 어닐링에 의해 활성화된다. 고농도 도핑된 p-형 베이스 층(5)은 또한, 실리콘이 반도체 재료로써 이용된다면, 확산에 의해 형성될 수 있다.
도 3은 산화물 층(4a)의 일부를 보호하기 위해 도포된 레지스트 층(6)을 도시한다. 그 후, 산화물의 나머지 부분(4b)은 에칭된다.
도 4는 트랜치의 일측상에 산화물(4b)이 에칭된 이후의 상황을 도시한다. 남아있는 산화물 층의 에지(4c)는 고농도 도핑된 p-형 베이스 층(5)의 에지를 한정한다.
다음 단계에서, 도 5에 도시된 바와 같이, 레지스트(6)가 제공되고, 두께(t1)의 제 2 희생 산화물 층(7)이 p-형 층(1) 및 이미 성장/증착된 산화물 층(4a) 위에 증착되어, 제 2 희생 산화물 층의 두께 및 특성의 양호한 제어를 허용한다. 그 후, 수직(이방성) 에칭이 제 2 희생 산화물 층(7)의 최상부 부분을 에칭하기 위해 수행된다.
도 6은 이방성 에칭 이후에, 제 2 희생 산화물 층(7)의 남아있는 것을 도시한다. 산화물 층(4a)의 수직 벽(4c)으로부터의 거리(t2)에서의 위치(8)가 한정된다. 위치(8)는, 최종 형성된 n-도핑된 소스 영역(9)의 에지가 형성될 곳을 한정한다. 소스 영역(9)은 예컨대 1×1018㎝-3 이상의 농도로 질소 또는 인 이온들의 이온 주입에 의해 형성된다. 남아있는 산화물(7)은 이러한 이온 주입을 위한 마스크로서의 역할을 하고, 일부 n-형 도펀트는 영역(10)에 대해 산화물를 통해 푸싱함으로써 주입된다. 그 후, 소스 영역은 주입된 도펀트를 전기적으로 활성화시키도록 어닐링된다.
소스 영역(9)은 고농도 도핑된 p-형 베이스 층(5)과 집적 접촉하도록 배열된다. 소스 영역 층(9)과 고농도 도핑된 p-형 베이스 층(5) 사이에 형성된 pn-접합은 높은 커패시턴스를 가지고, 소스에 대해 고주파수 신호의 효율적 싱크를 제공한다.
드레인 영역(미도시됨)이 유사한 방식으로 형성될 수 있어서, 소스 영역과 드레인 영역 사이의 MESFET의 활성 영역의 위치 및 길이는 임의의 기계적 정렬 단계들의 필요 없이, 잘 제어 가능한 산화물 성장, 에칭 및 이온 주입 공정들에 의해 결정된다. 트랜지스터 피처들의 위치지정의 정확한 제어 허용 이외에, 본 발명의 추가의 장점은, 채널 층의 형성 이전에 소스 및 드레인 영역들이 주입되고 어닐링됨으로써 이온 주입은 채널 층을 통해 수행될 필요가 없다는 점이다. 그러므로, 소스 및 드레인 영역들의 주입은 채널 층에서의 반도체 결정형 구조물을 손상시킬 수 없게 되므로, 채널 층에서의 전자의 이동도에 악영향을 미칠 수 없게 된다. 일단 소스 및 드레인 영역들이 주입되면, 어닐링된 채널 층이 형성될 수 있다.
도 7은, 산화물 층들(4a 및 7)이 에칭되고, 1×1017㎝-3 이상의 도핑 농도를 갖는 n-형 채널 층(11)이 소스 영역(9)과 드레인 영역(미도시됨)을 전기적으로 상호 연결시키기 위해 p-형 층(1)과 고농도 도핑된 p-형 베이스 층(5) 상부 상에 에피택셜 성장된 것을 도시한다.
도 8은, 소스 접촉부를 제공하기 위한, 열적 산화물(12), 실리콘 질화물(SiNX)와 같은 유전체 층들(13,14) 및 금속(15)을 도시한다. 증착된 층들(12, 13, 14)의 두께는 게이트의 폭을 결정한다.
도 9는, 레지스트(6)를 도포하고, n-형 채널(11)이 노출될 때까지 유전체 층들(14, 13) 및 열적 산화물 층(12)을 통해 수직으로 에칭하는 단계를 도시한다. MISFET에서, 절연 층이 게이트와 채널 층 사이에 배열될 수 있어서 더 양호한 고온 용량을 제공한다.
마지막으로, 금속이 게이트(16) 형성을 위해 최종 게이트 개구부에 증착된다. 게이트(16)와 소스 영역 사이에는 평면 중첩이 존재하지 않으며, 고농도 도핑된 p-형 베이스 층(5)은 전체적으로 게이트와 중첩된다. 게이트와 소스 영역들 사이의 중첩의 제거 및 감소는 중요한데, 왜냐하면 상기 중첩이 게이트-소스간 커패시턴스를 감소시켜 고주파수 트랜지스터의 온-상태 성능에 악영향을 미칠 수 있기 때문이다.
게이트(16)의 자체-정렬은 게이트 한정 이전에 공정 시퀀스의 결과로써 보장된다. 리소그래피 공정들에서 회피 불가능한 마스크 오정렬로부터 발생하는 오류들이 제거됨으로써 제품 수율이 향상된다. 추가로, 아주 짧아진 게이트 길이들, 1.5μm 미만, 바람직하게는 0.4μm 미만의 게이트 길이가 획득 가능하여, 트랜지스터 성능이 향상된다.
본 발명에 따른 방법은 전계 효과 트랜지스터를 제조하기 위한 가장 중요한 단계들만을 도시한다. 본 발명은 하나 또는 그 이상의 전계 효과 트랜지스터들을 포함하는 임의의 디바이스를 제조하는데 이용될 수 있다. 예컨대, 상기 적어도 하나의 전계 효과 트랜지스터는 실리콘, 실리콘 카바이드, 갈륨 비소 또는 다른 임의의 Ⅲ­Ⅴ 족 반도체를 포함하는 기판 상에 형성될 수 있다. 디바이스는 SiC MESFET에 대해 산화물-질화물-산화물 부동화(passivation) 층과 같은 최종 부동화부를 추가로 포함할 수 있다.
본 발명은 위에서 설명된 바람직한 실시예들로만 제한되는 것이 아니고, 청부된 청구항들에서 한정된 바와 같은 본 발명의 기본 사상을 벗어나지 않으면서 다수의 변형이 가능함이 당업자에게는 자명할 것이다.

Claims (19)

  1. 소스 영역(9), 드레인 영역, 및 상기 소스 영역과 드레인 영역을 상호 연결시키는 채널 층(11)을 포함하는 전계 효과 트랜지스터를 형성하기 위한 방법으로서,
    반도체 재료(1)에서 상기 소스 영역(9)과 같은 주입의 에지를 정의하는데 이용되는 에지를 갖는 제1 희생 층(sacrifical layer)(4)을 상기 반도체 재료(1)의 일부 상에 제공하는 단계, 및
    상기 제1 희생 층(4)의 에지(4c)로부터 측방향 거리(t2)에서 상기 반도체 재료 상의 제2 지점(8)을 정의하도록 상기 제1 희생 층(4) 및 상기 반도체 재료(1) 위에 두께(t1)의 제2 희생 층(7)을 성장시키는 단계를 포함하고,
    상기 제1 희생 층(4)의 에지(4c) 및 상기 제2 희생 층(7)의 상기 제2 지점(8)은 이후에 게이트(16)의 에지를 정의하는 데 이용되는,
    전계 효과 트랜지스터를 형성하기 위한 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 희생 층(4)의 에지(4c)에 인접한 섹션은 제외하고, 상기 제2 희생 층(7)을 이방성 에칭시키는 단계를 더 포함하는,
    전계 효과 트랜지스터를 형성하기 위한 방법.
  4. 제1항 또는 제3항에 있어서,
    상기 소스 영역(9) 및 상기 드레인 영역은 상기 채널 층(11)의 형성 이전에 형성되고, 상기 게이트는 상기 채널 층(11)의 형성 이후에 형성되는,
    전계 효과 트랜지스터를 형성하기 위한 방법.
  5. 제4항에 있어서,
    상기 게이트의 폭은 상기 채널 층(11) 상의 반도체 또는 유전체 층들과 같은 비-희생 층들의 정확하게 제어된 성장에 의해 결정되는,
    전계 효과 트랜지스터를 형성하기 위한 방법.
  6. 제1항 또는 제3항에 있어서,
    상기 제1 희생 층(4)은 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, 또는 폴리실리콘을 포함하는,
    전계 효과 트랜지스터를 형성하기 위한 방법.
  7. 제1항 또는 제3항에 있어서,
    상기 제2 희생 층(7)은 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, 또는 폴리실리콘을 포함하는,
    전계 효과 트랜지스터를 형성하기 위한 방법.
  8. 제1항 또는 제3항에 있어서,
    상기 반도체 재료(1)는 실리콘, 실리콘 카바이드, 갈륨 비소, 또는 다른 임의의 Ⅲ­Ⅴ족 반도체를 포함하는,
    전계 효과 트랜지스터를 형성하기 위한 방법.
  9. 제1항 또는 제3항에 있어서,
    상기 제1 희생 층의 에지(4c)는 고농도 도핑된 p-형 베이스 층(5)의 에지를 정의하는,
    전계 효과 트랜지스터를 형성하기 위한 방법.
  10. 제9항에 있어서,
    상기 반도체 재료로서 실리콘 카바이드가 사용될 때, 상기 고농도 도핑된 p-형 베이스 층(5)에 대한 도펀트로서 알루미늄, 베릴륨 또는 붕소가 사용되는,
    전계 효과 트랜지스터를 형성하기 위한 방법.
  11. 제10항에 있어서,
    상기 반도체 재료(1)로서 실리콘 카바이드가 사용될 때, 상기 고농도 도핑된 p-형 베이스 층(5)은 1018㎝-3 초과의 농도로 도핑되는,
    전계 효과 트랜지스터를 형성하기 위한 방법.
  12. 제7항에 있어서,
    고농도 도핑된 p-형 베이스 층(5)은 상기 게이트(16)와 전체적으로 중첩되도록 형성되는,
    전계 효과 트랜지스터를 형성하기 위한 방법.
  13. 측방향으로 이격되고 고농도 도핑된 n-형의 소스 영역(9)과 드레인 영역, 및 트랜지스터의 온-상태에서 상기 소스 영역과 드레인 영역 사이의 전류를 도전시키기 위해 상기 소스 영역(9)과 상기 드레인 영역을 상호 연결시키고 측방향으로 연장되는 저 도핑 농도의 n-형 채널 층(11)을 포함하는 전계 효과 트랜지스터로서,
    청구항 제1항 또는 제3항에 따른 방법의 결과로서, 상기 소스 영역(9)과 같이 적어도 하나의 하부 주입에 대해 자체-정렬되어 상기 n-형 채널 층(11) 상에 형성되는 게이트(16)를 포함하는,
    전계 효과 트랜지스터.
  14. 제13항에 있어서,
    상기 채널 층(11) 위에 배열된 상기 게이트(16)와 적어도 부분적으로 중첩하는 상기 채널 층 다음에 그 아래에 배열된 고농도 도핑된 p-형 베이스 층을 더 포함하고, 상기 베이스 층은 상기 소스 영역으로 단락되는,
    전계 효과 트랜지스터.
  15. 청구항 제13항에 따른 전계 효과 트랜지스터를 포함하는,
    디바이스.
  16. 제13항에 있어서,
    상기 전계 효과 트랜지스터는 1 MHz 초과의 고 주파수들을 스위칭하기 위해서 이용되는,
    전계 효과 트랜지스터.
  17. 제13항에 있어서,
    상기 전계 효과 트랜지스터는 1W 초과의 전력을 갖는 고 주파수 신호들을 스위칭하기 위해 이용되는,
    전계 효과 트랜지스터.
  18. 제13항에 있어서,
    상기 전계 효과 트랜지스터는 이동 전화들에 대한 기지국들, 레이더들, 마이크로파 가열 응용물들에서 이용되거나 또는 가스 플라즈마를 생성하기 위해서 이용되는,
    전계 효과 트랜지스터.
  19. 제16항에 있어서,
    상기 전계 효과 트랜지스터는 1 GHz 초과의 고 주파수들을 스위칭하기 위해서 이용되는,
    전계 효과 트랜지스터.
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