KR20010085533A - 집적 반도체에서의 테스트 구조물 - Google Patents

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Abstract

집적 회로의 증가하는 집적도에 의해, 집적 회로 사이에 놓인 테스트 영역(커프(Kerf)-구조물)에서 패킹 밀도는 많이 상승될 수는 없다. 왜냐하면 이용될 수 있는 표면의 대부분을 콘택 표면이 차지하기 때문이다. 따라서 본 발명은 전압을 인가하기 위한 콘택 표면(2) 및 상기 콘택 표면(2) 사이의 테스트 부품(3)을 포함한 웨이퍼 상의 테스트 구조물 영역(1)에 관한 것이고, 상기 테스트 구조물 영역은 인접한 콘택 표면(2)과 접속된 적어도 2 개의 테스트 부품(3)이 각 2 개의 인접한 콘택 표면(2) 사이에 배치됨으로써, 전압이 상기 콘택 표면(2)을 통해 상기 테스트 부품(3)에 인가될 수 있는 것을 특징으로 한다.

Description

집적 반도체에서의 테스트 구조물 {TEST STRUCTURE IN INTEGRATED SEMICONDUCTOR}
본 발명은 웨이퍼 상의 테스트 구조물 영역, 특히 웨이퍼 상의 2 개의 집적 회로 사이에 배치될 수 있는 테스트 구조물 영역에 관한 것이다.
집적 회로는 단결정 실리콘 플레이트, 소위 웨이퍼 상에서 제조된다. 상기 웨이퍼 상에서 이용될 수 있는 표면은 집적 회로의 표면보다 현저히 더 크기 때문에, 대개 동일한 다수의 집적 회로가 각 생산된 웨이퍼 상에 제공된다. 집적 회로가 제조되는 동안, 항상 웨이퍼가 마스크를 통해 노출되는 포토리소그래픽 프로세스가 사용된다. 이러한 노출 과정에 의해, 예컨대 집적 회로의 에칭되는 구조물이 포토 레지스터에 고정된다. 합리성 때문에 대개 다수의 나란히 놓인 집적 회로용 다수의 마스크가 리소그래피 필름 상에 배치되고, 공동으로 노출된다. 이러한 방식으로 공동으로 노출된 집적 회로는 레티클이라 한다. 개별 집적 회로 사이에 간극이 있고, 완성된 집적 회로는 상기 간극에서 커팅 또는 에칭에 의해 서로 개별적으로 분리될 수 있다. 이 경우 상기 간극은 화학적 또는 기계적으로 제거된다.
노출되고 개별 집적 회로 사이의 간극을 채우는 테스트 구조물이 집적 회로의 고유 영역 사이에 레티클을 형성하기 위한 관련 마스크 상에 제공됨으로써, 개별적 분리전에 상기 간극이 테스트를 위해 사용된다.
상기 테스트 구조물은 통상적으로 콘택 표면(소위 Pads) 및 상기 콘택 표면 사이에 배치된 테스트 부품, 대개 트랜지스터로 이루어지고 각 테스트 부품은 2 개의 콘택 표면 사이에 놓인다.
웨이퍼의 집적 회로가 완성된 이후에, 상기 테스트 영역이 콘택팅될 수 있고, 상기 테스트 영역에 배치된 테스트 부품, 예컨대 트랜지스터의 기능이 체크될 수 있다. 상기 트랜지스터의 기능은 각 웨이퍼 상에 있는 집적 회로의 제조 프로세서의 질에 대한 매우 신뢰할 만한 상을 제공한다. 상기 테스트 영역에 나타나는 문제가 집적 회로에도 존재함으로써, 그의 오동작이 일반적인 테스트 이후에 이어지는 매우 복잡한 테스트 방법에서 검출되기 전에, 상기 문제점은 조기에 분류될수 있다.
특히 DRAM, SDRAM,RAMBUS 또는 EDRAM 과 같은 메모리 모듈에서의 집적 회로 의 집적도 증가에 따라, 웨이퍼의 정해진 표면에 점점 더 많은 수의 기능 부품이 배치되는 문제점이 발생된다. 이와는 달리, 집적 회로 사이에 놓인 테스트 영역내의 패킹 밀도는 많이 상승될 수는 없다. 왜냐하면 이용될 수 있는 표면의 대부분을 실제로 축소될 수 없는 콘택 표면이 차지하기 때문이다. 따라서 집적도 증가에 따라 테스트 부품의 수와 기능 부품 수 사이의 비율이 낮아진다. 특히 새로운 제품을 개발하고 생산을 시작할 때, 테스트 가능한 개별 구조물 수의 감소, 및 그와 결부되어 일어나는 정보 손실은 선행 기술에서 이루어진 매우 만족스럽지 못한 방법이었다.
유럽 특허 공개 제 0 133 955 A1 호에 2 개의 접속 표면 사이에서 부품이 병렬 접속되어 제공되는, 반도체 칩의 식별을 위한 테스트 구조물이 공지되어 있다. 테스트 이후에, 반도체 칩의 식별을 위한 하나 또는 다수의 부품이 분리된다. 정상 작동시 접근할 수 없는 접속 표면이 사용될 수 있다. 임계 스위치, 예컨대 산화후막 트랜지스터는 테스트 구조물이 반도체 칩의 그 밖의 회로 부분에 영향을 미치는 것을 방지한다.
미국 특허 제 5 942 766 호에 웨이퍼 상에 배치된 집적 회로의 RF-파라미터를 측정하기 위한 추가 테스트 구조물이 공지되어 있다. 상기 테스트 구조물은 집적 회로 사이에 배치된다. 상기 테스트 구조물은 테스트 소자의 입력부 또는 출력부 또는 접지로 사용되는 접속면을 포함한다.
본 발명의 목적은 집적 회로의 칩 표면에 대한 테스트 가능한 개별 구조물, 즉 각 테스트 부품의 수를 증가시키는 데 있다.
도 1 은 선행 기술에서 공지된 전체 테스트 구조물 영역의 개략도,
도 2 는 본 발명에 따른 테스트 구조물 영역의 콘택 표면 사이에 배치된 테스트 트랜지스터.
*도면의 주요 부호 설명*
1 : 테스트 구조물 영역 2 : 콘택 표면
3 : 테스트 부품 4 : 소오스-영역
5 : 드레인-영역 6 : 게이트 단자
7,8 : 도체 레일 9 : 라인
상기 목적은 본 발명에 따라, 독립항 제 1 항에 따른 웨이퍼 상의 테스트 구조물 영역이 제공됨으로써 달성된다.
본 발명의 다른 바람직한 실시예, 관점 및 세부설명은 종속항, 상세한 설명 및 첨부된 도면에 제시된다.
전압을 인가하기 위한 콘택 표면 및 상기 콘택 표면 사이에 있는 테스트 부품을 가진 웨이퍼 상에 테스트 구조물이 제공되고, 상기 테스트 구조물 영역에서 인접한 콘택 표면과 접속된 적어도 2 개의 테스트 부품이 각각 2 개의 인접한 콘택 표면 사이에 배치됨으로써, 전압이 상기 콘택 표면을 통해 상기 테스트 부품에 인가될 수 있다.
스위칭 전류를 공급하기 위해, 상기 트랜지스터의 게이트 단자는 추가 콘택 표면에 접속된다. 이로 인해, 상기 트랜지스터의 게이트 단자는 서로 독립적으로 제어될 수 있고, 상기 트랜지스터는 서로 독립적으로 테스트될 수 있다.
이로 인해, 상기 콘택 표면 사이의 테스트 가능한 테스트 부품의 수가 증가된다. 지금까지는 각 하나의 테스트 부품이 2 개의 콘택 표면 사이에 놓인다는 것만 중요했었다.
상기 테스트 부품은 트랜지스터이다. 상기 테스트 부품이 예컨대 그의 소오스-영역에서는 인접한 제 1 콘택 표면과 접속될 수 있고, 드레인-영역에서는 인접한 제 2 콘택 표면과 접속될 수 있다. 게이트-영역은 예컨대 테스트 구조물 영역의 테스트시 접속 및 차단될 수 있는 공통 극을 통해서도 연장될 수 있으며, 특별히 이를 위해 제공된 콘택 표면을 통해 연장될 수 있다.
그러나 각 전류 펄스에 의해 상기 트랜지스터에 교대로 스위칭되기 위해, 상기 트랜지스터의 게이트 단자는 바람직하게 서로 분리되어 제어될 수 있다. 상기 게이트 단자는 상응하는 라인을 통해, 각 추가 콘택 표면에 접속된다.
이미 설명된 바와 같이, 본 발명은 바람직하게 2 개의 집적 회로 사이에 배치된 테스트 구조물 영역에 관한 것이다. 그러나 본 발명은 집적 회로의 다른 영역, 특히 테스트 이후에도 제거되지 않는 영역에 테스트 구조물 영역을 제공하는데도 적합하다. 매우 복잡한 칩, 예컨대 비교적 큰 칩 표면을 커버하는 프로세서에 있어서, 각 칩 표면의 내부에도 본 발명에 따른 방식의 테스트 구조물 영역이 제공되는 것이 중요할 수 있다.
본 발명에 따른 테스트 구조물 영역은 바람직하게 50 내지 200 ㎛ 의 폭을 가질 수 있다. 상기 폭은 일렬로 배치될 수 있는 콘택 표면의 크기에 의해 결정되고, 테스트 부품의 배치를 위해 이용될 수 있는 공간의 폭을 규정한다.
이어서 본 발명은 다음에 제시되는 첨부된 도면과 관련된 구체적인 실시예에 의해 더 자세히 설명된다.
도 1 은 테스트 구조물 영역(1)을 도시하고, 상기 영역(10의 길이에 걸쳐 분포된 콘택 표면(2)이 배치된다. 테스트 구조물 영역(1)은 반도체 웨이퍼 상에 있는 2 개의 집적 회로 사이에서 커팅 영역, 소위 커프(Kerf) 내에 놓인다. 반도체 회로가 상기 커팅 영역을 따라 테스트 이후에 커팅됨으로써, 분리된다. 상기 콘택 표면은 서로 이격되어 있다. 각 2 개의 인접한 콘택 표면 사이의 간극에 테스트 부품(3), 예컨대 트랜지스터가 배치된다. 상기 테스트 부품의 소오스-드레인-영역이 각 2 개의 인접한 콘택 표면과 접속된다. 동시에 각 콘택 표면이 2 개의 인접한 트랜지스터와 접속됨으로써, 각 콘택 표면은 선택적으로 소오스 또는 드레인 영역용 전압 발생기로서 사용될 수 있다. 상기 테스트 구조물 영역의 테스트시, 전압은 적절하게 테스트 니들에 인가될 수 있다.
도 2 는 콘택 표면(2) 사이에 있는 2 개의 테스트 트랜지스터의 본 발명에 따른 배치를 도시한다. 또한 상기 트랜지스터의 수가 계속 증가된다는 것을 알 수 있다. 각 트랜지스터는 소오스-영역(4) 및 드레인-영역(5) 및 게이트-영역(6)을 포함한다. 소오스-영역(4)이 도체 레일(7)을 통해 2 개의 콘택 표면(2) 중 좌측 표면과 접속되는 반면, 드레인-영역(5)은 도체 레일(8)을 통해 2 개의 콘택 표면(2) 중 우측 표면과 접속된다. 상기 회로는 2 개의 트랜지스터(3)에서 동일하다. 또한 상기 트랜지스터는 공통적인 소오스- /드레인- 또는 게이트- 영역을 포함하도록 구현된다는 것을 알 수 있다. 이러한 공통 영역의 구현은 당업자에게 공지되어 있다. 도체 레일(9)이 게이트-영역(6)에 배치되고, 도시되지 않은 콘택 표면으로 가이드되며, 상기 도체 레일을 통해 스위칭 전류가 상기 트랜지스터에 제공될 수 있다.
실시예에서 2개의 트랜지스터(3)가 테스트 구조물 영역에 교대로 접속 가능하다. 예컨대 상기 트랜지스터 중 상부 트랜지스터는 그의 게이트 라인(9)에서 게이트 단자(6)에 공급된 스위칭 전류를 통해 도전 제어됨으로써, 상기 트랜지스터는 우측 및 좌측에 배치된 콘택 표면(2)을 통해 테스트될 수 있다. 이러한 경우 하부 트랜지스터는 차단된다. 또 다른 경우에, 상기 트랜지스터 중 하부 트랜지스터가 그의 게이트 단자에서 라인(9)을 통해 공급된, 상응하는 스위칭 전류를 통해 접속되는 반면, 상부 트랜지스터는 차단된다. 그리고 나서, 하부 트랜지스터의 특성이 테스트될 수 있다. 이로 인해, 2 개의 트랜지스터는 테스트를 위해 교대로 활성화될 수 있다. 이것은 또한 2 개의 트랜지스터가 동시에 접속되고, 병렬 테스트되는 것도 포함한다.
도 2 의 상부 및 하부 트랜지스터(3)의 교대로 서로 독립적인 제어를 위해, 분리된 추가 콘택 표면 또는 도시된 접속 패드(2)와 비교할 수 있는 접속 패드가 제공된다. 상기 패드(도시되지 않음)는 도 2 의 연장부에서 이미 표기된 좌측 콘택 표면(2) 옆의 좌측에 배치되고, 상기 추가 패드 중 하나는 상부 도체 레일(9)과 접속되고, 추가 콘택 표면 중 다른 하나는 하부 도체 레일(9)과 접속된다. 따라서 상기 트랜지스터가 서로 독립적으로 완전히 접속 또는 차단되거나 또는 소정의 테스트에 상응하여 제어될 수 있기 위해, 상기 2 개의 트랜지스터에 서로 독립적으로 상응하는 제어 신호가 공급될 수 있다. 이것은 상기 2 개의 트랜지스터가 동일한 신호에 의해 병렬로 제어된다는 것도 포함한다.
본 발명에 의해 존재하는 사이 영역(소위 커프(Kerf)-영역)이 최상으로 사용된다. 동시에 필요한 큰 영역이 상당히 줄어들게 된다. 선행 기술에 공지된 바와같은 결함있는 테스트 표면을 보상하기 위한 패드-구조의 감소는 더 이상 필요하지 않다. 개장이 필요없기 때문에, 투자 수단이 많이 절약된다. 전체적으로, 미래의 축소 제네레이션 및 새로운 SDRAM 및 EDRAM-제품에 대한 최상의 장치 개발이 공간 부족에 의해 야기되는 중요한 트랜지스터 구조물의 단축없이 이루어질 수 있다.
본 발명의 목적에 따라 집적 회로의 칩 표면에 대한 테스트 가능한 개별 구조물, 즉 각 테스트 부품의 수가 증가된다.

Claims (5)

  1. 콘택 표면(2) 사이에 접속된 테스트 부품(3)에 전압을 인가하기 위한 콘택 표면(2)을 포함한 웨이퍼 상의 테스트 구조물 영역(1)에 있어서,
    상기 테스트 부품(3)은 트랜지스터이고, 적어도 2 개의 트랜지스터(3)가 각각 2 개의 인접한 콘택 표면(2) 사이에 배치되고, 인접한 콘택 표면(2)에 접속됨으로써, 전압이 상기 콘택 표면(2)을 통해 상기 트랜지스터(3)에 인가되고,
    스위칭 전류를 공급하기 위해, 상기 트랜지스터(3)의 게이트 단자(6)는 추가 콘택 표면에 접속되는 것을 특징으로 하는 테스트 구조물 영역.
  2. 제 1 항에 있어서,
    상기 트랜지스터의 소오스-영역(4)은 인접한 제 1 콘택 표면(2)과 접속되고, 그 드레인-영역(5)은 인접한 제 2 콘택 표면(2)과 접속되는 것을 특징으로 하는 테스트 구조물 영역.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 테스트 구조물 영역(1)이 2 개의 집적 회로 사이에 배치되는 것을 특징으로 하는 테스트 구조물 영역.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 테스트 구조물 영역(1)이 50 내지 200 마이크로 미터의 폭을 가지는 것을 특징으로 하는 테스트 구조물 영역.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 트랜지스터에 교대로 스위칭되기 위해, 적어도 2 개의 트랜지스터(3)의 게이트 단자(6)가 각 추가 콘택 표면에 접속되는 것을 특징으로 하는 테스트 구조물 영역.
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