KR20010080642A - 라인 편향 회로, 동적 ｓ 수정 회로, 디스플레이 장치 - Google Patents

Abstract

간단하고 저렴한 S 수정 회로는 이른바 머스타쉬 효과(moustache effect) 및 내부 선형성 왜곡(a inner linearity distortion)과 같은 고차 에러를 보상한다. 이는 주사 기간의 처음과 끝 부분 동안 본래 캐패시터에 병렬로 접속된 추가적인 적당한 동조 S 캐패시터를 접속하는 알려진 방식에 의해서 성취된다. 프레임의 함수로서의 온/오프 시간을 듀티 싸이클 변조하는 것은 내부 핀 왜곡(또한 내부 선형성 또는 변조된 S 수정으로 칭해짐)을 보상한다. 본 발명에 따르면, 수평 왜곡 또는 머스타쉬 효과를 보상하기 위해 필요한 듀티 싸이클 또는 스위치 온/오프 순간은 S 캐패시터 상에 발생된 AC 파라볼라 파형을 DC 전압과 비교함으로써 유도된다. 이러한 방식으로, 내부 핀 왜곡을 보상하기 위한 듀티 싸이클 변조는 자동적으로 이루어진다.

Description

라인 편향 회로, 동적 Ｓ 수정 회로, 디스플레이 장치{DYNAMIC S-CORRECTION}

좀 더 평면에 가깝고 얕은 브라운관(전자관(election tubes), 음극선관)은 이른바 머스타쉬 효과(moustache effect)와 내부 핀 왜곡(inner-pin distortion) 현상 같은 기아학적 에러의 강한 증가를 나타낸다. 머스타쉬 효과는 화면의 시작과 끝 부분에서의 크로스 헤치(cross-hatch) 폭이 중간 부분에 비해 너무 작게 되는 기하하적 에러이다. 이러한 증가된 고차 에러(these increased higer order errors)를 보상하는 것은 어렵고 통상적인 회로로써 실현하는 것은 거의 불가능하다. 편향 전류(deflection current)를 높은 빈도로 변조하거나 가령 제어되고 조절되는 포화할 수 있는 인덕터를 요크(yoke)와 직렬로 삽입하는 것은 복잡하고, 비싸고, 낭비적이다.

머스타쉬 효과 뿐만 아니라 내부 핀 왜곡 현상은 S-캐패시터의 값을 소정 간격의 주사 시간 동안 조정함으로써 극복될 수 있다. 이러한 방식으로 향상된 S 형 편향 전류가 실현될 수 있고, 위에서 언급한 고차 에러는 어떤 브라운관에서도 보상될 수 있다.

대부분 화면은 이른바 "머스타쉬 효과"라는 문제를 갖는다. 이것은 브라운관의 스크린 상에 디스플레이된 화면의 폭이 스크린의 중간보다 스크린의 시작과 끝 부분에서 더 줄어들어 보이는 기하하적 에러이다. 소정 시간 간격의 주사 간격 동안에 S 캐패시터의 값을 조정하는 것은 이러한 에러를 보상하기 위한 방법으로 알려져 있다. 내부 핀 왜곡 현상은 프레임 빈도성 수정 파형(a frame frequent correction waveform)의 함수로 이러한 시간 간격을 변조함으로써 동시에 보상될 수 있다.

US-A-5,949,201는 라인 편향 코일과 직렬로 제 1 S 수정 캐패시터를 갖는 편향 회로를 개시한다. 제 2 S 수정 캐패시터는 스크린의 좌편과 우편 끝 부분 사이에 MOS-FET를 경유하여 제 1 S 수정 캐패시터와 병렬로 연결된다. 많은 양의 중간 핀 왜곡(보통 내부 핀 왜곡으로 지칭함)을 충분하게 수정하기 위해서, 톱니형 발전기 회로와 비교 회로는 MOS-FET의 턴 온 기간(turn-on periods)이 수직 방향으로 변하도록 제어한다. 고전압 용량성 디바이더는 톱니형 발전기에 입력 신호를 공급하기 위해서 필요하다. 결과적으로, 이러한 종래의 동적 S 수정 회로는 아주 복잡하다. 또한, 용량성 디바이더는 비싸다.

발명의 개요

특히, 본 발명의 목적은 내부 핀 왜곡 현상을 수정하고 좀 더 덜 복잡한 동적 S 수정 회로를 구비한 라인 편향 회로를 제공하는 것이다.

이러한 목적을 위해, 본 발명의 제 1 측면은 청구항 제 1 항에서 요구되는 동적 S 수정 회로를 구비한 편향 회로를 제공한다. 본 발명의 제 2 측면은 청구항 제 5 항에서 요구되는 동적 S 수정 회로를 제공한다. 유익한 실시예들이 종속항들에서 규정된다. 본 발명의 제 3 측면은 청구항 제 6 항에서 요구되는 디스플레이 장치를 제공한다.

본 발명에 따르는 라인 편향 회로는 라인 편향 코일에 직렬로 연결되게 배열된 제 1 S 수정 캐패시터를 포함한다. 라인 편향 코일을 통하는 실질적으로 톱니형인 편향 전류는 제 1 S 수정 캐패시터 양단의 실질적으로 파라볼라형인 전압을 야기한다. 이 실질적으로 파라볼라형인 전압은 DC 성분과 AC 성분을 포함한다. 동적 S 수정 회로는 스위치와 제 2 S 수정 캐패시터의 배열을 포함한다. 스위치의 한 상태에서, 전체 S 캐패시턴스는 제 1, 제 2 S 캐패시터의 값에 의해 결정된다. 스위치의 다른 상태에서, 전체 S 캐패시턴스는 오직 제 1 S 캐패시터의 값에 의해서 결정된다. 비교 회로(camparator)는 제 1 S 수정 캐패시터 양단의 실질적으로 파라볼라형인 전압을 기준 레벨과 비교함으로써 스위치의 스위칭 순간을 제어한다.

라인 편향 회로에서, 라인 편향 전류의 진폭은 핀 왜곡을 수정하기 위해 이스트-웨스트 변조(East-West modulation)에 따라 수직 방향으로 변할 것이므로, 실질적으로 파라볼라형인 전압은 수직 방향으로 변한다. 결과적으로, 이 변화하는 실질적으로 파라볼라형인 전압을 기준 레벨과 비교하는 비교 회로는 자동적으로 스위치의 스위칭 순간을 조정하여 내부 핀 왜곡을 수정한다.

EP-A-0 823 812는 수평 S형 수정 회로를 개시한다. FET의 턴 오프 기간(turn-off period)은, 수평 편향 주파수에 따라 FET의 구동 회로의 출력 펄스 폭을 변화시킴으로써 조절되어, 한 수평 편향 기간 동안 S형 수정 캐패시터 그룹의 전체 캐패시턴스값을 조절하는데, 즉 각 수평 편향 주파수에 따라 최적 S형 왜곡 수정을 실행한다. 전자 스위치 엘리먼트가 수평 주사 기간의 제 1 절반 부분에서 턴 오프되는 타이밍은 외부 제어 신호(Vg)에 기초하여 연속적이고 가변적으로 제어된다. S형 수정 캐패시터 그룹의 보조 S형 수정 캐패시터는 전자 스위치 엘리먼트에 의해 제어 가능하게 턴 온 또는 턴 오프로 되어, 최적 S형 왜곡 수정을 실행한다.

도 4는 S 수정 캐패시터 양단의 전압의 진폭을 나타내는 DC 레벨을 발생시키는 검출 회로를 도시한다. 비교 회로는 이 DC 레벨을 기준 레벨과 비교한다. 이런 방식으로, 최적 S 수정이 다른 수평 편향 주파수에서 이루어진다. 이 회로는 S 수정 캐패시터 양단의 전압의 AC 및 DC 성분의 결합 레벨을 기준 레벨과 비교하지 않는다. 이 회로는 내부핀 왜곡을 수정하지 않으나. S형의 변조로서 S형(핀 왜곡)은 개시되지 않는다.

수평 선형성(horizontal linearity)과 내부 핀을 향상시키는 회로의 실제적 구현은 위에서 언급된 회로에서 개시된 방법과 다르고 훨씬 더 간단하다. 내부핀 왜곡을 보상하기 위해 프레임의 함수로 온 및 오프 기간, 즉 δ싸이클을 변조하는 것은 S 캐패시터 양단의 파라볼라 파형을 이용함으로써 이루어진다. 이 파라볼라 파형은 이스트-웨스트 정보(통상 TV 응용에서) 또는 B+ 변조(통상 모니터 응용에서 라인 편향 회로의 전원 전압의 변조)에 의해서 변조된다. 그래서, δ싸이클는 올바른 내부 핀 수정을 산출하기 위해서 동일한 저 빈도성 이스트-웨스트 정보에 의해 변조될 것이다.

이러한 방법은 비교적 넓은 범위에 걸쳐 있는 주사 주파수와 무관하게 필요한 수정을 제공한다.

청구항 제 2 항에서 규정된 실시예는 제 1 S 캐패시터(주 S 캐패시터로도 언급됨) 양단 전압이 스위치의 온 및 오프 순간을 결정하는 데 필요한 모든 정보를 포함한다는 통찰을 기초로 하고 있다. 이는 구동 회로가 완전히 독자적으로 작동한다(self-supporting)는 실제적인 장점을 갖는다. 달리 말하면, 구동 회로는, 주 S 캐패시터 양단의 파라볼라 파형을 수신하여 다른 인터페이스 또는 전원 없이, 수평 선형성과 머스타쉬 효과를 보상하는 스위치에 대한 온 및 오프 타임(또는 δ싸이클)과, 내부 핀 왜곡을 보상하는 프레임의 함수로 이 δ싸이클의 필요한 변조를 발생시킨다. 결과적으로, 이러한 기아학적 수정 방식은 TV 응용에 있어서 요크 상에 조합될 수 있고 브라운관과 함께 하나의 유닛으로 최적화 될 수 있다.

청구항 제 3 항에서 규정된 실시예와 청구항 제 4 항에서 규정된 실시예 모두는, 비교 회로에 공급된 AC 성분의 양이 내부 핀 왜곡 수정에 대한 최적 성능을 얻기 위해 스위치의 스위칭 순간에 영향을 주도록 선택될 수 있다는 장점을 가지고있다.

본 발명의 이러한 측면과 다른 측면은 나중에 기술될 실시예에 참조하여 설명되고 자명해질 것이다.

본 발명은 동적 S-수정(correction) 회로를 구비한 라인 편향(deflection) 회로와, 이 동적 S-수정 회로와, 이러한 동적 S-수정 회로를 포함하는 디스플레이 장치에 관한 것이다.

도 1은 동적 S 수정 회로를 구비한 기본적 라인 편향 회로를 도시한 도면,

도 2는 도 1의 회로에서 발생하는 신호의 파형를 도시한 도면,

도 3은 S 수정 캐패시터 양단 전압을 상세하게 도시한 도면,

도 4는 본 발명에 따른 동적 S 수정 회로의 기본적 블록도.

도 5는 본 발명의 실시예에 따른 동적 S 수정 회로와 라인 편향 회로를 상세하게 도시한 회로도.

도 1은 동적 S 수정 회로를 구비한 기본적 편향 회로를 도시한다. 라인 편향 회로에서는, 라인 편향 코일 L1을 통과하는 라인 편향 전류 Idefl가 생성되어, 음극선관(CRT)내에서 전자빔을 편향시킨다. 주 스위치 T1는 라인 편향 코일 L1에 접속되어 편향 코일 L1에서 실질적으로 톱니형인 라인 편향 전류 Idefl를 발생시킨다. S-캐패시터 C1는, 편향 코일 L1에 접속되어, S형 라인 편향 전류 Idefl를 획득하도록, 라인 편향 코일 양단의 실제 DC 전압으로부터 파라볼라형 전압을 제거한다. 결과적으로, 브라운관의 평면 스크린을 보상하기 위해서 편향률은 스크린의가장 자리에서 보다 중간 부분에서 더 높다. 소정 간격의 주사 기간 동안 S 캐패시터의 값을 조정함으로써, 고차 수평 선형성 왜곡과 내부 핀 왜곡 모두를 보상할 수 있다. 도 1에서 도시된 실시예에서, 추가적인 S 캐패시터 C2가 주사 기간의 시작과 끝 부분 동안 주 S 캐패시터 C1과 병렬로 스위치된다. 프레임 위치의 함수로서의 스위치 S2의 턴 온 기간의 변조는 내부 핀 왜곡을 보상한다.

스위치 S2는 주사 기간의 중간 부분 주위에 집중된 소정 시간 기간(도 2에서 시간 t1과 시간 t2 간의 기간) 동안 오프된다. 편향 전류 Idefl의 형상은 이 소정 시간 기간 동안 오직 고정 캐패시터 C1에 의해 결정된다. 이 소정 시간 기간 밖에서는, 편향 전류 Idefl의 형상은 주 S 캐패시터 C1과 추가적인 S 캐피시터 C2 양 병렬 배열에 의해 결정된다.

라인 편향 회로는 스위치 Tl의 주 전류 경로와 병렬로 배열된 다이오드 D1과 귀선(flyback) 캐패시터 Cf를 더 포함한다. 이 구성 요소와 그들의 동작은 종래 기술 라인 편향 회로에 잘 알려져 있다.

스위치 T2에 병렬로 배열된 다이오드 D2는, T2가 MOS-FET일 때, MOS-FET의 내부 다이오드가 될 수 있다.

도 2는 도 1의 회로에서 발생하는 신호의 파형을 도시한다.

도 2a는 스위치 T1의 컬렉터-에미터 경로 양단의 전압 VCE을 도시한다.

도 2b는 S 캐패시터 C1 양단의 전압 VC1과, 스위치 T2의 드레인-소스 경로 양단의 전압 VDS2을 도시한다.

도 2c는 편향 코일 L1을 통하는 편향 전류 Idefl를 도시한다.

도 2d는 S 캐패시터 C1를 통하는 전류 IC1를 도시한다.

도 2e는 추가적인 S 캐패시터 C2를 통하는 전류를 도시한다.

도 1의 회로의 동작은 도 2의 파형과 관련되어 설명될 것이다.

순간 t1에서 순간 t2까지의 동안의 상태(1)에서, 스위치 T2는 비도전성이다. 이 상태 동안에, 편향 전류의 파형은 오직 고정된 캐패시터 C1에 의해서 결정된다.

순간 t2에서 순간 t6까지의 동안의 상태(2)에서, 스위치 T2는 도전성이 된다. 그러므로, 스위치 T2(내부 바디 다이오드 D2를 구비한 MOS-FET T2일 수 있음)는 주사 시간의 처음 부분 및 마지막 부분 동안 뿐만 아니라 완료 귀선 시간(즉 t3에서 t5 사이에서, t4는 귀선 기간의 중앙점임)동안에도 도전성이다. 이 시간 간격 동안, 전체 편향 전류는 C1를 통과하는 전류 부분 IC1과 C2를 통과하는 전류 부분 IC2로 분기된다.

내부 바디 다이오드 D2는, 전압 VDS2이 음전압이 되려는 순간, 자동적으로 도전성이 되기 시작한다. 이 결과로, 캐패시터 C2의 스위치 온 및 오프 순간은 전압 평형의 균형에 의해서 주사 기간의 중간 부분 주위에서 항상 대칭적이다. 이러한 대칭 현상은 순간 t1에서 보다 더 늦지 않게 MOS-FET T2을 스위치 오프하는 것으로 기본적으로 충분하다는 것과, 이러한 방법은 주사 간격 시간의 중간 부분 주위의 오직 대칭적 선형성 왜곡만을 수정할 수 있다는 것을 암시한다. 그러므로, 비대칭적 왜곡, 가령 요크 저항의 영향은 이러한 방법으로 보상될 수 없다.

도 3은 S 수정 캐패시터 양단의 전압을 상세하게 도시한다. 도 3은 동적 S캐피시터 스위칭 회로가 존재하지 않을 때의 캐패시터 C1 양단의 전압을 점선 커브로 도시하고, 동적 S 캐피시터 스위칭 회로가 동작할 때의 수정된 S 캐패시터 파형은 다른 커브로 도시한다. 스위치 T2는, 주사 기간(0부터 Ts까지)의 주사 간격 시간(t1＜t＞t2) 동안, 스위치 오프된다. 스위치 T2는 주사 기간의 나머지 시간 동안에는 스위치 온이 된다.

순간 t1과 순간 t2(도 5)에서 스위치는 주사 시간의 중간 부분 주위에서 대칭척으로 위치된다.

두 경우 모두, S 캐패시터 양단의 전압의 형상은 주사의 중간 부분에서 일정하게 유지되고 또한 편향 전류의 형상도 일정하게 유지된다. 그러나, 편향 전류는 이 기간 밖에서는 보다 더 선형적이다. 편향 전류의 형상 및 도함수가 편향 코일 L1의 인덕턴스에 의해 야기된 연속성의 결과로 일정하게 유지되기 때문에, 순간 t1과 순간 t2의 인계점(take over points) 동안에는 어떤 주사 속도 변조도 스크린 상에 나타나지 않을 것이다.

도 4는 본 발명의 실시예에 따른 동적 S 수정 회로의 기본적인 블록도를 도시한다.

전류 소스 J는 편향 전류 Idefl를 캐패시터C1에 공급하기 위해서 주 S 수정 캐패시터 C1와 병렬로 배열된다. 전류 소스 J는 다수의 가능한 라인 편향 회로 중 하나를 나타낸다. 회로 COMB는, 캐패시터 C1 상의 전압(DC와 AC 성분을 갖음)을 수신하기 위해 제 1 입력부와, 입력 신호를 비교 회로 COMP의 제 1 입력부에 공급하기 위해 캐패시터 C3를 경유하여 캐패시터 C1 상의 전압(오직 AC 성분만 가짐)을 수신하기 위해 제 2 입력부를 포함한다. 입력 신호는 캐패시터 C1 상의 전압과 동일할 수 있고(캐패시터 C3는 아주 작은 값이거나 거의 존재하지 않음), 또는 입력 신호는, 캐패시터 C3를 경유하여 얻게 된 AC 성분을 캐패시터 C1 상의 전압에 가산함으로써 AC 성분의 양이 증가된 캐패시터 C1 상의 전압이 될 수 있다. 입력 신호는 캐패시터 C3를 경유하여 얻게 된 AC 성분을 캐패시터 C1 상의 전압에서 감산함으로써 AC 성분의 양이 감소된 캐패시터 C1 상의 전압이 될 수 있다. 비교 회로는 스위칭 신호를 스위치 T2에 공급하기 위해 기준 레벨 Vref을 수신하는 입력부를 더 포함한다.

완벽한 수평 선형성(각 브라운관에 대해 유효한)은 수평 주사 동안 편향 전류의 연속적인 조절에 의해서 실현될 수 있다. 주사 시간의 시작과 끝 부분 동안 보다 더 선형성의 편향 전류를 생성하는 것은 이들 주사 간격 시간 동안 S 캐패시터값을 증가시킴으로써 실현될 수 있다. 종래 기술에서 알려진 바처럼, 이것은 실제로 적당한 주사 간격 시간, 즉 듀티 싸이클(duty cycle) 동안, 고정 캐패시터C1와 병렬로 제 2 S 캐패시터 C2를 스위칭함으써 실제로 실현된다. 이런 방식으로, 다음과 같은 장점━이른바 "머스타쉬 효과"의 보상 및 내부 선형성이 프레임 기간의 함수로 듀티 싸이클를 변조함으로써 전체 완성된 화면에 걸쳐 완전하게 보상됨━이 최소의 에너지 손실과 함께 제공된다.

본 발명은, 필요한 이스트-웨스트 수정의 양이 변화할 때 조차도 획득된 선형성 수정이 올바르게 되도록, 스위치 S2의 온 및 오프 시간을 제어하는 동적 S 수정 회로와 관련된다. 종래 기술과는 대조적으로, 이것은 간단한 회로에 의해 성취된다. 또한, 어떤 공급 전압도 이런 동적 S 수정 회로에서는 필요하지 않다. 동적 S 수정 회로는, 메인 보드 상의 본래 S 캐패시터를 C1을 포함하는 C1의 우편측 상의 회로로 대체함으로써, 선택적 추가 장치로서 용이하게 구현될 수 있다.

편향 전류 Idefl는 캐패시터 C1 양단의 실질적 파라볼라형 또는 AC 파형을 발생시킨다. 이러한 AC 파형은 라인 편향 회로의 공급 전압(DC 성분) 상에 중복된다. 편향 전류 Idefl의 진폭은 TV 응용에 있어서 프레임 위치의 함수로 이스트-웨스트 발전기에 의해 변조된다. 이런 방식으로, 캐패시터 C1 양단의 AC 파형의 진폭도 프레임 위치의 함수로서 변조된다. 비교 회로 Comp는 캐패시터 C1 양단의 전압을 기준 전압 Vref과 비교하고, 이 비교에 대한 응답으로 MOS-FET T2을 스위치 온 또는 스위치 오프하기 위해 스위치 T2에 스위칭 신호를 공급한다. 이 실시예에서, MOS-FET T2가, 주사 기간의 제 2 절반 부분 동안 캐패시터 C1 양단의 전압이 기준 전압 Vref 아래로 떨어졌을 때, 스위치 온이 된다. S 캐패시터 C1 양단의 대칭적 전압 때문에, 주사 기간의 제 1 절반 부분 동안, 다이오드 D2가 올바른 순간에 도전성이 될 것이다. S 캐패시터 C1 양단의 전압은 DC 및 AC 성분(각기 VC1(DC)와 VC1(AC)로 표현됨)으로 구성되기 때문에, δ는 VC1(DC)+VC1(AC)의 함수이며, 여기서 이스트-웨스트 발전기는 AC 부분을 변조하고 δ를 변조하며 이러한 변조는 역시 내부 핀 에러를 보상하는 데 있어서도 필요하다. 바람직한 실시예에서, DC 성분VC1(DC)과 AC 성분VC1(AC)은 내부 핀 왜곡에 대한 완벽한 보상을 얻기 위해 조절가능하다. 회로 COMB는 AC 성분과 DC 성분을 비교 회로에 대한 입력 신호로 결합시킨다.

내부 핀 변조는 오직 간단한 다이오드 변조기로 이루어질 수 있다. 이는 동적 내부 핀 수정을 하는 다이오드 변조기와 비교하여 하나 적은 인덕터를 이용하는더 쉬운 동조가능(tunable) 출력 단계를 암시한다.

본 발명은 주 캐패시터 C1 양단의 전압이 내부 스위치 S2(도 1에 도시됨) 또는 내부 바디 다이오드 D2을 가진 MOS-FET T2(도 1에 도시됨)의 온 및 오프 순간을 결정하기 위해 필요한 모든 정보를 포함한다는 통찰에 기초하고 있다.

도 5는 본 발명에 실시예에 따른 라인 편향 회로와 동적 S 수정 회로의 회로도를 상세하게 도시한다.

본 발명의 실시예에 따른 동적 S 캐패시터 스위칭 회로 (C2,72,D2)를 가진 알려진 라인 편향 회로(TI,Lh,LI,C1,L2,C5)의 기본적인 도면이 도 5에서 도시된다. 이러한 편향 회로는 주 S 캐패시터 C1 양단의 파라볼라 파형과, Vb-V(East-West)의 평균 DC 전압을 발생시킨다. Vb는 라인 편향 회로의 전원 전압이고, V(East-West)는 코일 L2 과 캐패시터 C5의 접합에 공급된 프레임 빈도성 수정 파형이다. 추가적인 동적 스위칭 회로에서, 다음과 같은 블록이 검출될 수 있다.

1. (내부 바디 다이오드를 포함하는) MOS-FET인 스위치 T2에 의해 주사 기간의 시작과 끝 부분 동안 캐패시터 C1과 병렬로 스위치되는 추가 S 캐패시터 C2.

2. 캐패시터 C1 양단의 전압을 기준 전압으로 작용하는 제너다이오드 D1 양단의 전압과 비교하는 이산 비교 회로(제너 다이오드 D1, 트랜지스터 T3)에 의해 제어되는 δ싸이클 변조기.

3. 양(both) 선형성 왜곡을 보상하기 위한 비교 회로에 앞선 입력 회로(저항(R1 내지 R4), 캐패시터 C3). 저항(R1,R2,R3)은 탭인 전압(tapped-in voltage)(kl*VCL)을 얻기 위해서 캐패시터C1의 양단의 전압 VC1을 탭한다. 캐패시터 C3와 저항 R4은 이 탭인 전압(tapped-in voltage)(kl*VCL)에 탭인 AC 성분(k2.VCL(AC))을 추가한다. 이런 방식으로, 필요한다면, 회로의 성능을 향상 시키기 위해서 비교된 전압의 AC 성분을 확장할 수 있다.

완성된 화면의 폭(가령 크로스 헤치)은 편향 전류 Idefl의 진폭을 프레임 위치의 함수로 변조함으로써 이스트-웨스트 발전기에 의해서 일정하게 유지될 수 있다. 이 결과로, 캐패시터 C1 양단의 전압의 AC 성분이 변조되고 또한 δ싸이클 변조기의 δ가 변조된다. 이스트-웨스트 발전기에 의한 스위치 S2의 온 및 오프 기간의 변조를 이용하고, 저항(R1 내지 R4)을 적당하게 매칭함으로써 브라운관의 넓은 범위에 걸쳐 수평 왜곡(머스타쉬 효과) 뿐만 아니라 내부 핀 수정도 최적화하는 것이 가능하다. 구성 요소 C3와 R4 없이 내부 핀 왜곡의 최소화를 더 달성할 수 있다. 더 넓은 양의 내부 핀 보상이 필요하다면, 프레임 파라볼라의 기여는 더 확장되어야 한다. 가능한 실시예에서, 이것은 구성 요소(C3,R4)를 구현함으로써 획득된다. 내부 핀 보상이 덜 필요하거나 전혀 필요하지 않다면, 프레임 파라볼라의 기여는 감소되거나 제거되어야 한다. 한 실시예에서는, 구성 요소(C3,R4)에 의해 획득된 프레임 파라볼라가, 그것이 디바이더(R1,R2,R3)를 경유하여 획득된 전압과 결합되기 전에, 가령 연산 증폭기(opamp)에 의해 반전된다. 다른 실시예에서, 캐패시터C1 양단의 전압의 피크값은 측정되고 올바른 극성(polarity)으로 더해진다.

추가적인 스위치 T2의 온 및 오프 시간은 S 수정 캐패시터 C1 상의 탭된 파라볼라 파형을 DC 전압━실제 구현에서는 4.7V가 되도록 선택될 수 있음━과 비교함으로써 제공된다. 이러한 방식으로, MOS-FET T2(내부 바디 다이오드를 포함함)는 주사 시간이 처음과 끝 부분에서 도전되도록 구동된다. AC 파라볼라 전압은 구성 요소(C3,R4)에 의해 확장된다.

이 추가적인 회로의 모든 입력은 오직 C1 양단에서 발생된 파형으로부터 유도된다. 이 회로는 , 모든 필요한 수정 레벨을 제공하면서도 다른 공급 전압 및/또는 인터페이스가 없고, S 캐패시터 양단의 파라볼라 파형이 스위치 S2의 온 및 오프 시간을 발생시키고, 프레임 위치의 함수로 이러한 스위칭 시간의 올바른 듀티 싸이클 변조를 동시에 생성하기 때문에 완전히 독자적으로 동작한다. 정말로, 라인 빈도성 파라볼라 파형과 스위치 S2의 온/오프 타임이 프레임 위치의 함수로 이스트-웨스트 발전기에 의해 변조된다. 이런 방식으로, 내부 핀은 자동적으로 보상된다.

N형 MOS-FET에 의해서 적당한 주사 간격 동안 C1에 병렬로 캐패시터 C2를 스위칭하면, 다이오드 D2가 자동적으로 도전성이 되기 때문에, 가장 값싸고 가장 간단하다. 달리 말하면, S2의 초기 온 타임은, S2가 귀선 시간의 제 2 절반 부분 전에 도전성이 되는 한, 중요하지 않다. 이는 접지에 접속된 드레인을 가진 P형스위치와는 대조적이다.

반대 보상 효과━추가 캐패시터 C2는 주사 시간의 중간 부분에서 C1과 병렬로 스위치되고 주사 시간의 처음과 끝 부분에서는 스위치 오프됨━는 접지에 접속된 소스를 가진 스위치 S2로서 P형 MOS-FET을 삽입함으로써 실현될 수 있다. 이러한 방법은 비실용적인 것이 아니라 기존의 브라운관을 위한 것이다. 주 S 캐패시터와 직렬로 추가 S 캐패시터를 단락시킴으로써 전체 S 캐패시턴스값에 영향을 주는 것이 또한 가능하다.

아래 표는 TV 응용에서 사용되는 32kHZ 라인 주파수와 100HZ 프레임 주파수에서 작동하는 32" 실제 평면 브라운관용 편향 전류에서의 최고 적절 구성 요소(도 5에서 도시됨)의 값을 나열한다. 그러나, 동일한 원리가 다른 관 및/또는 응용에서도 작용할 것이다.

핵심 성분 목록	참조 부호	값	종류 번호
브라운관 32" 실제 평면			W76ERF031X044
편향 요크	L1	0.3mH
선형 코일	L1in		AT4042/32A
브리지 코일	L2	0.25mH	AT4043/78
브리지 캐패시터	C5	1㎌
라인 편향 트랜지스터	T1		BU2525AF
스위치 T2	T2		BUX474/400
귀선 캐패시터	Cf1	5.6nF
귀선 캐패시터	Cf2	5.6nF
귀선 캐패시터	Cf3	15nF
귀선 다이오드	D1 및 D4		BY328
D4			BYR29F800
주 S 캐패시터	C1	270nF

도 5에서 도시된 동적 S 수정 회로의 구성 요소의 값은 본 발명의 실시예이다.

R1 = 100KOhms R2 = 10KOhms R3 = 2.2KOhms

C3 = 100nF R4 = 470KOhms D1은 4.7V의 제너 전압.

C4 = 10㎌ R5 = 47KOhms R6 = 2.7KOhms

C2 = 120nF C6 = 1nF R7 = 100 Ohms

위에서 언급된 실시예는 본 발명을 한정하기 보다는 예시하는 것이라는 것과, 본 기술의 당업자는 첨부된 청구 범위를 벗어나지 않고 수 많은 다른 실시예를 설계할 수 있을 것이라는 것에 주목할 필요가 있다. 본 발명에 따른 동적 S 수정은 TV에서 사용되는 모든 종류의 브라운관 뿐만 아니라 이러한 왜곡이 발생하는 CMT(컬러 모니터)에서도 기본적으로 적합하다. CMT 응용의 경우에는, 유사한 회로는 기존의 다수 S 캐패시터 뱅크━소정 주파수 범위에 대해 오직 한 개의 동적 스위치된 추가 캐패시터와 결합됨━를 사용함으로써 가령 30kHZ 내지 40kHZ의 넓은 수평 주파수 범위에 걸친 고차 선형성 에러를 보상할 수 있다.

청구항에서, 괄호 내의 모든 참조 부호는 그 청구항을 제한하는 것으로서 해석되지 말아야 한다. "포함하는"이라는 용어는 청구항에 리스트된 구성 요소 또는 단계 이외의 다른 단계와 구성요소의 존재를 배제하는 것이 아니다. 본 발명은, 몇몇 별개 구성요소를 포함하는 하드웨어에 의해서, 적절히 프로그램되는 컴퓨터에 의해서 구현될 수 있다. 몇몇 수단을 열거하는 장치 청구항에 있어서, 몇몇 수단은 동일한 하드웨어 아이템에 의해서 구현될 수 있다.

요약하면, 본 발명은 이른바 머스타쉬 효과 및 내부 선형성 왜곡과 같은 고차 에러를 보상하는 간단하고 저렴한 동적 S 수정 회로에 관한 것이다. 이는 주사 간격의 시작과 끝 부분 동안 본래 S 캐패시터와 병렬로 추가적인 적당한 동조 S 캐패시터를 접속하는 알려진 방식으로 성취된다. 프레임의 함수로서 온/오프 타임의 듀티 싸이클 변조는 내부 핀 왜곡(또한 내부 선형성 또는 변조된 S 수정이라 칭해짐)을 보상한다. 본 발명에 따르면, 수평 왜곡 또는 머스타쉬 효과를 보상하기 위해 필요한 듀티 싸이클 또는 스위치 온/오프 순간은 S 캐패시터 상에 발생된 AC 파라볼라 파형을 DC 전압과 비교함으로써 유도된다. 이러한 방식으로, 내부 핀 왜곡을 보상하기 위한 듀티 싸이클 변조를 자동적으로 얻게 된다. 이는 S 캐패시터 양단의 전압이 이스트-웨스트 파라볼라에 의해(TV 응용에서) 또는 V + 파라볼라에 의해(컴퓨터 모니터 응용에서) 프레임의 함수로서 변조되기 때문이다.

Claims (6)

1. 라인 편향 코일(a line deflection coil)에 접속된 제 1 S 수정 캐패시터( a first S-correction capacitor)와, 동적 S 수정 회로(a dynamic S-correction circuit)를 포함하는 라인 편향 회로(a line deflection circuit)에 있어서,

   상기 동적 S 수정 회로는

   상기 제 1 S 수정 캐패시터에 접속된 스위치와 제 2 S 수정 캐패시터의 배열━상기 배열은 상기 스위치가 자신의 상태를 변경할 때 S 수정의 양을 변경함━과,

   상기 스위치의 상태가 온 또는 오프(on or off)가 되도록 제어하는 제어 회로━상기 제어 회로는, 상기 제 1 수정 캐패시터 양단의 전압(AC 및 DC 성분을 포함함)을 기준 레벨과 비교하여 상기 전압이 상기 기준 레벨과 교차할 때 상기 스위치의 상태를 변경하는 비교 회로를 포함함━를 포함하는 것을 특징으로 하는 라인 편향 회로.
2. 제 1 항에 있어서,

   상기 동적 S 수정 회로는 상기 제 1 S 수정 캐패시터 양단에 접속된 오직 두 개의 단자를 갖는 것을 특징으로 하는 라인 편향 회로.
3. 제 1 항에 있어서,

   상기 제어 회로는 상기 전압의 부분(k1)을 상기 전압의 AC 성분 부분(k2)과 결합하여 상기 비교 회로에 대한 입력 전압을 얻는 회로를 포함하는 것을 특징으로 하는 라인 편향 회로.
4. 제 1 항에 있어서,

   상기 제어 회로는 DC 성분 부분(k1)을 상기 전압의 AC 성분 부분(k2)에 결합하여 상기 비교 회로에 대한 입력 전압을 얻는 회로를 포함하는 것을 특징으로 하는 라인 편향 회로.
5. 동적 S 수정 회로에 있어서,

   라인 편향 회로의 제 1 S 수정 캐패시터에 접속된 스위치와 제 2 S 수정 캐패시터의 배열━상기 배열은 상기 스위치가 자신의 상태를 변경할 때 S 수정의 양을 변경함━과,

   상기 스위치의 상태가 온 또는 오프(on or off)가 되도록 제어하는 제어 회로━상기 제어 회로는, 상기 제 1 수정 캐패시터 양단의 전압(AC 및 DC 성분을 포함함)을 기준 레벨과 비교하여 상기 전압이 상기 기준 레벨과 교차할 때 상기 스위치의 상태를 변경하는 비교 회로를 포함함━를 포함하는 것을 특징으로 하는 동적 S 수정 회로.
6. 라인 편향 코일에 접속된 제 1 S 수정 캐패시터와, 동적 S 수정 회로를 포함하는 라인 편향 회로와 전자관(an electronic tube)을 포함하는 디스플레이 장치에 있어서,

   상기 동적 S 수정 회로는

   상기 제 1 S 수정 캐패시터에 접속된 스위치와 제 2 S 수정 캐패시터의 배열━상기 배열은 상기 스위치가 자신의 상태를 변경할 때 S 수정의 양을 변경함━과,

   상기 스위치의 상태가 온 또는 오프가 되도록 제어하는 제어 회로━상기 제어 회로는, 상기 제 1 수정 캐패시터 양단의 전압(AC 및 DC 성분을 포함함)을 기준 레벨과 비교하여 상기 전압이 상기 기준 레벨과 교차할 때 상기 스위치의 상태를 변경하는 비교 회로를 포함함━를 포함하는 것을 특징으로 하는 디스플레이 장치.