KR20010075401A - 하프-브리지 구성에서 모스페트 바디 다이오드 전도를감소시키는 방법 및 장치 - Google Patents

하프-브리지 구성에서 모스페트 바디 다이오드 전도를감소시키는 방법 및 장치 Download PDF

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Abstract

하프-브리지 구성에 배열된 제 1(M1) 및 제 2(M2) 스위치를 작동시키는 방법 및 장치를 기술한다. 제 1 및 제 2 게이트 전압중 하나는 제 1 및 제 2 스위치에 상응하는 하나가 일정한 전류 소스로서 작동시키도록 제어된다.

Description

하프-브리지 구성에서 모스페트 바디 다이오드 전도를 감소시키는 방법 및 장치{METHODS AND APPARATUS FOR REDUCING MOSFET BODY DIODE CONDUCTION IN A HALF-BRIDGE CONFIGURATION}
종래의 집적 회로 하프-브리지 드라이버는 상측 및 하측 전력 모스페트(이하 'MOSFET'라 칭함)가 고 임피던스 상태일 때 최소의 시간 간격을 보장하도록 비-오버랩핑 전력 MOSFET 게이트 제어 신호를 일반적으로 사용한다. 이 간격은 일반적으로 '데드 타임(dead time)'으로서 인용된다. 데드 타임 간격은 하나의 스위칭 장치에서 다른 장치로 전류의 정류이전에 바로 발생하며 2개 스위치 장치를 경유하는 전류의 동시 전도가 없는, 즉 비 슛-스루 전류(shoot-through current)를 확보할 필요가 있다. 데드 타임 간격은 최소의 데드 타임이 IC 작동 온도 및 공정 변동에 걸쳐 유지됨을 보장하기 위해 바람직한 것보다 종종 더 커야 한다.
데드 타임중, 양 전력 스위칭장치가 고 임피던스일 때, 유도 부하에 흐르는 출력 전류는 상측 또는 하측 스위칭 장치의 기생 바디 다이오드(parasitic bodydiode)를 경유하게 된다. 하프-브리지 드라이버 및 전력 MOSFET가 동일 실리콘 기판을 공유할 때, 전력 MOSFET의 바디 다이오드를 경유하는 전류는 IC 기판상의 부가적인 기생 트랜지스터를 작동시킬 수 있다. 이들 기생 트랜지스터의 작동은 전략 낭비의 불필요한 원인일 수 있으며 하프-브리지 제어 회로의 정상적인 작동을 간섭할 수 있다. 또한, 심지어 이들 기생 트랜지스터의 작동은 래치-업(latch-up)으로서 잘 공지된 메카니즘으로서 IC를 파괴시킬 수 있다.
이 문제점에 공통의 해결책은 전력 MOSFET 바디 다이오드와 병렬로 외부 쇼트키 다이오드를 부가하는 것이다. 낮은 순방향 전압을 갖는 외부 쇼트키 다이오드는 데드 타임중 바디 다이오드에서 흐르지 않을 수 있는 대부분의 전류를 이송시킨다. 그러나, 쇼트키 다이오드와 연관된 직렬 인덕턴스와 하프-브리지 IC 패키징은 고 임피던스에서 큰 전류를 스위칭시킬 때 이 기술의 효과를 제한한다. 이 해결책은 또한 상당한 비용을 시스템에 부가시켜야 하므로 바람직하지 않다.
도 1은 종래 기술 하프-브리지 스위칭 전력 증폭기를 도시한다. V1과 V2는 일반적으로 5V 내지 10V 전압원이다. 전력 MOSFET(M1 및 M2)의 게이트는 양 M1과 M2가 오프이고 전류를 전도시키지 않는 시간 간격에 구동된다. 이 시간 간격은 본문에서 데드 타임으로서 인용되었다. 데드 타임중, 유도 부하로 인하여 전류가 스위칭 전력 증폭기 출력부로 흐르거나 또는 밖으로 흐를 때, 바디 다이오드(D1 또는 D2)중 하나는 전류를 전도시킨다. 이것은 바디 다이오드의 순방향 전압에 의해 결정된 양에 따라 출력을 VDD 위로 올리거나 또는 GND 아래로 내리도록 한다.
도 1의 스위칭 전력 증폭기에 대한 게이드 드라이브, 출력 전압 및 출력 전류 파형이 도 2에 도시되어 있다. 도 3 및 4는 종래 기술에 따른 도 1의 하프-브리지 전력 증폭기에 대한 2-단계 스위칭 과정의 간략화된 도면이다. 도 1에서 게이트 스위치는 간략화를 위해 제거되었으며 전력 MOSFET는 각각의 작동 영역 저항으로서 표시되었다. 도 3은 전류가 증폭기 출력단으로 흐르는 경우를 도시하며 도 4는 전류가 증폭기 출력단의 밖으로 흐르는 경우를 도시한다.
도 3a 내지 3c는 전류가 증폭기 출력단으로 흐를 경우에, 즉 도 2의 간격(t0-t5)에 대하여 도 1의 하프-브리지 전력 증폭기에 대한 스위칭 과정의 3가지 상태를 도시한다. 도 3a에서, 부하 전류는 M2가 전류를 GND로 전도시키는 스위치로서 작동함에 따라 M2로 흐른다(상태 1). 종래 스위칭 과정의 제 1 단계는 M2의 게이트를 완전히 방전시킨다. 이것은 도 3b에 도시된 것처럼 양 출력 MOSFET가 고 임피던스 상태이도록 야기한다(상태 2). 이 데드 타임중(도 2의 간격 t1-t2), 출력 전류는 상대적으로 일정하므로 D1 뒤로 경유하여 전원장치(VDD)로 거의 완전히 흐른다. 도 2에 도시된 것처럼, D1 양단의 전압 강하로 인해 이 간격동안의 출력 전압(Vout)은 VDD 위로 상승된다. 스위칭 과정의 제 2 단계는 M1의 게이트를 충전한 후 도 3c에 도시된 것처럼 D1에서 나온 전류를 전환시킨다(상태 3). 시퀀스 3a-3b-3c는 저압에서 고압으로 전이하는 출력 전압을 도시한다. 상기 과정은 상기 출력 전압이 고압에서 저압으로, 즉 3c-3b-3a로 전이하는 경우에 역으로도 가능하다.
도 4a 내지 4c는 전류가 증폭기 출력단 밖으로 흐를 경우에, 즉 도 2의 간격(t5-t9)의 경우에 도 1의 하프-브리지 전력 증폭기에 대한 스위칭 과정의 3가지 상태를 도시한다.
종래 스위칭중 IC 전력 장치의 바디 다이오드 전도는 IC에 대하여 파국적인 결과를 가질 수 있다. 따라서, 전력 장치의 바디 다이오드에 의해 전도된 전류를 최소화시키는 하프-브리지 구성의 스위칭을 달성하는 기술을 제공하는 것이 바람직하다.
본 발명은 전력 스위칭 장치에 관한 것이다. 더 상세하게, 본 발명은 하프-브리지 구성에서 상측 및 하측 장치간에 스위칭을 하는 개선된 기술을 제공하는 것이다.
도 1은 종래 하프-브리지 스위칭 전력 증폭기의 회로도이다. 스위치(S1 내지 S4)는 전력 MOSFET(M1 및 M2)의 게이트 충전 및 방전을 제어한다. 다이오드(D1 및 D2)는 전력 MOSFET와 관련된 기생 바디 다이오드이다.
도 2는 도 1의 전력 MOSFET에 대하여 게이트 제어 파형을 도시하는 스위칭 타이밍도이다. 또한 도시된 것은 파서티브 및 네거티브 출력 전류 방향에 대한 출력 전압 및 전류 파형이다.
도 3a 내지 3c는 전류가 증폭기 출력단으로 흐를 경우에 도 1의 종래 기술 하프-브리지 전력 증폭기에 대한 스위칭 과정의 3가지 상태를 도시한다. 도 1에서 게이트 스위치는 간략화를 위해 제거되었으며 전력 MOSFET는 각각의 작동 영역 저항으로서 표시되었다.
도 4a 내지 4c는 전류가 증폭기 출력단 밖으로 흐를 경우에 도 1의 종래 기술 하프-브리지 전력 증폭기에 대한 스위칭 과정의 3가지 상태를 도시한다. 도 1에서 게이트 스위치는 간략화를 위해 제거되었으며 전력 MOSFET는 작동 범위의 각각 범위로서 표시되었다.
도 5는 본 발명의 부가적인 게이트 제어 회로의 일 실시를 도시하는 간략화된 회로도이다. 스위치(S1 내지 S4) 및 트랜스컨덕턴스단(GM1 및 GM2)은 전력 MOSFET(M1 및 M2)의 게이트 충전 및 방전을 제어한다. 다이오드(D1 및 D2)는 전력 MOSFET에 관련된 기생 바디 다이오드이다.
도 6은 도 5의 전력 MOSFET의 게이트가 본 발명에 따라 제어되는 방식을 도시하는 스위칭 타이밍도이다. 또한 도시된 것은 파서티브 및 네거티브 출력 전류 방향에 대한 출력 전압 및 전류 파형이다.
도 7a 내지 7d는 전류가 증폭기 출력단으로 흐를 경우에 본 발명의 하프-브리지 전력 증폭기에 대한 스위칭 과정의 4가지 상태를 도시한다. 도 5에서 게이트 스위치 및 트랜스컨덕턴스단은 간략화를 위해 제거되었으며 전력 MOSFET는 각각의 작동 영역 저항으로서 표시되었다.
도 8a 내지 8d는 전류가 증폭기 출력단 밖으로 흐를 경우에 본 발명의 하프-브리지 전력 증폭기에 대한 스위칭 과정의 4가지 상태를 도시한다. 도 5에서 게이트 스위치 및 트랜스컨덕턴스단은 간략화를 위해 제거되었으며 전력 MOSFET는 각각의 작동 영역 저항으로서 표시되었다.
도 9는 본 발명의 다른 특정 실시예의 회로도를 도시한다.
본 발명에 따르면, 제어 회로는 하프-브리지 전력 MOSFET의 바디 다이오드 전도와 슛-스루 전류를 최소화시키도록 하프-브리지 게이트 드라이버에 포함되어 있다. 본 발명의 제어 회로는 하프-브리지의 2개 전력 MOSFET중 하나를 전류원으로 작동시킴으로서, 즉 전류 정류중 선형 영역보다도 포화 영역에서 이것을 달성한다.
전류원으로 작동하는 MOSFET는 데드 타임 간격중 2개의 MOSFET 바디 다이오드중 하나에 흐르는 전류를 전환 및 전도시킨다. 따라서, 1개의 전력 MOSFET가 소정의 출력 부하 전류를 제공할 때, 스위치로서 작동하는 다른 전력 MOSFET는 출력을 소정 전압에 스위칭하도록 턴-온(turn-on)되거나, 또는 턴-오프(turn-off)될 수 있다.
스위치 MOSFET가 출력부에 스위칭되어 턴-온되는 경우에, 전류원 MOSFET는 출력부가 스위칭되면 턴-오프된다. 스위치 MOSFET가 턴-오프되는 경우에, 전류원 MOSFET는 그 후 충분히 신장되어, 출력부를 소정 전압으로 스위칭한다.
전류원으로 전력 MOSFET를 작동시키기 위해서, 게이트 드라이브 회로는 전력 MOSFET 게이트를 부분적으로 충전 및 방전할 수 있어야 한다. 게이트를 충전하는 전압은 출력 전류에 의해 결정된다. 특정 실시예에 따르면, 전류원 크기는 실질적으로 출력 전류 크기와 동일하므로 2개의 전력 MOSFET간의 교차-전도를 회피한다.
따라서, 본 발명은 하프-브리지 구성에 배열된 제 1 및 제 2 스위치를 작동시키는 방법 및 장치를 제공하는 것이다. 제 1 및 제 2 스위치의 제 1 및 제 2 게이트에 대한 제 1 및 제 2 게이트 전압은 각각 제 1 스위치가 온(on)되고 제 2 스위치가 오프(off)되도록 제어된다. 제 1 및 제 2 게이트 전압중 하나는 제 1 및 제 2 스위치중 상응하는 하나가 일정한 전류원으로서 작동하도록 제어된다. 제 1 및 제 2 스위치중 하나가 일정한 전류원으로서 작동한 이 후, 제 2 게이트 전압은 제 2 스위치가 온되도록 제어되고 제 1 게이트 전압은 제 1 스위치가 오프되도록 제어된다.
특정 실시예에 따르면, 제 1 및 제 2 게이트 전압은 제 1 스위치가 온되고 제 2 스위치가 오프되도록 제어된다. 제 1 게이트 전압은 그 후 제 1 스위치가 일정한 전류원으로서 작동하도록 제어된다. 제 1 스위치는 일정한 전류원으로서 작동하는 동안, 제 2 게이트 전압은 제 2 스위치가 온되도록 제어된다. 제 2 스위치가 턴-온된 이후, 제 1 게이트 전압은 제 1 스위치가 오프되도록 제어된다.
다른 특정 실시예에서, 제 1 및 제 2 게이트 전압은 제 1 스위치가 온되고 제 2 스위치가 오프되도록 제어된다. 제 2 게이트 전압은 그 후 제 2 스위치가 일정한 전류원으로서 작동하도록 제어된다. 제 2 스위치가 일정한 전류원으로서 작동하는 동안, 제 1 게이트 전압은 제 1 스위치가 턴-오프되도록 제어된다. 제 1 스위치가 턴-오프된 이 후, 제 2 게이트 전압은 제 2 스위치가 온되도록 제어된다.
본 발명의 특성 및 이점의 더 자세한 이해는 명세서 및 도면의 나머지 부분을 참조하여 실현될 것이다.
도 5-9를 참조하여 논의되는 것처럼, 부가적인 게이트 제어 회로는 바디 다이오드 데드 타임 전도 전류를 제어하기 위해서 도 1의 기초 스위칭 전력 증폭기 구성에 부가되었다. 2개의 트랜스컨덕턴스단(transconductacne stage)(GM1 및 GM2)이, 신호(EN1 및 EN2)에 의해 허가 될 때, 다른 MOSFET의 게이트 전압을 설정하기 위해서 MOSFET중 하나의 양단 전압을 감지한다. 금지될 때, GM1 및 GM2의 출력은 고 임피던스이다. GM1 및 GM2는 MOSFET가 스위치로서 보다도 전류원으로서 작동되도록 허용한다. 스위치(S1-S4)는 M1 및 M2의 빠른 게이트 충전 및 방전을 허용한다. 도 5의 스위칭 전력 증폭기에 대한 게이트 드라이브, 출력 전압 및 출력 전류 파형은 도 6에 도시되어 있다. 본 발명의 3단계 스위칭 과정은 도 7 및 8에 도시되어 있는데, 도 5에서 게이트 스위치 및 트랜스컨덕턴스단은 간략화를 위해 제거되고 전력 MOSFET가 각각의 작동 영역 저항으로서 표시되어 있다. 도 7은 전류가 증폭기 출력단으로 흐르는 경우를 도시하며 도 8은 전류가 증폭기 출력단 밖으로 흐르는 경우를 도시한다.
본 발명의 특정 실시예에 따르면, 도 3b 및 4b의 데드 타임 스위치 상태는 각각 도 7b 및 7c 그리고 도 8b 및 8c에 도시된 2가지 상태로서 대체된다. 이 실시예에서, 전류원으로서 작동하는 MOSFET중 하나는 부하 전류를 전환시키는데, 그 부하 전류는 데트 타임 간격중 다른 MOSFET의 바디 다이오드를 경유하지 않는다. 도 7a는, 부하 전류는 M2가 전류를 GND로 전도시키는 스위치로서 작동함에 따라 증폭기 출력부로 흐르는 하프-브리지 전력 증폭기의 가능한 초기 상태중 하나를 도시한다(상태 1). M2의 게이트-소스 전압은 그 후 M2가 도 7b에 도시된 것처럼 출력 전류(Io)의 크기와 동일한 크기의 전류원으로서 작동하도록 감소된다(상태 2). M1의 게이트는 그 후 도 7c에 도시된 것처럼 출력을 VDD로 클램프시키도록 완전히 충전된다(상태 3). 결국, M2의 게이트는 도 7d의 Roff에 의해 지시된 것처럼 고 임피던스 상태로 위치될 때 완전히 방전된다(상태 4). 전류는 이 스위칭 과정중 언제나 바디 다이오드(D1 또는 D2)를 경유하지 않음을 유의해야 한다.
시퀀스 7a-7b-7c-7d로 기술된 스위칭 과정은 완전히 역으로도 가능하다. 하프-브리지 출력의 초기 상태가 도 7d에 도시된 것처럼 상태 4일때, 역 단계는하프-브리지를 상태 1로, 7d-7c-7b-7a로 복원시키도록 취해질 수 있다.
출력 전류 방향은 상기 장치(상측 또는 하측)가 전류원으로서 작동함을 결정하는 스위칭 시퀀스를 시작하기 전에 감지되어야 한다. 예를 들어, 도 7a에서, 부하 전류는 저압에서 고압으로 전이하여 출력부로 흐른다. 이 조건하에서, M2가 전류원이다. 대조적으로, 도 8a에서, 전류원은 저압에서 고압으로 전이하여 출력부 밖으로 흐르므로, M1이 전류원이다. 출력 전류 방향은, 예를 들어 출력 스위칭 바로 이전에 전도 MOSFET 양단 전압의 극성을 측정함으로서 결정될 수 있다.
스위칭 과정 시간을 최소화하기 위해서, 출력 전력 MOSFET의 전도 상태는 다음 상태 변동 이전에 결정된다. 예를 들어, 도 7c에서, M1의 전도 상태는 도 7d에서 처럼 전류원을 턴-오프하기 이전에 결정된다. 특정 실시예에 따르면, 당해 MOSFET의 게이트-소스 전압은 이 결정을 하도록 사용된다.
본 발명의 작동을 더 자세히 도시하기 위해서, 도 7 및 8에 도시된 스위칭 조건은 도 5에 도시된 것처럼 도 6에 도시된 파형 타이밍과 함께 본 발명의 특정 실시예에 적용될 수 있다.
전류(Iout)가 도 5의 M2로 흐르는 첫번째 조건을 고려하면, 출력은 도 6에 도시된 것처럼 저압에서 고압으로(시간 간격 t1-t6) 전이할 것이다. M2가 처음에 선형 작동 범위에 있으면 전류를 GND로 전도시킨다. 이것은 M2의 Rdson 양단에 작은 파서티브 전압을 형성한다. 이 조건은 도 7a에 도시된 상태 1과 등가이며 도 6의 시간 간격(t0-t1)에 상응한다. 출력을 GND에서 VDD로 스위칭하면, GM2는 M2의 게이트를 방전시킬 수 있다(시간 간격 t1-t2). Vout이 상승함에 따라(시간 간격t2-t3), M2는 선형 작동 범위를 이탈한다. M2와 관련된 밀러 캐패시턴스는 GM2가 이 시간 간격중 제공하는 게이트 방전 전류를 전환시키므로 Vgs가 유지된다(간격 t2-t3). 일단 Vout이 VDD에 도달하면, GM2는 턴-온으로 D1을 유지시키도록 소정 레벨에서 Vgs2를 유지한다(간격 t3-t4). M1은 그 후 S1에 의해 턴-온된다. 그러나, 그 시간(t3-t4)에 걸쳐 0V이므로, 어떠한 전류도 M1에 흐르지 않는다. 일단 M1이 충분히 신장되면, GM2는 사용불능케 되고 S4가 전류원(M2)를 턴-오프시키도록 작동된다(간격 t4-t5). Iout은 그 후 완전히 M1을 경유하여 흐른다(간격 t5-t7).
그리고 나서, 전류(Iout)가 M1으로 흐르는 조건을 고려하면, 출력은 도 6에 도시된 것처럼 고압에서 저압으로 전이할 것이다(시간 간격 t6-t11). M1이 처음에 선형 작동 범위에 있으면, Iout을 VDD로 전도시킨다. 이것은 M1의 Rdson 양단에(VDD에 관하여) 작은 파서티브 전압을 형성한다. 이 조건은 도 7d에 도시된 상태 4에 등가이며 도 6의 시간 간격 t5-t7에 상응한다. 출력을 VDD에서 GND로 스위치시키면, GM2는 Iout에 등가인 M2의 드레인 전류를 설정하도록 소정 전압으로 Vgs2를 충전시킬 수 있다. M1은 여전히 온(on)이며 VDD에서 클램프된 출력 전압을 갖는다(간격 t7-t8). M1의 게이트는 그 후 S2에 의하여 방전된다(t8-t9). 일단 Vgs1이 완전히 방전되면, GM2는 사용불능케 되며 S3는 M2의 게이트를 완전히 충전시키도록 작동된다(간격 t9-t11). 출력은 그 후 고압에서 저압으로 전이된다.
다음, 전류(Iout)가 M2의 밖으로 흐른다는 조건을 고려하면, 출력은 도 6에 도시된 것처럼 낮은곳에서 높은곳으로 전이될 것이다(시간 간격 t13-t17). M2가 처음에 선형 작동 범위에 있으면 Iout을 GND로 공급한다. 이것은 M2의 Rdson 양단에작은 네거티브 전압을 형성한다. 이 조건은 도 8a에 도시된 상태 1에 등가이며 도 6의 시간 간격(t12-t14)에 상응한다. Iout을 M2로 전환시키면, GM2는 사용가능하게 된 후 Iout에 등가인 M1의 소스 전류를 설정시키도록 소정의 전압으로 Vgs1을 충전시키고 M2에 걸친 전압을 제로(0)로 야기시킨다(t13-t14). 일단 전류원(M1)이 적절하게 설정되면(간격 t14-t15), Vgs2는 그 후 S4에 의하여 방전된다. 일단 M2의 게이트가 완전히 방전되면, GM1은 사용불능케 되고 S1은 출력을 VDD로 상승시키는 M1의 게이트를 완전히 충전시키도록 작동된다.
결국, 전류(Iout)가 M1의 밖으로 흐른다는 조건을 고려하면, 출력은 도 6에 도시된 것처럼 시간 간격(t18-t23)에서 고압에서 저압으로 전이된다. M1이 처음에 선형 작동 범위에 있으며 Iout을 VDD에서 공급한다. 이것은 M1의 Rdson 양단에 (VDD에 관하여) 작은 네거티브 전압을 형성한다. 이 조건은 도 8d에 도시된 상태 4에 등가이며 도6의 시간 간격(t16-t19)에 상응한다. 출력을 VDD에서 GND로 스위칭시키면, GM1이 사용가능하게 되어 Iout에 등가인 M1의 소스 전류를 설정시키도록 소정 전압으로 Vgs1을 방전시킨다(t18-t19). VGS1가 출력 전류를 유지시키기에 필요한 레벨 이하로 하락됨에 따라, 부하 전류는 Vout을 낮게 끌어 내린다(t19-t20). GM1은 그 후 Iout을 유지시키기에 적절한 전압에서 Vgs1을 유지한다(간격 t19-t21). M2 양단에 0V이면, M2는 완전히 신장될 것이다(간격 t20-t23). 일단 M2가 충분하게 온(on)되면, M1은 턴-오프되고 출력 전류는 완전히 M2를 경유하여 흐른다(간격 t21-t22).
도 9는 본 발명의 다른 특정 실시예의 회로도를 도시한다. 도시된 회로는,예를 들어 바이폴라, CMOS, DMOS, IGBT등과 같은 다양한 반도체 공정에 따라 제조될 것이다. 또한, 이들 공정들의 다른 조합은 묘사된 회로를 형성하기 위해 사용될 것임이 이해될 것이다. 비교기(901, 902)는 M1과 M2의 전도 상태가 공지될 수 있도록 M1과 M2의 게이트-소스 전압을 감시한다. 비교기(903, 904)는 출력 전류의 방향이 결정될 수 있도록 각 FET, M1 및 M2 양단의 전압을 감시한다. 전도 상태와 출력 전류 방향 정보는 게이트 충전 제어 로직 블럭(gate charge control logic block)(905)에 공급된다. 이 블럭 내의 로직은 M1과 M2의 게이트, 즉 이전에 기술된 스위칭 절차에 따라 S1, S2, S3, S4, GM1 및 GM2를 충전 및 방전시키는 엘리먼트(element)의 상태를 결정한다. 제어 로직 블럭(905)은 본 발명의 범위에서 벗어나지 않고 다양한 방식으로 실행될 수 있음이 이해될 것이다. 왜냐하면 제어 로직 블럭(905)의 실행부는 일반적인 로직 설계자의 능력내에 있기 때문에, 특정 실행부의 묘사는 본 발명의 원리에 불필요한 혼란을 회피하기 위해 본문에 포함되지 않았음이 이해될 것이다.
본 발명의 작동의 예는 도 9를 참조하여 기술될 것이다. 이 예에서, 전류는 스위칭 증폭기의 출력부로 흐르며 M1은 전류를 VDD로 전도시킨다. 출력 전압(Vout)은 약간 VDD 위에 있다(Vout = (Iout x Rdson) + VDD). H-브리지 입력 신호는 M1이 턴-오프되고 M2가 턴-온됨을 가리키는 낮은 신호이다. 게이트 충전 제어 로직부(905)는 정렬된 시퀀스에서 바디 다이오드 전도를 회피시키기 위해 몇 가지 일을 실행한다. 로직부는 비교기(903)를 경유하는 출력 전류의 방향을 감지한다. S2를 가능하게 하므로 M1의 게이트의 방전을 시작한다. GM2를 가능하게 하므로 M2의 게이트의 부분적인 충전을 시작한다. M2의 게이트는 출력이 VDD로 하락된 후, 유지될 때까지, 충전된다. Vout이 VDD에 등가일 때, 전류원으로 작동하는 M2는 모든 출력 전류를 전도시키고 M1은 거의 Vout을 VDD로 클램핑시킨다. 일단 비교기(901)는 M1의 게이트-소스 전압이 소정 레퍼런스 전압(Vref)아래로 하락됨을 감지하여, M1이 더이상 상당한 전류를 전도시킬 수 없음을 가리키며, 게이트 충전 제어 로직부(905)는 GM2를 가능하지 않게 하고 S3를 가능하게 한다. M2가 충분히 신장됨에 따라, S3는 M2의 게이트가 V2로 충분히 충전되게 하며 출력은 0V보다 약간 위의 전압으로 하락되므로(Vout = Iout x Rdson), 스위칭 작동을 완료시킨다. 이 예는 전류가 출력부로 흐르고 출력 전압이 고압에서 저압으로 전이될 경우의 제어 시퀀스를 도시한다. 게이트 충전 제어 로직부(905)는 전류가 출력부로 흐르고 Vout은 저압에서 고압으로 전이되는 경우, 전류가 출력부 밖으로 흐르고 Vout이 저압에서 고압으로 전이되는 경우, 그리고 전류가 출력부 밖으로 흐르고 Vout이 고압에서 저압으로 전이되는 경우를 포함하는 다른 3가지 경우에 대한 유사 시퀀스를 제공한다.
본 발명은 특정 실시예를 참조하여 상세히 도시되고 기술되어 있지만, 기술된 실시예의 형태 및 상세한 설명은 본 발명의 사상 또는 범위를 벗어나지 않고 이루어질 수 있음이 당기술의 당업자에 의해 이해될 것이다. 예를 들어, 본문에 기술된 실시에에서, 전력 MOSFET가 스위칭과 전류원 장치로서 사용된다. 그러나, 다양한 다른 형태의 전력 스위칭 장치가 사용될 수 있음이 이해될 것이다. 이것들은 전류원 및 스위치, 예를 들어 IGBT, 바이폴라 트랜지스터, PMOS 장치 등으로 구성될수 있는 임의 유형의 장치를 포함한다. 또한, 일부 실시예에 따르면, 전압 출력부는 트랜스컨덕턴스단들의 위치에 사용될 수 있다. 또한, 트랜스컨덕턴스단들은 이 단들이 S1-S4의 기능을 수행하도록 허용하는 스위칭된 입력부를 가질 수 있으므로, S1-S4에 대한 필요성을 제거시킨다. 따라서, 본 발명의 범위는 첨부된 청구범위를 참조하여 결정되어야 한다.

Claims (23)

  1. 하프-브리지 구성에 배열되며 제 1 및 제 2 게이트를 갖는 제 1 및 제 2 스위치를 개별 작동시키는 방법에 있어서,
    각각 제 1 스위치가 온(on)되고 제 2 스위치가 오프(off)되도록 제 1 및 제 2 게이트에 대하여 제 1 및 제 2 게이트 전압을 제어하는 단계;
    제 1 및 제 2 스위치중 상응하는 하나가 일정한 전류원으로서 작동하도록 제 1 및 제 2 게이트 전압 중 하나를 제어하는 단계;
    제 1 및 제 2 스위치중 하나가 일정한 전류원으로서 작동한 이후, 제 2 스위치가 온되도록 제 2 게이트 전압을 제어하는 단계; 및
    제 1 스위치가 오프되도록 제 1 게이트 전압을 제어하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 제 1 스위치는 일정한 전류원으로서 작동되는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 제 2 스위치는 일정한 전류원으로서 작동되는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서, 제 1 스위치는 고압(high-side) 스위치이고 제 2 스위치는 저압(low-side) 스위치이며, 일 방향의 출력 전류는 하프-브리지 구성과 관련되는데, 상기 방법은:
    상기 출력 전류의 방향을 감지하는 단계;
    출력 전류가 하프-브리지 구성으로 지향함에 따라, 제 2 스위치를 일정한 전류원으로 작동시키는 단계; 및
    출력 전류가 하프-브리지 구성밖으로 지향함에 따라, 제 1 스위치를 일정한 전류원으로 작동시키는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서, 제 1 스위치는 저압 스위치이고 제 2 스위치는 고압 스위치이며, 일 방향의 출력 전류는 하프-브리지 구성과 관련되는데, 상기 방법은:
    출력 전류의 방향을 감지하는 단계;
    출력 전류가 하프-브리지 구성으로 지향함에 따라, 제 1 스위치를 일정한 전류원으로 작동시키는 단계; 및
    출력 전류가 하프-브리지 구성 밖으로 지향함에 따라, 제 2 스위치 일정한 전류원으로 작동시키는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서, 하프-브리지 구성과 관련된 출력 전압을 감지하는 단계를 더 포함하며, 제 1 및 제 2 게이트 전압은 출력 전압에 따라 제어되는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서, 출력 전압은 제 1 스위치 양단의 제 1 전압을 포함하는 것을 특징으로 하는 방법.
  8. 제 6 항에 있어서, 출력 전압은 제 2 스위치 양단의 제 1 전압을 포함하는 것을 특징으로 하는 방법.
  9. 제 6 항에 있어서, 출력 전압은 하프-브리지 구성 출력 전압을 포함하는 것을 특징으로 하는 방법.
  10. 제 1 항에 있어서, 일정한 전류원은 그것과 연관된 제 1 크기를 가지며, 출력 전류의 제 2 크기는 하프-브리지 구성과 연관되고, 제 1 및 제 2 크기는 실질적으로 동일한 것을 특징으로 하는 방법.
  11. 하프-브리지 구성에 배열되어 제 1 및 제 2 게이트를 각각 갖는 제 1 및 제 2 스위치를 작동시키는 방법에 있어서,
    제 1 스위치가 온되고 제 2 스위치가 오프되도록 제 1 및 제 2 게이트 각각에 대한 제 1 및 제 2 게이트 전압을 제어하는 단계;
    제 1 스위치가 일정한 전류원으로서 작동하도록 제 1 게이트 전압을 제어하는 단계;
    제 1 스위치는 일정한 전류원으로서 작동하는 동안, 제 2 스위치가 온되도록 제 2 게이트 전압을 제어하는 단계; 및
    제 2 스위치가 온으로된 후, 제 1 스위치가 오프되도록 제 1 게이트 전압을 제어하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  12. 하프-브리지 구성에 배열되어 제 1 및 제 2 게이트를 각각 갖는 제 1 및 제 2 스위치를 작동시키는 방법에 있어서,
    제 1 스위치가 온되고 제 2 스위치가 오프되도록 각각의 제 1 및 제 2 게이트에 대한 제 1 및 제 2 게이트 전압을 제어하는 단계;
    제 2 스위치가 일정한 전류원으로서 작동하도록 제 2 게이트 전압을 제어하는 단계;
    제 2 스위치가 일정한 전류원으로서 작동하는 동안, 제 1 스위치가 오프되도록 제 1 게이트 전압을 제어하는 단계; 및
    제 1 스위치가 오프된 후 제 2 스위치가 온되도록 제 2 게이트 전압을제어하는 단계;
    를 포함하는 것을 특징으로 하는 방법.
  13. 출력 터미널을 갖는 하프-브리지 구성에 배열되어 제 1 및 제 2 게이트 터미널을 갖는 제 1 및 제 2 스위치; 및
    제 1 및 제 2 스위치간의 전류 정류를 촉진시키도록 일정한 전류원으로서 교호적으로 작동시키기 위해 제 1 및 제 2 스위치를 제어가능한 출력 터미널과 제 1 및 제 2 게이트 터미널에 커플링된 게이트 제어 회로;
    를 포함하는 것을 특징으로 하는 스위칭 회로.
  14. 제 13 항에 있어서, 상기 게이트 제어 회로는 제 1 스위치를 허가 및 금지시키는 제 1 게이트 터미널에 커플링된 제 3 및 제 4 스위치, 제 1 스위치가 일정한 전류원으로서 작동하도록 제어하는 제 1 게이트 터미널에 커플링된 제 1 증폭기, 제 2 스위치를 허가 및 금지시키는 제 2 게이트 터미널에 커플링된 제 5 및 제 6 스위치, 제 2 스위치가 일정한 전류원으로서 작동하도록 제어하는 제 2 게이트 터미널에 커플링된 제 2 증폭기, 및 제 3, 제 4, 제 5 및 제 6 스위치 그리고 제 1 및 제 2 증폭기를 선택적으로 허가하는 제어 로직을 포함하는 것을 특징으로 하는 스위칭 회로.
  15. 제 14 항에 있어서, 상기 제어 회로는 하프-브리지 구성과 연관된 출력 전류의 방향을 제어 로직으로 가리키는 제 1 및 제 2 스위치에 커플링된 출력 감지 회로를 더 포함하는 것을 특징으로 하는 스위칭 회로.
  16. 제 14 항에 있어서, 그 상태를 제어 로직으로 가리키는 제 1 및 제 2 게이트터미널에 커플링된 게이트 감지 회로를 더 포함하는 것을 특징으로 하는 스위칭 회로.
  17. 출력 노드를 갖는 하프-브리지 구성에 배열되어 제 1 및 제 2 게이트 터미널을 각각 갖는 제 1 및 제 2 트랜지스터;
    제 1 및 제 2 트랜지스터간의 전류 정류를 촉진시키도록 일정한 전류원으로서 교호적으로 작동시키기 위해 제 1 및 제 2 트랜지스터를 제어가능한 출력 노드와 제 1 및 제 2 게이트 터미널에 커플링된 게이트 제어 회로
    를 포함하는 것을 특징으로 하는 집적 회로.
  18. 제 17 항에 있어서, 제 1 및 제 2 트랜지스터는 MOSFET를 포함하는 것을 특징으로 하는 집적 회로.
  19. 제 17 항에 있어서, 제 1 및 제 2 트랜지스터와 게이트 제어 회로는 CMOS 기술을 사용하여 형성되는 것을 특징으로 하는 집적 회로.
  20. 제 17 항에 있어서, 제 1 및 제 2 트랜지스터와 게이트 제어 회로는 DMOS 기술을 사용하여 형성되는 것을 특징으로 하는 집적 회로.
  21. 제 17 항에 있어서, 제 1 및 제 2 트랜지스터와 게이트 제어 회로는 바이폴라 기술을 사용하여 형성되는 것을 특징으로 하는 집적 회로.
  22. 제 17 항에 있어서, 제 1 및 제 2 트랜지스터와 게이트 제어 회로는 IGBT 기술을 사용하여 형성되는 것을 특징으로 하는 집적 회로.
  23. 제 17 항에 있어서, 제 1 및 제 2 트랜지스터와 게이트 제어 회로는 CMOS, DMOS, 바이폴라, 및 IGBT의 그룹으로부터 선택된 기술의 조합을 사용하여 형성되는 것을 특징으로 하는 집적 회로.
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