KR20010066384A - 선택적 에피택셜 성장 공정을 이용한 반도체 장치의제조방법 - Google Patents

Abstract

SEG(Selective Epitaxial Growth of silicon) 공정의 변화없이 SEG 선택성을 향상시키고 결함의 발생을 줄일 수 있는 선택적 애피택셜 성장 공정을 이용한 반도체 장치의 제조방법이 개시되어 있다. 본 발명의 제조 방법은 반도체기판의 하부 구조 상에, 기판의 일부를 노출시키는 질화막 패턴을 형성하고, 질화막 패턴이 형성된 기판의 전면에 산화막을 형성한 후에, 산화막에 대해 전면식각을 실시하여 질화막 패턴 사이의 기판 표면을 노출시키고, 기판에 선택적 에피택셜 성장법을 실시하여 애피택셜 성장막을 형성한다.

Description

선택적 에피택셜 성장 공정을 이용한 반도체 장치의 제조방법{Method for fabricating semiconductor device using Selective Epitaxial Growth of silicon process}

본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 선택적 에피택셜 성장 공정을 이용한 반도체 장치의 제조방법에 관한 것이다.

선택적 에피택셜 성장(Selective Epitaxial Growth of silicon : 이하 SEG라 함) 기술의 반도체 소자 제조공정의 이용 가능성은 셀 사이즈의 축소와 공정 단순화의 차원에서 높이 평가되고 있다. 특히, DRAM(Dynamic Random Access Memory)에서는 이미 십여년 전부터 SEG 소자분리 기술이 연구되어 오고 있다.

SEG 공정을 이용한 소자분리 방법은, 먼저 반도체기판 상에 소정 두께의 절연막을 증착한 다음, 활성영역의 절연막을 제거해내어 창(window)을 만든 다음, SEG막을 성장시킨다. 그러면, 절연막이 남아 있는 부분은 소자분리 영역이 되고 SEG 막이 형성된 영역은 활성영역이 된다.

최근에는 SEG를 이용한 돌출형(elevated) 소오스/드레인 형성과 콘택홀 매립에 대한 연구로 확장되고 있다. 그 중 하나가 SEG 막이 성장하도록 창(window)을 형성하는, 이른바 패턴 물질에 따른 문제점들을 극복하는 것이다. SEG는 패턴 물질에 따라 선택성(selectivity), 열적 스트레스(thermal stress)에 기인한 결함(detect), 페싯(facet) 형성 양상 등이 크게 변할 수 있다.

일반적으로 SEG 공정에서 패턴 물질로 사용되는 질화막 계통은 산화막 계통의 재료에 비해 SEG 막이 성장하는 선택성 측면에서 크게 떨어진다. 즉, 패턴 물질이 질화막일 경우, SEG 공정 온도가 800℃ 이하에서는 실리콘에 대한 선택성을 확보하기가 어렵다. 특히, 인(P)과 같은 도핑을 인-시튜(in-situ)로 하는 경우 더 어렵게 된다. 또한, 질화막의 열팽창 계수(Thermal Coefficient of Expansion; TCE)가 실리콘보다 훨씬 크기 때문에 온도 변화에 따른 SEG 결함의 생성을 억제할 수없는 문제점이 있었다.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 SEG 공정의 변화없이 패턴 물질의 형태만을 변경함으로써, SEG 선택성을 향상시키고 결함의 발생을 줄일 수 있는 SEG 공정을 이용한 반도체 장치의 제조방법을 제공하는 데 있다.

도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 SEG 공정을 이용한 반도체 장치의 제조방법을 설명하기 위한 공정 순서도,

도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 SEG 공정을 이용한 반도체 장치의 제조방법을 설명하기 위한 공정 순서도.

* 도면의 주요 부분에 대한 부호의 설명 *

10, 20: 질화막 패턴 12, 22: 질화막 스페이서

14, 24: 산화막 16, 28: 애피택셜 성장막

26: 질화막 100, 200: 실리콘기판

상기 목적을 달성하기 위하여 반도체기판의 하부 구조 상에, 기판의 일부를 노출시키는 질화막 패턴을 형성하는 단계와, 질화막 패턴이 형성된 기판의 전면에 산화막을 형성하는 단계와, 산화막에 대해 전면식각을 실시하여 질화막 패턴 사이의 기판 표면을 노출시키는 단계와, 기판에 선택적 에피택셜 성장법을 실시하여 애피택셜 성장막을 형성하는 단계를 포함한다.

상기 목적을 달성하기 위하여 본 발명의 다른 제조 방법은 반도체기판의 하부 구조 상에, 기판의 일부를 노출시키는 질화막 패턴을 형성하는 단계와, 질화막 패턴이 형성된 기판의 전면에 산화막을 형성하는 단계와, 산화막 위에 질화막을 형성하는 단계와, 기판 위에 형성된 질화막 및 산화막을 식각하여 질화막 패턴 사이의 기판 표면을 노출시키는 단계와, 기판에 선택적 에피택셜 성장법을 이용하여 애피택셜 성장막을 형성하는 단계를 포함한다.

본 발명에 의한 SEG 공정을 이용한 반도체 장치의 제조방법은, 반도체기판 상에, 반도체기판의 일부를 노출시키는 물질층 패턴을 형성하는 단계와, 물질층 패턴이 형성된 반도체기판의 전면에 산화막을 형성하는 단계와, 산화막에 대해 전면식각을 실시하는 단계, 및 반도체기판의 표면에 선택적 에피택셜 성장법을 이용하여 실리콘막을 형성하는 단계를 포함한다.

본 발명의 반도체 장치의 제조방법에 있어서, 상기 물질층 패턴은 질화막으로 형성하거나, 절연막과 절연막을 둘러싸는 질화막 스페이서로 형성할 수 있다. 그리고, 상기 산화막은 스텝 커버리지가 60％ 이하가 되도록 형성하는데, 예를 들어 PE-CVD(Plasma Enhanced Chemical Vapor Deposition) 방법으로 형성할 수 있다. 그리고, 상기 산화막을 전면식각하는 단계 후 SEG를 형성하는 단계 전에, 엑스-시튜(ex-situ)로 세정을 실시하여 반도체기판 상의 잔유물을 제거하는 단계를 더 구비하는 것이 바람직하다.

고, 상기 질화막은 스텝 커버리지가 60％ 이하가 되도록 형성하는데 예를 들어 PE-CVD 방법으로 형성하고, 상기 산화막은 LP-CVD(Low Pressure Chemical Vapor Deposition) 방법으로 형성하는 것이 바람직하다.

본 발명의 제조 방법에 따르면, 어스펙트 비(aspect ratio)가 3 이상으로 큰 콘택홀의 질화막 패턴 표면에 얇은 산화막을 형성시켜 SEG 선택성을 향상시킨다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 더욱 상세하게 설명하기로 한다.

도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 SEG 공정을 이용한 반도체 장치의 제조방법을 설명하기 위한 공정 순서도이다.

먼저, 도 1a를 참조하면, 반도체기판으로서 실리콘기판(100) 위에 질화막 패턴(10)을 형성하는데, 이 질화막 패턴(10)은 기판의 소정 패턴(미도시함), 예컨대 워드라인 상부에 형성된 캐핑막(미도시함)과, 그 캐핑막 및 소정 패턴을 둘러싼 스페이서(12)를 포함한다. 이때, 상기 질화막 패턴들(10) 사이에는 어스펙트 비가 3 이상이 되는 고단차의 창(window) 또는 콘택홀이 형성된다.

그 다음, 상기 결과물의 전면에 스텝 커버리지(step coverage)가 60％ 이하로 낮은 산화막(14), 예를 들어 PE-TEOS(Plasma Enhanced Tetra- Etyl-Ortho -Silicate) 막을 형성한다. 그러면, 상기 PE-TEOS인 산화막(14)은 다른 부위에 비해 기판(100) 상부와 질화막 패턴(10)의 측벽 부분이 얇게 증착된다. 이때, 기판(100) 상부에 형성되는 산화막(14)의 두께가 80∼100Å 정도가 되도록 조절한다.

그 다음, 도 1b를 참조하면, 상기 산화막(14)에 대해 반응성 이온 식각(Reactive Ion Etching)을 실시한다. 수직 식각능력이 우수한 전면 식각(blanket etching)을 적절한 조건으로 실시하면, 질화막 패턴(10) 상부에는 PE-TEOS인 산화막(14)이 두껍게 형성되어 있기 때문에 반도체기판(100) 상부의 산화막(14)막을 얇게 식각할 수 있다. 이때, 기판(100)쪽에 비해 질화막 패턴(10) 측벽에 형성된 PE-TEOS인 산화막(14)의 식각이 20％ 미만이 되도록 식각 조건을 조절하고, 질화막 패턴(10) 상부에 약간(10Å 정도)의 산화막(14)을 남겨놓아 후속공정 진행시 하부 구조물이 손상되는 것을 방지하도록 한다.

그 다음, 도 1c를 참조하면, 이후 SEG 공정을 위해 적절한 조건으로 엑스-시튜(ex-situ)로 세정을 실시하여 기판(100)에 남겨진 잔유물을 제거한다. 보다 상세하게 세정 공정은, 먼저 황산(H₂SO₄) 용액을 이용하여 탄소(carbon) 오염물질을 제거하고, 50 ∼ 100:1로 희석된 불산(HF) 용액에 30초 이하로 처리하여 기판(100) 표면에 남겨진 PE-TEOS 산화막(14)을 제거하여 질화막 패턴 사이의 기판 표면을 노출시킨다.

이 후, 통상의 SEG 방법으로 상기 질화 패턴(10) 사이의 노출된 기판(100) 에 애피택셜 성장막(16)을 형성한다.

이와 같이, 본 발명의 실시예에 의하면 PE-CVD 산화막의 스텝 커버리지가 불량한 특성을 이용하여 단순한 공정으로 종래의 SEG 공정의 문제점을 해결할 수 있다.

도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 SEG 공정을 이용한 반도체 장치의 제조방법을 설명하기 위한 공정 순서도이다.

도 2a를 참조하면, 반도체기판으로서 실리콘기판(200) 위에 소정의 질화막 패턴(20)을 형성하는데, 이 질화막 패턴(20)은 기판의 소정 패턴(미도시함), 예컨대 워드라인 상부에 형성된 캐핑막(미도시함)과, 그 캐핑막 및 소정 패턴을 둘러싼 스페이서(22)를 포함한다. 이때, 상기 질화막 패턴들(20) 사이에는 어스펙트 비가 3 이상이 되는 고단차의 창(window) 또는 콘택홀이 형성된다. 여기서, 상기 창의 크기는 5,000Å 이하가 바람직하다.

그리고, 결과물 전면에 스텝 커버리지(step coverage)가 90％ 이상으로 높은 산화막(24), 예를 들어 LP-TEOS막을 100Å 이하의 얇은 두께로 형성한다. 그 다음, 이 LP-TEOS인 산화막(24) 위에 PE-CVD 방법으로 질화막(26)을 160∼300Å 정도 증착한다. 이 PE-CVD 방법으로 증착된 질화막(26)은 스텝 커버리지가 60％ 정도이기 때문에, 기판 상부와 질화막 패턴(20)의 측벽에서는 얇게 증착되지만 질화막 패턴(20) 상부면에는 두껍게 증착된다. 예를 들어, 스텝 커버리지가 50％인 경우 기판(200) 위에는 약 80∼150Å 정도가 증착된다.

도 2b를 참조하면, 소정 조건의 반응성 이온 식각(RIE) 공정을 이용하여 상기 질화막(26)을 식각한다. 이때, 식각 공정은 질화막(26)에 대한 LP-TEOS인 산화막(24)의 식각 선택비가 1이상의 되는 조건으로 RIE를 진행하여 기판(200) 상부의 질화막은 제거하고 산화막(24)이 거의 제거되는 시점에서 식각을 종료시킨다. 그러면, 질화막 패턴(20) 측벽의 질화막은 거의 식각되지 않고 남아 있고, 질화막 패턴(20) 상부에는 약간 남아 있게 된다. 이와 같이, 기판(200) 위에 산화막(24)이 얇게, 예컨대 10Å 정도 남겨서 후속 공정시 기판의 손상을 방지하도록 한다.

그 다음, 도 2c를 참조하면, 인산용액을 사용하여 질화막 패턴(20)의 측면에 남아 있는 질화막(26)을 제거한다. 그러면, 질화막 패턴(20)의 측면에는 스페이서(22)와 LP-TEOS인 산화막(24)만이 남아 있게 된다. 이때, LP-CVD에 의한 산화막(24)에 비해 질화막의 식각 선택비가 25배 이상 크기 때문에, 기판은 드러나지 않는다.

도 2d를 참조하면, 이후 SEG 공정을 위해 적절한 조건으로 엑스-시튜(ex-situ)로 세정을 실시하여 기판(200)의 잔유물을 제거한다. 보다 상세하게 상기 세정 공정은 먼저 황산(H₂SO₄) 용액을 이용하여 탄소(carbon) 오염물질을 제거하고, 50 ∼ 100:1로 희석된 불산(HF) 용액에 30초 이하로 처리하여 기판(200) 표면에 잔류하던 산화막(24)을 제거하여 질화막 패턴(20) 사이의 기판 표면을 노출시킨다.

이 후, 상기 질화막 패턴(20) 사이에 노출된 기판에 SEG 공정을 진행하여 기판(200) 위에 애피택셜 성장막(28)을 형성한다.

상술한 바와 같이 본 발명의 다른 실시예는 산화막의 식각속도 조절이 어렵거나, 산화막의 스텝 커버리지가 60％ 이하가 확보되기 어려울 경우 이 방법을 사용하면 첫 번째 실시예와 같은 효과를 얻을 수 있다.

한편, 상기한 실시예에서는 질화막 패턴(10, 20)들이 질화막 스페이서(12, 22)로 둘러싸인 경우에 대해 설명하였으나, 질화막 스페이서 없이 질화막 패턴 자체만을 갖고 있을 경우에도 동일하다.

그리고, 질화막 패턴 사이의 창이 상, 하부 배선층 또는 상부 배선층과 반도체기판을 접속시키기 위한 콘택홀일 경우에도 본 발명의 제조 방법을 적용할 수 있다.

상기한 바와 같이 본 발명에 의하면, SEG 공정에서 패턴 물질이 질화막일 때 PE-CVD 막의 불량한 스텝 커버리지가 특성을 이용하여 그 표면에 얇은 산화막을 형성함으로써, SEG 형성시 선택성을 향상시킬 수 있다. 또한, 선택성을 증가시키기위해 투입되는 HCl의 양을 줄일 수 있으므로, SEG 성장속도를 증가시킬 수 있다. 또한, 질화막과 산화막은 반도체기판에 비해 서로 반대되는 열팽창 계수를 가지고 있어 이들의 이중막을 형성할 경우 열적 팽창을 상쇄시킬 수 있기 때문에, SEG 형성시 문제가 되는 결함의 발생을 줄일 수 있다.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (11)

1. 반도체기판의 하부 구조 상에, 상기 기판의 일부를 노출시키는 질화막 패턴을 형성하는 단계;

   상기 질화막 패턴이 형성된 기판의 전면에 산화막을 형성하는 단계;

   상기 산화막에 대해 전면식각을 실시하여 질화막 패턴 사이의 기판 표면을 노출시키는 단계; 및

   상기 기판에 선택적 에피택셜 성장법을 실시하여 애피택셜 성장막을 형성하는 단계를 포함하는 것을 특징으로 하는 SEG 공정을 이용한 반도체 장치의 제조방법.
2. 제 1항에 있어서, 상기 질화막 패턴은 상기 기판의 소정 패턴 상부에 형성된 캐핑막 또는 그 캐핑막 및 소정 패턴을 둘러싼 스페이서를 포함하는 것을 특징으로 하는 SEG 공정을 이용한 반도체 장치의 제조방법.
3. 제 1항에 있어서, 상기 산화막은 스텝 커버리지가 60％ 이하가 되도록 형성하는 것을 특징으로 하는 SEG 공정을 이용한 반도체 장치의 제조방법.
4. 제 3항에 있어서, 상기 산화막은 PE-CVD 방법으로 형성하는 것을 특징으로 하는 SEG 공정을 이용한 반도체 장치의 제조방법.
5. 제 1항에 있어서, 상기 SEG를 형성하는 단계 전에, 엑스-시튜로 세정을 실시하여 기판 상의 잔유물을 제거하는 단계를 더 포함하는 것을 특징으로 하는 SEG 공정을 이용한 반도체 장치의 제조방법.
6. 반도체기판의 하부 구조 상에, 상기 기판의 일부를 노출시키는 질화막 패턴을 형성하는 단계;

   상기 질화막 패턴이 형성된 기판의 전면에 산화막을 형성하는 단계;

   상기 산화막 위에 질화막을 형성하는 단계;

   상기 기판 위에 형성된 질화막 및 산화막을 식각하여 질화막 패턴 사이의 기판 표면을 노출시키는 단계; 및

   상기 기판에 선택적 에피택셜 성장법을 이용하여 애피택셜 성장막을 형성하는 단계를 포함하는 것을 특징으로 하는 SEG 공정을 이용한 반도체 장치의 제조방법.
7. 제 6항에 있어서, 상기 질화막 상기 기판의 소정 패턴 상부에 형성된 캐핑막또는 그 캐핑막 및 소정 패턴을 둘러싼 스페이서를 포함하는 것을 특징으로 하는 SEG 공정을 이용한 반도체 장치의 제조방법.
8. 제 6항에 있어서, 상기 질화막은 스텝 커버리지가 60％ 이하가 되도록 형성하는 것을 특징으로 하는 SEG 공정을 이용한 반도체 장치의 제조방법.
9. 제 6항에 있어서, 상기 질화막은 PE-CVD 방법으로 형성하고, 상기 산화막은 LP-CVD 방법으로 형성하는 것을 특징으로 하는 SEG 공정을 이용한 반도체 장치의 제조방법.
10. 제 6항에 있어서, 상기 질화막 및 산화막을 식각하는 단계에서, 상기 질화막에 대한 산화막의 식각 선택비가 1이상이 되는 조건으로 식각하는 것을 특징으로 하는 SEG 공정을 이용한 반도체 장치의 제조방법.
11. 제 6항에 있어서, 상기 SEG를 형성하는 단계 전에, 엑스-시튜로 세정을 실시하여 반도체기판 상의 잔유물을 제거하는 단계를 더 포함하는 것을 특징으로 하는 SEG 공정을 이용한 반도체 장치의 제조방법.