KR20010063701A - 반도체 소자의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 콘택홀 종횡비가 큰 고집적 메모리 소자에서 콘택 저항이 우수한 C-54 TiSi2막을 콘택홀 저면을 이루는 실리콘 기판의 접합부에 형성하는데 있어서, C-54 TiSi2막 형성을 촉진하는 Ta막 형성후 저온 급속 열공정으로 형성함으로써 콘택 저항을 낮추고 비용을 절감할 수 있는 반도체 소자의 금속 배선 형성 방법이 개시된다.

Description

반도체 소자의 금속 배선 형성 방법 {Method of forming a metal wiring in a semiconductor device}
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 금속 콘택 저항을 개선할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화 되어감에 따라 콘택 저항을 개선시키는 방안이 연구되어지고 있다. 최근 널리 적용되고 있는 콘택 저항 개선방안으로 콘택홀 저면의 콘택 부위에 실리사이드층을 형성하는 방안이 있다.
종래 반도체 소자의 금속 배선 형성 방법은 실리콘 기판 상에 층간 절연막을 형성한 후 실리콘 기판이 노출되도록 콘택홀을 형성한다. 콘택홀이 형성된 전체 구조상에 Ti/TiN을 증착 시켜 배리어 메탈층(barrier metal layer)을 형성한 후, 콘택 저항을 개선시키기 위해 열처리 공정을 실시하여 콘택홀 저면에 실리사이드층을 형성하고, 이후 콘택홀을 금속층으로 매립하여 금속 배선을 형성하였다.
상기에서, 실리사이드층은 650℃에서 급속 열처리 공정(RTP)으로 형성하며, 이때에 형성된 실리사이드층은 콘택 저항이 우수한 C-54 TiSi2상이 형성되지 않고 C-49상이나 또는 비정질 Ti-Si 상으로 오믹 콘택이 형성되었다.
최근에는 Ti막을 화학적 기상증착(CVD)방법으로 형성하여 C-54 TiSi2상을 형성하려는 시도가 진행중이나, 증착 온도가 높아서 트랜지스터의 전기적 특성에 영향을 미치거나 누설전류가 증가시키는 문제가 발생하였다. 또한, 화학적 기상증착방법으로 Ti막 형성시 장비에 대한 투자 비용이 발생하는 문제가 있다.
따라서, 본 발명은 현재 일반적으로 사용중인 장비를 이용하여 콘택 저항이 우수한 C-54 TiSi2막을 저온에서 형성하므로써 트랜지스터의 전기적 특성 저하 없이 콘택 저항을 낮출 수 있어, 메모리 소자의 고집적화를 실현할 수 있을 뿐만 아니라 소자의 수율 및 신뢰성을 향상시키면서 비용도 절감할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 실리콘 기판 상에 층간절연막을 형성한 후 상기 실리콘 기판이 노출되도록 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 전체상부면에 Ta막 및 배리어 메탈층을 형성한 후, 저온급속 열공정을 실시하여 콘택홀 저면의 실리콘 기판에 실리사이드층을 형성하는 단계; 및 상기 콘택홀이 매립되도록 금속층을 증착하고 패터닝하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
도 1a 내지 도 1c는 본 발명에 다른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
1 : 실리콘 기판 2 : 층간 절연막
3 : 콘택홀 4 : Ta막
5 : 배리어 메탈층 6 : C-54 TiSi2막
7 : 금속 배선
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 실리콘 기판(1) 상에 층간 절연막(2)을 형성한 후 실리콘 기판(1)이 노출되도록 콘택홀(3)을 형성하고, 콘택홀(3)이 형성된 전체 상부면에 Ta막(4)을 형성한다.
상기에서, Ta막(4)은 물리 기상증착(PVD) 방법으로 5 내지 50Å 두께가 되도록 형성한다.
도 1b를 참조하면, Ta막(4)이 형성된 전체 상부면에 배리어 메탈층(5)을 형성한 후, 저온급속 열공정을 실시하여 콘택홀(3) 저면의 실리콘 기판(1)에 실리사이드층인 C-54 TiSi2막(6)을 형성시킨다.
상기에서, 배리어 메탈층(5)은 Ti/TiN막, Ti막 및 TiN막 중 어느 하나로 이루어지며, Ti막 증착시 이온화 금속 플라즈마(IMP)방법을 이용하고, TiN막은 화학기상증착(CVD)방법으로 형성한다. C-54 TiSi2막(6)은 저온급속 열공정에 의해 C-54 TiSi2로 상전이 되어 형성되는데, 이때 저온급속 열공정 온도는 500 내지 700℃의 온도이며, 가장 적당한 온도는 550℃의 온도이다. 열공정 동안 실리콘 기판(1)의 Si가 확산되고, 확산된 Si가 Ta막(4)을 거쳐서 배리어 메탈층(5)의 Ti와 반응하므로 콘택홀(3)의 측벽에서는 반응하지 않고 Ta막(4) 및 배리어 메탈층(5)은 그대로 유지된다.
일반적으로, C-54 TiSi2상전이는 750℃ 이상의 온도에서 일어난다고 알려져 있으나, 본 발명에서는 이보다 낮은 온도인 500 내지 700℃의 온도에서 상전이 되도록 한다. 이는 Ta막(4)이 C-54 상으로 전이되는 것을 촉진하는 역할을 하기 때문에 일반적인 상전이 온도보다 200℃ 이상 낮은 급속 열공정(RTP)에서 얻을 수 있다. 그러나 Ta막(4)이 두껍게 형성되면 상전이 온도가 증가되므로 50Å 이하의 두께로 얇게 형성하는 것이 필수적이다.
Ta막(4)을 얇게 형성하는 위하여 현재 64M 급 이상 소자에서 종횡비가 큰 금속 콘택이 스텝 커버리지(step coverage)가 열악해지는 것을 이용한다. 예를 들어 종횡비가 5 내지 10 인 금속 콘택은 스퍼터링(sputtering)에 의한 스텝 커버리지가10% 이하이므로 5 내지 50Å 두께의 Ta막(3)을 형성하기 위하여 타겟 두께를 100Å 정도하면 콘택홀(3) 내부에서는 충분히 얇은 두께의 Ta막(4)을 얻을 수 있다.
도 1c는 C-54 TiSi2막(6)이 형성된 전체 상부면에 금속층 증착 및 패터닝 공정으로 금속 배선(7)을 형성한 상태의 단면도이다.
상기에서, 금속 배선(7)은 Al, Cu 및 W 중 어느 하나로 이루어 진다.
상술한 바와 같이, 본 발명은 콘택홀 종횡비가 큰 고집적 메모리 소자에 적용하여 콘택 저항이 우수한 실리사이드층인 C-54 TiSi2층을 형성함으로써 금속 콘택 저항을 종래 보다 1/2 내지 1/3 수준으로 낮출 수 있고, 저온에서 급속 열공정을 실시할 수 있으므로 비용이 절감된다. 또한, 종래 사용하는 배리어막 기술을 그대로 사용하고, 추가 화학기상증착 장비를 도입하지 않아도 됨으로 비용이 절감되는 효과가 있다.

Claims (5)

  1. 실리콘 기판 상에 층간절연막을 형성한 후 상기 실리콘 기판이 노출되도록 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 전체상부면에 Ta막 및 배리어 메탈층을 형성한 후, 저온급속 열공정을 실시하여 콘택홀 저면의 실리콘 기판에 실리사이드층을 형성하는 단계; 및
    상기 콘택홀이 매립되도록 금속층을 증착하고 패터닝하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 Ta막은 물리기상증착 방법으로 5 내지 50Å 두께가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 배리어 메탈층은 Ti/TiN막, Ti막 및 TiN막 중 어느 하나를 증착하여 형성하며, 상기 Ti막 증착시 이온화 금속 플라즈마 방법으로 형성하고, 상기 TiN막은 화학기상증착 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 저온급속 열공정은 550℃ 로 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 실리사이드층은 C-54 TiSi2인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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