KR20010063596A - 에스램 디바이스 및 그 제조방법 - Google Patents
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Abstract
본 발명은 공정 여유도를 확보할 수 있는 에스램 디바이스 및 그 제조방법을 개시한다. 개시된 본 발명은 적소에 필드 산화막이 구비된 반도체 기판; 상기 반도체 기판내에 형성된 P웰; 상기 P웰 저부에 형성되며, 파워를 전달하는 N웰; 상기 P웰 상에 형성된 게이트 전극, 소오스 및 드레인 영역을 구비한 각각 한쌍의 억세스 트랜지스터 및 드라이브 트랜지스터; 상기 드라이브 트랜지스터의 각 드레인 영역 및 게이트 전극과 각각 연결되는 제 1 및 제 2 저항; 상기 드라이브 트랜지스터의 각 소오스 영역과 각각 연결되는 그라운드 라인 및; 상기 억세스 트랜지스터의 소오스 영역과 각각 콘택되는 비트 라인을 포함하며, 상기 P웰의 소정 영역에 P웰을 관통하도록 형성되며, 제 1 저항 및 제 2 저항중 어느 하나와 상기 N웰을 연결시키는 연결 영역을 포함하는 것을 특징으로 한다.
Description
본 발명은 에스램(SRAM) 디바이스 및 그 제조방법에 관한 것으로, 보다 구체적으로는 공정 여유도를 확보할 수 있는 에스램 디바이스 및 그 제조방법에 관한것이다.
반도체 메모리 디바이스는 기억방식에 따라 디램(DRAM)과 에스램으로 분류된다. SRAM은 빠른 스피드와 저전력 소모 및 단순작동으로 구동되는 디바이스로서 매우 각광받는 메모리 디바이스이다. 또한 디램과는 달리 주기적으로 저장된 정보를 리프레시할 필요가 없을 뿐만 아니라 설계가 용이한 장점을 갖는다.
일반적으로, 에스램 셀은 2개의 풀다운(pull-down, 이하 드라이브 트랜지스터) 디바이스와, 2개의 억세스(access) 디바이스 및 2개의 풀업(pull-up)디바이스로 구성되고, 풀업 디바이스의 구성에 따라 완전 CMOS형과, 고부하저항(HLR; High Load Resistor)형과, 박막 트랜지스터(TFT; Thin Film Transistor)형의 3가지 구조로 분류된다. 완전 CMOS형은 P채널 벌크 모스펫(P-channel bulk MOSFET)이 풀업 디바이스로 사용되고, HLR형은 높은 저항값을 갖는 폴리실리콘층이 풀업디바이스로 사용되며, TFT형은 P채널 폴리실리콘 TFT가 풀업 디바이스로 사용된다.
여기서, 고부하 저항 형의 에스램 디바이스는 도 1에 도시된 바와 같이, 대칭배치되고 워드 라인(W/L1,W/L2) 턴온시 비트 라인 신호를 전달하는 한 쌍의 억세스 트랜지스터(Q1,Q2)와, 각 억세스 트랜지스터(Q1,Q2)의 드레인과 드레인이 접속되며 소오스는 그라운드 라인(Vss)과 접속되고 게이트는 대칭배치된 억세스 트랜지스터의 드레인과 접속되는 대칭 배치된 한 쌍의 드라이브 트랜지스터(Q3,Q4) 및 상기 드라이브 트랜지스터의 드레인과 파워 라인(Vcc) 사이에 연결되는 대칭 배치된 한 쌍의 고부하 저항(R1,R2)을 포함한다.
여기서, 억세스 트랜지스터(Q1,Q2) 및 드라이브 트랜지스터(Q3,Q4)는 기판 표면에 집적되는 반면, 부하 저항(R1,R2), 파워 라인(Vcc), 그라운드 라인(Vss) 및 비트 라인(Bit,/Bit)등은 기판 표면과 층을 달리하는 상부에 모두 집적된다.
이에따라, 기판 상부에는 부하 저항, 파워 라인, 그라운드 라인 및 비트라인이 한꺼번에 집적되므로, 기판 상부에 다수개의 라인 패턴들이 조밀하게 밀집하게 되어, 패턴간의 공정 여유도를 확보하기 매우 어렵다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로, 공정 여유도를 확보할 수 있는 에스램 디바이스 및 그 제조방법을 제공하는 것이다.
도 1은 일반적인 고부하저항 형 에스램 디바이스의 회로도.
도 2a 내지 도 2c는 본 발명에 따른 에스램 디바이스를 설명하기 위한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
10 - 반도체 기판 11 - 필드 산화막
12 - P웰 13 - 파워 라인용 N웰
14 - 게이트 절연막 15a,15b - 게이트 전극
17a,17b - 소오스, 드레인 전극 18,23,25 - 층간 절연막
19 - 연결 영역 20a,20b - 제 1 및 제 2 저항
24 - 그라운드 라인 26 - 비트 라인
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 본 발명은 적소에 필드 산화막이 구비된 반도체 기판; 상기 반도체 기판내에 형성된 P웰; 상기 P웰 저부에 형성되며, 파워를 전달하는 N웰; 상기 P웰 상에 형성된 게이트 전극, 소오스 및 드레인 영역을 구비한 각각 한쌍의 억세스 트랜지스터 및 드라이브 트랜지스터; 상기 드라이브 트랜지스터의 각 드레인 영역 및 게이트 전극과 각각 연결되는 제 1 및 제 2 저항; 상기 드라이브 트랜지스터의 각 소오스 영역과 각각 연결되는 그라운드 라인 및; 상기 억세스 트랜지스터의 소오스 영역과 각각 콘택되는 비트 라인을 포함하며, 상기 P웰의 소정 영역에 P웰을 관통하도록 형성되며, 제 1 저항 및 제 2 저항중 어느 하나와 상기 N웰을 연결시키는 연결 영역을 포함하는 것을 특징으로 한다.
여기서, 상기 연결 영역은 고농도 N형 불순물 영역이다.
또한, 본 발명의 다른 견지에 의하면, 필드 산화막이 형성된 반도체 기판상에 P웰을 형성하는 단계; 상기 P웰 저부에 파워 라인용 N웰을 형성하는 단계; 상기 P웰 상부에 게이트 전극, 소오스 및 드레인 영역을 구비한 억세스 트랜지스터 및 드라이브 트랜지스터를 형성하는 단계; 상기 억세스 트랜지스터와 드라이브 트랜지스터의 공통 노드 영역이 구비된 반도체 기판상에 제 1 층간 절연막을 형성하는 단계; 상기 필드 산화막 하부의 P웰 영역이 노출되도록 제 1 콘택홀을 형성하는 동시에, 드라이브 트랜지스터의 드레인 영역 및 게이트 전극이 동시에 노출되도록 제 1 층간 절연막을 패터닝하여 제 2 콘택홀을 형성하는 단계; 상기 제 1 콘택홀내에 고농도 N형 불순물을 주입하여, P웰을 관통하는 연결 영역을 형성하는 단계; 및 상기 노출된 제 1 및 제 2 콘택홀에 제 1 및 제 2 저항을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 및 제 2 저항을 형성하는 단계 이후에, 상기 제 1 및 제 2 저항이 형성된 제 2 층간 절연막을 형성하는 단계; 상기 드라이브 트랜지스터의 소오스 영역이 노출되도록 제 2 및 제 1 층간 절연막을 식각하는 단계;상기 노출된 드라이브 트랜지스터의 소오스 영역과 콘택되도록 제 2 층간 절연막 상부에 그라운드 라인을 형성하는 단계; 상기 제 2 층간 절연막 결과물 상부에 제 3 층간 절연막을 형성하는 단계; 상기 억세스 트랜지스터의 소오스 영역이 노출되도록 제 3, 제 2 및 제 1 층간 절연막을 소정부분 식각하는 단계; 및 상기 노출된 억세스 트랜지스터의 소오스 영역과 콘택되도록 제 3 층간 절연막 상부에 비트 라인을 형성하는단계를 포함하는 것을 특징으로 한다. 또한, 상기 N웰 형성용 불순물은 상기 P웰 형성용 불순물 보다 더 고농도를 갖는 것을 특징으로 한다.
본 발명에 의하면, 에스램 디바이스에서 파워 라인 즉, Vcc 라인을 반도체 기판내에 N웰 형태로 형성하여, 기판 상부에 형성되는 도전 라인의 수를 감소한다. 이에따라, 도전 라인의 수가 감소되므로, 도전 라인간의 간격이 증대되어, 공정 여유도가 향상된다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2c는 본 발명에 따른 에스램 디바이스를 설명하기 위한 단면도이다. 여기서, 상기 도면은 에스램의 각 부분을 나타내기 위하여 임의적으로 절단한 단면도이다.
도 2a를 참조하여, P형 반도체 기판(10) 상부에 디바이스가 형성될 액티브 영역이 한정되도록 필드 산화막(11)을 공지의 로코스 방식으로 형성한다. 그리고나서, 반도체 기판(10)내에 N형 모스 트랜지스터를 형성하기 위하여, P웰 형성용 불순물을 주입하여, 소정 깊이를 갖는 P웰(12)을 형성한다. 그후, 다시 이온 주입 에너지를 조절하여 P웰(12) 저부에, N웰 형성용 불순물을 주입하여, N웰(13)을 형성한다. 이때, 본 발명의 N웰(13)은 본 발명의 주요 부분으로서, 에스램 디바이스의 파워 라인(Vcc 라인)으로 동작하게 된다. 그 다음, 반도체 기판(10) 상부에 게이트 절연막(14) 및 제 1 폴리실리콘막을 증착한후, 제 1 폴리실리콘막 및 게이트 절연막(14)을 소정 부분 패터닝하여, 억세스 트랜지스터의 게이트 전극(15a) 및 드라이브 트랜지스터의 게이트 전극(15b)을 형성한다. 그후, 게이트 전극(15a,15b)의 측벽에 공지의 방법으로 스페이서(16)를 형성한다. 그리고, 게이트 전극(15a,15b) 양측 노출된 반도체 기판(10), 더욱 자세하게는 반도체 기판(10)의 P웰(12)에 N 형 불순물을 주입하여, 각 트랜지스터의 소오스, 드레인 영역(17a,17b)을 형성하여, 억세스 트랜지스터 및 드라이브 트랜지스터가 완성된다. 그후, 트랜지스터가 완성된 반도체 기판(10) 결과물 상부에 제 1 층간 절연막(18)을 형성한다.
그 다음으로, 도 2b에서와 같이, 드라이브 트랜지스터의 드레인 영역(17b) 및 필드 산화막(11)의 소정 부분이 오픈되도록 층간 절연막을 식각하여, 제 1 및 제 2 콘택홀(H1,H2)을 형성한다. 이때, 드라이브 트랜지스터의 드레인 영역을 오픈시키는 제 1 콘택홀(H1)은 드레인 영역(15b)을 노출시킴과 동시에, 드라이브 트랜지스터의 게이트 전극(15b)의 소정 부분을 노출시킨다. 또한, 제 2 콘택홀(H2)을 형성하기 위한 층간 절연막(18)의 식각 공정시, 필드 산화막(11)의 성분과 층간 절연막(18)의 성분이 동일하기 때문에, 제 2 콘택홀(H2)은 필드 산화막(11) 저부의 P웰(12)이 노출된다. 그 다음, 노출된 제 2 콘택홀(H2)에 고농도 N형 불순물을 주입하여 연결 영역(19)을 형성한다. 이때, 연결 영역(19)을 구성하는 고농도 N형의 불순물은 상기 P웰 형성용 불순물 보다 더 고농도임이 바람직하며, P웰(12) 표면으로 부터 N웰(13)까지 닿을 정도의 깊이 즉, P웰(12)을 관통할만큼의 깊이를 갖는다.
다음으로 도 2c에 도시된 바와 같이, 노출된 드레인 영역(17b) 및 연결 영역(19)과 콘택되도록 폴리실리콘막을 증착한다음, 소정 부분 패터닝하여, 제 1및 제 2 저항(20a,20b)을 형성한다. 이때, 저항을 형성하기 위한 폴리실리콘막은 고저항치를 갖도록 불순물을 도핑하지 않음이 바람직하다. 또한, 제 1 저항(20a)은 연결 영역(19)과 콘택되어, N웰(12)에 전달되는 파워 즉, Vcc 전압을 인가받는다. 이때, 도면에서는 제 1 저항(20a)은 연결 영역(19)과 콘택되는 것으로만 보여지지만, 제 1 저항(20a)의 일측이 연결 영역(19)과 연결되는 것이고, 타측은 드라이브 트랜지스터의 게이트 전극(15b)과 드레인 영역(17b)과 콘택된다. 또한, 제 2 저항(20b)역시 드라이브 트랜지스터의 게이트 전극(15b)과 드레인 영역(17b)과 콘택된 것으로 보여지지만, 타측은 연결 영역(19)을 통해 N웰(13)과 접속된다.
그후, 제 1 및 제 2 저항(20a,20b)이 형성된 제 1 층간 절연막(18) 상부에 제 2 층간 절연막(24)을 증착한다. 그리고나서, 드라이브 트랜지스터의 소오스 영역(17a-1)이 노출되도록 제 1 및 제 2 층간 절연막(18,23)을 소정 부분 식각하여, 콘택홀을 형성한다. 그리고나서, 실리사이드막을 제 2 층간 절연막(23) 상부에 증착한다음, 소정 부분 식각하여, 그라운드 라인(24:Vss)을 형성한다.
그 다음, 그라운드 라인(24)이 형성된 제 2 층간 절연막(23) 상부에 제 3 층간 절연막(25)을 증착한다음, 억세스 트랜지스터의 소오스 영역(17a-2)이 노출되도록 제 3, 제 2 및 제 1 층간 절연막(25,23,18)을 식각한다. 그후, 노출된 억세스 트랜지스터의 소오스 영역(17a-2)과 콘택되도록 금속층을 증착한다음, 소정 부분 패터닝하여, 비트 라인(26)을 형성한다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 에스램 디바이스에서파워 라인 즉, Vcc 라인을 반도체 기판내에 N웰 형태로 형성하여, 기판 상부에 형성되는 도전 라인의 수를 감소시킨다. 이에따라, 기판 상에 형성되는 도전 라인의 수가 감소되므로, 도전 라인간의 간격이 증대되어, 공정 여유도가 향상된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (5)
- 적소에 필드 산화막이 구비된 반도체 기판;상기 반도체 기판내에 형성된 P웰;상기 P웰 저부에 형성되며, 파워를 전달하는 N웰;상기 P웰 상에 형성된 게이트 전극, 소오스 및 드레인 영역을 구비한 각각 한쌍의 억세스 트랜지스터 및 드라이브 트랜지스터;상기 드라이브 트랜지스터의 각 드레인 영역 및 게이트 전극과 각각 연결되는 제 1 및 제 2 저항;상기 드라이브 트랜지스터의 각 소오스 영역과 각각 연결되는 그라운드 라인 및;상기 억세스 트랜지스터의 소오스 영역과 각각 콘택되는 비트 라인을 포함하며,상기 P웰의 소정 영역에 P웰을 관통하도록 형성되며, 제 1 저항 및 제 2 저항중 어느 하나와 상기 N웰을 연결시키는 연결 영역을 포함하는 것을 특징으로 하는 에스램 디바이스.
- 제 1 항에 있어서, 상기 연결 영역은 고농도 N형 불순물로 형성되는 것을 특징으로 하는 에스램 디바이스.
- 필드 산화막이 형성된 반도체 기판상에 P웰을 형성하는 단계;상기 P웰 저부에 파워 라인용 N웰을 형성하는 단계;상기 P웰 상부에 게이트 전극, 소오스 및 드레인 영역을 구비한 억세스 트랜지스터 및 드라이브 트랜지스터를 형성하는 단계;상기 억세스 트랜지스터와 드라이브 트랜지스터의 공통 노드 영역이 구비된 반도체 기판상에 제 1 층간 절연막을 형성하는 단계;상기 필드 산화막 하부의 P웰 영역이 노출되도록 제 1 콘택홀을 형성하는 동시에, 드라이브 트랜지스터의 드레인 영역 및 게이트 전극이 동시에 노출되도록 제 1 층간 절연막을 패터닝하여 제 2 콘택홀을 형성하는 단계;상기 제 1 콘택홀내에 고농도 N형 불순물을 주입하여, P웰을 관통하는 연결 영역을 형성하는 단계; 및상기 노출된 제 1 및 제 2 콘택홀에 제 1 및 제 2 저항을 형성하는 단계를 포함하는 것을 특징으로 하는 에스램 디바이스의 제조방법,
- 제 3 항에 있어서, 상기 제 1 및 제 2 저항을 형성하는 단계 이후에, 상기 제 1 및 제 2 저항이 형성된 제 2 층간 절연막을 형성하는 단계; 상기 드라이브 트랜지스터의 소오스 영역이 노출되도록 제 2 및 제 1 층간 절연막을 식각하는 단계;상기 노출된 드라이브 트랜지스터의 소오스 영역과 콘택되도록 제 2 층간 절연막 상부에 그라운드 라인을 형성하는 단계; 상기 제 2 층간 절연막 결과물 상부에 제 3 층간 절연막을 형성하는 단계; 상기 억세스 트랜지스터의 소오스 영역이 노출되도록 제 3, 제 2 및 제 1 층간 절연막을 소정부분 식각하는 단계; 및 상기 노출된 억세스 트랜지스터의 소오스 영역과 콘택되도록 제 3 층간 절연막 상부에 비트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 에스램 디바이스의 제조방법.
- 제 3 항에 있어서, 상기 N웰 형성용 불순물은 상기 P웰 형성용 불순물 보다 더 고농도를 갖는 것을 특징으로 하는 에스램 디바이스의 제조방법.
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| KR1019990060771A KR100321153B1 (ko) | 1999-12-23 | 1999-12-23 | 에스램 디바이스 및 그 제조방법 |
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| KR1019990060771A KR100321153B1 (ko) | 1999-12-23 | 1999-12-23 | 에스램 디바이스 및 그 제조방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100760910B1 (ko) * | 2005-12-29 | 2007-09-21 | 동부일렉트로닉스 주식회사 | 공통 컨택을 갖는 에스램 메모리 소자 |
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|---|---|---|---|---|
| JPH0417366A (ja) * | 1990-05-11 | 1992-01-22 | Sony Corp | スタティックｒａｍ |
| JPH07123145B2 (ja) * | 1990-06-27 | 1995-12-25 | 株式会社東芝 | 半導体集積回路 |
| KR940000514B1 (ko) * | 1991-07-19 | 1994-01-21 | 삼성전자 주식회사 | 고저항 다결정 실리콘층을 부하소자로 하는 스태틱 램 |
| KR970008618A (ko) * | 1995-07-31 | 1997-02-24 | 김광호 | 버티칼 트랜지스터를 갖는 에스램(sram) 셀 제조방법 |
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1999
- 1999-12-23 KR KR1019990060771A patent/KR100321153B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100760910B1 (ko) * | 2005-12-29 | 2007-09-21 | 동부일렉트로닉스 주식회사 | 공통 컨택을 갖는 에스램 메모리 소자 |
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| KR100321153B1 (ko) | 2002-03-18 |
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| E701 | Decision to grant or registration of patent right | ||
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