KR20010061959A - 이미지 센서 및 그 제조 방법 - Google Patents
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Abstract
포토다이오우드의 투명 전극의 단성을 효과적으로 방지하고 그 감도를 향상시킨 이미지 센서가 제공된다. 본 센서는 ⒜ 투명 기판; ⒝ 기판상에 형성되는 제1 절연층; ⒞ 제1 절연층상에 간격을 가지고 배열된 하부 전극; ⒟ 각각의 하부 전극들과 중첩되도록 제1 절연층상에 형성된 패터닝된 반도체층; ⒠ 각각의 하부 전극들과 중첩되도록 반도체층상에 형성된 투명 상부 전극; ⒡ 상부 전극, 반도체층 및 하부 전극을 피복하도록 형성된 제2 절연층; 및 ⒢ 제2 절연층상에 형성된 패터닝된 신호선층을 포함하며, 신호선층은 제2 절연층의 콘택트 홀들을 통해 반도체 층의 중첩부분들에서 각각의 상부 전극들에 공통으로 전기적으로 접속된다. 패터닝된 반도체층은 상부 전극을 통해 입사광을 받아들이기 위한, 센서의 픽셀 영역들을 정의하는 고립지역들로 분할된 픽셀부, 신호선층과 중첩하는 중첩부, 및 각각의 픽셀부를 대응하는 중첩부중 하나와 접속시키는 접속부를 가진다. 각각의 상부 전극, 반도체층의 픽셀부중 하나, 및 대응하는 하나의 하부 전극이 포토다이오우드를 구성한다.
Description
본 발명은 이미지 센서 및 그 제조 방법에 대한 것으로, 특히, 광전 컨버터층 및 컨버터층의 상면 및 하면에 배치된 상부 및 하부 전극들을 가지며 투명 기판상에 형성된 광전 컨버터(converter) 소자를 포함하는 이미지 센서 및 그 제조 방법에 대한 것이다. 센서는 바람직하게는 팩시밀리, 이미지 스캐너 등에 사용된다.
이미지 센서는, 종이 서류와 같은 감지되는 대상의 표면에 의해 반사되는 광을 검출 또는 감지하기 위해, 다양한 이미지 센싱 장치 또는 장비(예를 들어, 팩시밀리 및 이미지 스캐너)에 포함된다. 이러한 종류의 이미지 센서들은 대상 표면의 이미지를 선형적으로 감지하며, 따라서 일반적으로 광전 컨버터 소자로 기능하는 포토다이오우드 및 스위칭 소자로 기능하는 TFT가 직선상에 배열되는 구조를 가진다. 이러한 일반적 구조가 도 1 내지 4에 도시된다.
도 1에 도시된 바와 같이, 종래 이미지 센서(100)는 특정 방향(여기서 x 방향으로 정의됨)을 따라 연장하는 신호선(110), 선(110)을 따라 x 방향으로 일정한 간격으로 배열된 포토다이오우드(112), 및 선(110)을 따라 x 방향으로 일정한 간격으로 배열된 TFT(113)들을 포함한다. 선(110), 포토다이오우드(112)들 및 TFT(113)들은 투명 기판(101)상에 형성된다.
신호선(110)의 일단은 x 방향에 수직인 방향(여기서는 y 방향으로 정의됨)으로 연장하여, 선(110)을 외부 회로 또는 장치에 전기적으로 접속시키는 패드(120)에 접속된다.
각 포토다이오우드(112)는 정방형에 가까운 픽셀 영역(121)에 형성된다. 후술하는 바와 같이, 픽셀 영역(121)들은 포토다이오우드(112)를 형성하는 패터닝된 비정질 실리콘층에 의해 정의된다. TFT(113) 각각은 대응하는 포토다이오우드(112) 근방에 배치된다.
각 픽셀 영역(121), 인접한 대응하는 포토다이오우드(112), 및 인접한 대응하는 TFT(113)가 센서(100)의 픽셀을 형성한다. 따라서, 센서(100)는 x 방향으로 규칙적으로 배열된 픽셀들을 포함한다고 할 수 있다. 픽셀들이 모두 동일한 구조를 가지기 때문에, 편의상 하나의 픽셀의 구조에 대해서만 이하에서 설명한다.
도 2 내지 4는 각각 도 1의 선Ⅱ-Ⅱ, Ⅲ-Ⅲ, 및 Ⅳ-Ⅳ를 따라 취한 단면도이며, 종래 센서(100)의 상세한 픽셀 구조를 도시한다.
도 4에 도시된 바와 같이, 패터닝된 반도체층(130)이 투명 기판(101)의 상부면상에 형성된다. 층(130)은 직사각형에 가까운 평면 형상을 가진다. 층(130)은 불순물로 선택적으로 도핑되어, TFT(113)의 한 쌍의 소오스/드레인 영역(131a 및 131b)을 형성한다. 소오스/드레인(131a 및 131b) 영역들 사이의 층(130)의 도핑되지 않은 부분은 채널 영역(132)을 형성한다. 동작중에 TFT(113)의 전기적 도전성 채널이 영역(132)에 생긴다.
절연층(102)이 기판(101)의 전체 표면을 피복하도록 형성된다. 층(102)은 반도체 층(130)도 피복한다. 채널 영역(132)상에 배치된 층(102)의 부분은TFT(113)의 게이트 절연막으로 기능한다.
게이트 전극(133)이 게이트 절연막으로 기능하는 절연층(102)의 부분상에 형성된다. 전극(133)은 채널 영역(132)의 바로 위쪽에 위치한다.
제1 층간 절연층(104)이 절연층(102) 전체를 피복하도록 절연층(102)상에 형성된다. 층(104)은 게이트 전극(133)도 피복한다.
도 2에 도시된 바와 같이, 포토다이오우드의 하부 전극(105)이 제1 층간 절연층(104)상에 형성된다. 정방형에 가까운 평면 형상을 가진 전극(105)은 소오스/드레인 영역(131b)으로의 전기적 접속을 위해 사용되는 접속부(105a)를 포함한다. 접속부(105a)는 직사각형에 가까운 형상을 가지도록 형성되며, 영역(131b)쪽으로 연장한다.
정방형에 가까운 평면 형상을 가진 비정질 실리콘층(106)이 포토다이오우드(112)의 하부 전극(105)상에 형성된다. 이 비정질 실리콘층(106)이 센서(100)의 픽셀 영역(121)을 정의한다.
정방형에 가까운 평면 형상을 가진 포토다이오우드(112)의 투명 상부 전극(107)이 하지의 비정질 실리콘층(106)을 완전히 피복하도록 비정질 실리콘층 및 제1 층간 절연층(104)상에 형성된다. 상부 전극(107)은 신호선(110)으로의 전기적 접속을 위해 사용되는 접속부(107a)를 포함한다. 접속부(107a)는 직사각형에 가까운 형상으로 형성된다. 접속부(107a)는 선(110)과 중첩되도록 연장된다.
도 2 및 3에 도시된 바와 같이, 패터닝된 배리어 금속층(108)이 상부 전극(107)의 접속부(107a)상에 형성된다. 층(108)은 신호선(110)내에 함유된 물질이 상부 전극(107)내로 확산되는 것을 방지하는 기능을 한다.
제2 층간 절연층(109)이 하부 전극(105), 상부 전극(107), 및 배리어 금속층(108)을 피복하도록 제1 층간 절연층(104)상에 형성된다.
도 2 내지 4에 도시된 바와 같이, 신호선(110) 및 두 배선(134 및 135)이 제2 층간 절연층(109)상에 형성된다. 신호선(110)은 하지의 상부 전극(107)의 접속부(107a) 및 하지의 배리어 금속층(108)과 중첩된다. 선(110)은 절연층(109)의 콘택트홀(118)을 통해 층(108)과 접촉되어 층(108)(및 전극(107))에 전기적으로 접속된다.
배선(134)의 일단은 제2 층간 절연층(109)의 콘택트홀(136)을 통해 포토다이오우드(112)의 하부 전극(105)의 접속부(105a)와 접촉되며 이에 전기적으로 접속된다. 선(134)의 타단은 하지의 절연층(102) 및 제1 및 제2 층간 절연층(104 및 109)을 관통하는 콘택트홀(137)을 통해 하지의 소오스/드레인 영역(131b)과 접촉되어 이에 전기적으로 접속된다. 따라서, 배선(134)은 하부 전극(105)과 TFT(113)의 소오스/드레인 영역(131b)을 상호접속시킨다.
선(135)의 일단은 하지의 절연층(102) 및 제1 및 제2 층간 절연층(104 및 109)을 관통하는 콘택트홀(138)을 통해 하지의 소오스/드레인 영역(131a)과 접촉되며, 이에 전기적으로 접속된다.
소오스/드레인 영역(131a 및 131b)쌍, 채널 영역(132), 절연층(102), 및 게이트 전극(133)이 TFT(113)를 구성한다. 하부 전극(105), 비정질 실리콘층(106), 및 상부 전극(107)이 포토다이오우드(112) 및 포토다이오우드(112)에서 발생되는전하를 저장하기 위한 커패시터(도시되지 않음)를 구성한다.
다음으로 종래 이미지 센서(100)의 동작이 이하에서 설명된다.
입사광이 포토다이오우드(112)에 입사하면, 포토다이오우드(112)에서 전하가 발생되며 그 캐패시터에 일시적으로 저장된다. 이렇게 캐패시터에 저장된 전하는 스위칭 소자로 기능하는 TFT를 순차적으로 구동시킴으로써 순차적으로 판독되어 전기 신호로서 출력된다. TFT(113)의 구동 동작은 일반적으로 수백 킬로헤르쯔(kHz) 또는 수백 메가헤르쯔(MHz)의 속도로 수행된다.
종래 이미지 센서(100)는 다음과 같은 방식으로 제조된다.
우선, 폴리실리콘층(도시되지 않음)이 투명 기판(101)의 상부면상에 형성된다. 기판(101)은 광의 입사를 위해 예컨대 투명 유리로 이루어진다. 폴리실리콘층은 소정의 형상을 가지도록 패터닝되어, 기판(101)상의 TFT(113)를 위한 패터닝된 반도체층(130)을 형성한다. 실리콘 산화물(SiO2)이 기판 표면 및 반도체층(130) 전체를 피복하도록 기판(101)상에 퇴적되어 기판(101)상에 절연층(102)을 형성한다. 게이트 전극(133)이 반도체층(130)과 중첩되도록 절연층(102)상에 선택적으로 형성된다. 이어서, 특정 불순물이 반도체층(130)에 선택적으로 도핑되어, 소오스/드레인 영역(131a 및 131b)쌍을 형성한다. 층(130)의 도핑되지 않은 부분은 채널 영역(132)을 형성한다.
이어서, SiO2가 기판(101)의 전 표면을 피복하도록 퇴적되어 전체 기판(101)을 피복하는 제1 층간 절연층(104)을 형성한다. 금속층(도시되지 않음)이절연층(104)상에 형성되고 소정의 평면 형상을 가지도록 패터닝되어 접속부(105a)를 포함하는 하부 전극(105)을 형성한다. 예를 들어, 금속층은 크롬(Cr)으로 이루어진다.
약 1㎛의 두께를 가지는 비정질 실리콘층(도시되지 않음)이 제1 층간 절연층(104)상에 형성되며, 이어서, 소정의 평면 형상을 가지도록 패터닝되어 패터닝된 비정질 실리콘층(106)을 형성한다. 이 패터닝 공정을 통해, 층(106)이 고립지역(island)들로 분할된다. 층(106)의 이러한 고립 지역들이 도 1에 도시된 바와 같이 정방형 픽셀 영역(121)들을 정의한다. 각 영역(121)의 4변은 약 50 내지 100㎛이다.
투명한 전기적 도전층(도시되지 않음)이 비정질 실리콘층(106) 전체를 피복하도록 제1 층간 절연층(104)상에 형성된다. 예를 들어, 전기적 도전층은 ITO(Indium Tin Oxide)로 이루어진다. 이렇게 형성된 전기적 도전층은 소정의 형상을 가지도록 패터닝되어, 접속부(107a)를 가진 포토다이오우드(112)의 투명 상부 전극(107)을 형성한다. 전극(107)은 층(104 및 106)사이의 단차(즉, 높이차)를 피복하도록 형성된다.
배리어 금속층(108)은 상부 전극(107)의 접속부(107a)상에 선택적으로 형성된다. 층(108)은 위쪽의 신호선(110)과 접속부(107a)가 중첩되는 영역에만 위치한다.
또한, 실리콘 질화물(Si3N4)과 같은 절연체가 기판(101)의 전 표면을 피복하도록 제1 층간 절연층(104)상에 퇴적되어, 제2 층간 절연층(109)을 형성한다. 배리어 금속층(108)을 노출시키는 콘택트홀(118) 및 하부 전극(105)의 접속부(105a)를 노출시키는 콘택트홀(136)을 형성하기 위해, 층(109)이 선택적으로 제거된다. 이와 동시에, 소오스/드레인 영역(131a 및 131b)들을 각각 노출시키는 콘택트홀(137 및 138)을 형성하기 위해, 제2 및 제1 층간 절연층(109 및 104)이 선택적으로 제거된다.
금속층(도시되지 않음) 콘택트홀(118, 136, 137 및 138)을 채우도록 제2 층간 절연층(109)상에 형성된다. 이렇게 형성된 금속층은 소정의 형성을 가지도록 패터닝되어 층(109)상의 신호선(110) 및 배선(134 및 135)들을 형성한다. 금속층은 예컨대 알루미늄으로 이루어진다.
상기 공정 단계들을 통해, 도 1에 도시된 종래 이미지 센서(100)가 제조된다.
종래 이미지 센서(100)에 있어서, 포토다이오우드(112)는 하부 전극(105), 비정질 실리콘층(106), 및 투명 상부 전극(107)의 적층 구조를 가지며, 동시에, 상부 전극(107)은, 위쪽에 형성된 신호선(110)과의 전기적 접속을 위해, 제1 층간 절연층(104)과 비정질 실리콘층(106) 사이의 단차(즉, 높이차)를 피복하도록 형성된다. 따라서, 도 2에서 화살표(A)에 의해 도시된 바와 같이, 상부 전극(107)이 층(106)의 상부 에지 근처에서 단선되는 경향이 있다.
전극(107)의 단선을 방지하기 위해, 비정질 실리콘층(106)의 두께를 감소시킬 수도 있다. 그러나, 이 경우 층(106)의 광학적 흡수 속도가 낮아져 센서(100)자체의 감도를 열화시키는 다른 문제가 발생한다.
반면, 1987년에 공개된 일본 특개소 제62-204570호는 "비정질 실리콘 이미지 센서"를 개시하는데, 여기서는 하부 전극이 기판상에 간격을 두고 배열되며 절연체가 전극들 사이에 형성된 리세스 또는 갭을 채우도록 형성된다. 기판이 그 표면상에 리세스를 가지며 하부 전극이 리세스내에 매립되도록 형성되는 다른 구조도 개시된다. 또한, 리세스를 가진 절연층이 기판상에 형성되며, 하부 전극이 리세스내에 매립되도록 형성된 또 다른 구조도 개시된다.
공개번호 제62-204570호에 개시된 임의의 구조가 상기한 종래 이미지 센서(100)에 채택된다면, 하부 전극(105) 근처에 단차가 발생하지 않아 비정질 실리콘(106)의 표면이 실질적으로 평탄해진다. 이것은 비정질 실리콘층(106)이 픽셀 영역(121)들을 정의하는 고립 지역들로 분할되지 않은 경우, 즉, 층(106)이 픽셀 영역(121)들의 정렬 방향을 따라 선형적으로 패터닝된 경우에는 효과적이다.
그러나, 공개 번호 제62-204570호에 개시된 어떤 구조도 상부 전극(107)이 단선되는 경향을 가진다는 상기 문제점을 해결하지는 못한다. 상기한 바와 같이, 전극(107)의 단선은 비정질 실리콘층(106)과 전극(107)사이의 단차에 의해 발생되는데, 이는 하부 전극(105)의 존재 여부에 무관하다. 따라서, 전극(107)의 단락이라는 문제는 공개 번호 제62-204570호에 개시된 어떤 구조를 사용해도 해결될 수 없다.
또한, 고립 지역들로 분할된 비정질 실리콘층(106)을 가지는 종래 이미지 센서(100)에 있어서, 도 1에 도시된 바와 같이, 전극(105) 주변에 약간의 단차가 존재한다 해도, 센서(100) 자체의 동작에는 거의 영향을 주지 않는다.
또한, 하부 전극(105)은 약 100㎚의 두께를 가지며, 비정질 실리콘층(106)은 입사광의 충분한 흡수를 위해 약 1㎛의 두께를 필요로 한다. 따라서, 비정질 실리콘층(106)의 주변부에서의 단차는 센서(100)의 동작에 커다란 영향을 미치는 경향이 있다.
따라서, 본 발명의 목적은 포토다이오우드의 투명 전극의 단선을 효과적으로 방지한 이미지 센서 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 감도를 향상시킨 이미지 센서 및 그 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 이미지에 있어서의 얼룩을 효과적으로 억제하는 이미지 센서 및 그 제조 방법을 제공하는 것이다.
특정하지 않은 목적들과 상기 목적들은 이하의 설명로부터 당업자에 자명해질 것이다.
도 1은 종래 이미지 센서의 구성을 도시하는 개략적 부분 평면도.
도 2는 도 1에서 선Ⅱ-Ⅱ을 따라 취한 단면도.
도 3은 도 1에서 선Ⅲ-Ⅲ을 따라 취한 단면도.
도 4는 도 1에서 선Ⅳ-Ⅳ을 따라 취한 단면도.
도 5는 본 발명의 제1 실시예에 의한 이미지 센서의 회로 구성을 도시하는 회로도.
도 6은 도 5의 제1 실시예에 의한 이미지 센서의 구성을 도시하는 개략적 부분 평면도.
도 7은 도 6에서 선Ⅶ-Ⅶ을 따라 취한 단면도.
도 8은 도 6에서 선Ⅷ-Ⅷ을 따라 취한 단면도.
도 9는 도 6에서 선Ⅸ-Ⅸ을 따라 취한 단면도.
도 10a 내지 10c는 도 6에서 선Ⅶ-Ⅶ을 따라 취한 개략적 부분 단면도로서 도5의 제1 실시예에 의한 이미지 센서 제조 방법을 도시하는 도면.
도 11a 내지 11c는 도 6에서 선Ⅸ-Ⅸ을 따라 취한 단면도로서, 도5의 제1 실시예에 의한 이미지 센서 제조 방법을 도시하는 도면.
도 12는 도 5의 제1 실시예에 의한 이미지 센서를 가진 이미지 스캐너를 도시하는 개략적 단면도.
도 13은 본 발명의 제2 실시예에 의한 이미지 센서의 구성을 도시하는 도 6에서 선Ⅶ-Ⅶ을 따라 취한 개략적 부분단면도.
도 14는 본 발명의 제3 실시예에 의한 이미지 센서의 구성을 도시하는 도 6에서 선Ⅶ-Ⅶ을 따라 취한 개략적 부분단면도.
도 15a 및 15b는 본 발명의 제4 실시예에 의한 이미지 센서의 구성을 도시하는 도 6에서 선Ⅶ-Ⅶ을 따라 취한 개략적 부분단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 투명기판
2 : 절연층
4 : 제1 층간 절연층
5 : 하부 전극
6 : 비정질 실리콘층
7 : 투명 상부 전극
8 : 배리어 금속층
9 : 제2 층간 절연층
10 : 신호선
12 : 포토다이오우드
13 : TFT
39 : 차광층
본 발명의 제1 태양에 의하면, 이미지 센서는
⒜ 투명 기판;
⒝ 기판 위쪽에 형성되는 제1 절연층;
⒞ 제1 절연층상에 간격을 가지고 배열된 하부 전극들;
⒟ 각각의 하부 전극들과 중첩되도록 제1 절연층상에 형성된 패터닝된 반도체층;
⒠ 각각의 하부 전극들과 중첩되도록 반도체층상에 형성된 투명 상부 전극;
⒡ 상부 전극, 반도체층 및 하부 전극을 피복하도록 형성된 제2 절연층; 및
⒢ 제2 절연층상에 형성된 패터닝된 신호선층을 포함하며,
신호선층은 제2 절연층의 콘택트 홀들을 통해 반도체층의 중첩부분들에서 각각의 상부 전극들에 공통적으로 전기적 접속되며;
패터닝된 반도체층은 상부 전극을 통한 입사광을 수광하기 위한, 센서의 픽셀 영역들을 정의하는 고립지역들로 분할된 픽셀부, 신호선층과 중첩하는 중첩부, 및 각각의 픽셀부를 대응하는 중첩부중 하나와 상호접속시키는 상호접속부를 가지며,
각각의 상부 전극, 반도체층의 대응하는 하나의 픽셀부, 및 대응하는 하나의 하부 전극이 포토다이오우드를 구성한다.
본 발명의 제1 태양에 의한 이미지 센서에 있어서, 하부 전극은 제1 절연층상에 간격을 가지고 배열되며, 패터닝된 반도체층은 각각의 하부 전극들과 중첩되도록 제1 절연층상에 형성된다. 상부 전극은 각각의 하부 전극들과 중첩되도록 반도체층상에 형성된다. 신호선층은 상부 전극, 반도체층 및 하부 전극들을 피복하는 제2 절연층상에 형성된다. 신호선층은 제2 절연층의 콘택트홀에 의해 반도체층의 대응하는 중첩부에서 각각의 상부 전극에 공통적으로 전기적 접속된다.
또한, 패터닝된 반도체층은 입사광을 수광하기 위한, 센서의 픽셀 영역들을 정의하는 고립지역들로 분할된 픽셀부, 신호선층과 중첩하는 중첩부, 및 각 픽셀부를 대응하는 중첩부와 상호접속시키는 상호접속부를 가진다. 각 상부 전극, 반도체층의 대응하는 하나의 픽셀부, 및 대응하는 하나의 하부 전극이 포토다이오우드를 구성한다.
따라서, 투명 상부 전극들은 하지 반도체층의 각 픽셀부의 상부 에지와 접촉하지 않으며, 즉 상부 전극은 반도체층의 픽셀부의 상부 에지 근처를 관통하지 않고 신호선층을 향하여 연장한다. 따라서, 포토다이오우드의 투명 상부 전극의 단선이 효과적으로 예방된다.
또한, 상부 전극의 단선이 효과적으로 예방될 수 있기 때문에, 반도체층의 두께가 충분히 클 수 있다. 이는 이미지 센서의 감도가 향상될 수 있음을 의미한다.
제1 태양에 의한 센서의 바람직한 실시예에서, 패터닝된 차광층이 반도체층과 기판사이에 부가적으로 형성된다. 차광층은 기판을 통해 입사한 광이 반도체층에 도달하는 것을 방지하는 기능을 한다. 본 실시예에서, 반도체층의 중첩부 및/또는 상호접속부가 기판을 통해 입사된 광을 흡수하기 때문에 발생하는 이미지에 있어서의 얼룩이 효과적으로 억제될 수 있다.
본 실시예에서, 바람직하게는, 차광층은 기판을 통해 입사된 광이 반도체층의 상호접속부 및 중첩부에 입사하지 않도록 차단한다. 즉, 차광층은 반도체층의 상호접속부 및 중첩부와 완전히 중첩(또는 완전히 가리게)되도록 형성된다.
본 실시예에서, 차광층은 상부 전극들에 공통되게 전기적으로 접속된다. 이것은 차광층, 반도체층의 상호중첩부 및/또는 접속부, 및 상부 전극이 포토다이오우드로서 동작하는 것을 방지한다.
제1 태양에 의한 센서의 바람직한 다른 실시예에서는, 패터닝된 차광층이 반도체층과 기판 사이에 추가적으로 형성된다. 차광층은 반도체층의 상호접속부에서 발생된 원하지 않는 캐리어들이 반도체층의 픽셀부내로 확산되는 것을 방지하는 기능을 한다. 원하지 않는 캐리어는 기판을 통해 입사된 광이 반도체층의 상호접속부에서 흡수되어 발생된다.
본 실시예에서, 바람직하게는, 차광층은 원하지 않는 캐리어의 확산 길이와 차광층과 각 하부 전극이 중첩하는 영역의 폭의 합과 동일한 폭을 가진다.
본 실시예에서, 차광층은 상부 전극들에 공통되게 전기적으로 접속된다. 이것은 차광층, 반도체층의 중첩부 및/또는 상호접속부, 및 상부 전극이 포토다이오우드로서 동작하는 것을 방지한다.
제1 태양에 의한 센서의 또 다른 바람직한 실시예에서는, 패터닝된 제1 차광층이 반도체층과 제1 층간 절연층사이에 추가적으로 형성되며, 동시에, 패터닝된 제2 차광층이 제1 층간 절연층과 기판사이에 추가적으로 형성된다. 제1 차광층은 각 하부 전극과 갭에 의해 이격된다. 제2 차광층은 갭을 피복하도록 형성된다. 제1 및 제2 차광층이 반도체 기판을 통해 입사한 광이 반도체층의 중첩부 및 상호접속부에 도달하는 것을 방지하는 기능을 한다.
본 실시예에서, 바람직하게는, 제2 차광층은 제1 차광층 및 각 하부 전극과 중첩되도록 형성된다.
본 실시예에서, 제1 및 제2 차광층은 상부 전극들에 공통되게 전기적 접속되는 것이 바람직하다. 이것은 제1 및 제2 차광층, 반도체층의 중첩부 및/또는 상호접속부, 및 상부 전극이 포토다이오우드로서 동작하는 것을 방지한다.
본 발명의 제2 태양에 의하면, 이미지 센서의 제조 방법이 제공된다. 이 방법은 제1 태양에 의한 이미지 센서의 제조에 적용될 수 있으며,
⒜ 투명 기판 위쪽에 제1 절연층을 형성하는 단계;
⒝ 제1 절연층상에 간격을 가지고 배열된 하부 전극을 형성하는 단계;
⒞ 각각의 하부 전극들과 중첩되도록 제1 절연층상에 패터닝된 반도체층을 형성하는 단계;
⒟ 각각의 하부 전극들과 중첩되도록 반도체층상에 투명 상부 전극을 형성하는 단계;
⒠ 상부 전극, 반도체층 및 하부 전극을 피복하도록 제2 절연층을 형성하는 단계; 및
⒡ 제2 절연층의 콘택트 홀들을 통해 반도체층의 중첩부분들에서 각각의 상부 전극들에 공통되게 전기적으로 접속되는 패터닝된 신호선층을 제2 절연층상에 형성하는 단계를 포함하며,
단계(c)에서, 패터닝된 반도체층은 상부 전극을 통한 입사광을 수광하기 위한, 센서의 픽셀 영역들을 정의하는 고립지역들로 분할된 픽셀부, 신호선층과 중첩하는 중첩부, 및 각각의 픽셀부와 대응하는 하나의 중첩부를 상호접속시키는 상호접속부를 가지며,
각각의 상부 전극, 반도체층의 대응하는 하나의 픽셀부, 및 대응하는 하나의하부 전극이 포토다이오우드를 구성한다.
본 발명의 제2 태양에 의한 이미지 센서 제조 방법에 있어서, 제1 태양에 의한 센서의 경우와 실질적으로 동일한 이유로, 제1 태양에 의한 센서의 경우와 동일한 효과가 얻어진다.
본 발명의 바람직한 실시예들이 첨부된 도면을 참조하여 이하에서 상세히 기술된다.
제1 실시예
본 발명의 제1 실시예에 의한 이미지 센서(40)는 도 5 내지 9에 도시된 바와 같은 구성을 가진다.
도 5에 도시된 바와 같이, 이미지 센서(40)는 광감지부(41) 및 감지부(41)를 구동시키기 위한 주사 회로(42)를 포함한다.
감지부(41)는 광전 컨버터 소자로 기능하는 포토다이오우드(12), 대응하는 포토다이오우드(12)에서 입사광에 의해 발생된 전하를 일시적으로 저장하는 저장 커패시터(17), 및 스위칭 소자로서 기능하는 TFT(13)를 포함한다.
포토다이오우드(12)는 각 저장 커패시터(17)에 병렬로 접속된다. 각 포토다이오우드(12)의 일단은 대응하는 TFT(13)의 드레인에 접속되며, 타단은 터미널(T1)에 접속된다. 터미널(T1)은 감지부(41)의 출력 터미널로 사용된다.
TFT(13)들의 소오스들은 터미널(T2)에 공통적으로 접속된다. TFT(13)들의 게이트들은 주사 회로(42)의 각 터미널(도시되지 않음)들에 접속된다. 터미널(T2)은 감지부(41)의 접지 터미널로서 사용된다.
도 6은 센서(40)의 감지부(41)의 구체적인 구성을 도시한다.
도 6에 도시된 바와 같이, 센서(40)는 특정 방향(여기서는 x 방향으로 정의됨)으로 연장하는 신호선(10), 선(10)의 근방에서 x 방향으로 일정한 간격으로 배열된 포토다이오우드(12), 포토다이오우드(12) 근방에서 x 방향으로 일정한 간격으로 배열된 TFT(13)들을 포함한다. 선(10), 포토다이오우드(12)들 및 TFT(13)들은 투명 기판(1)상에 형성된다.
선(10)의 일단은 x 방향에 수직인 방향(여기서는 y 방향으로 정의됨)으로 연장하여, 외부 회로 또는 장치에 선(10)을 전기적으로 접속시키기 위한 패드(20)에 접속된다. 패드(20)는 거의 정방형이다. 패드(20)는 도 5에 도시된 출력 터미널(T1)로서 기능한다.
포토다이오우드(12) 각각은 정방형에 가까운 형상을 가진 대응하는 픽셀 영역(21)내에 형성된다. 후술하는 바와 같이, 픽셀 영역(21)은 포토다이오우드(12)를 위해 사용되는 패터닝된 비정질 실리콘층(즉, 비정질 실리콘층의 고립 지역들)에 의해 규정된다. 각 TFT(13)는 대응하는 하나의 포토다이오우드(12) 근처에 배치된다.
각각의 픽셀 영역(21), 대응하는 하나의 인접 포토다이오우드(12), 대응하는 하나의 인접 TFT(13)가 센서(40)의 픽셀을 구성한다. 따라서, 센서(40)는 x 방향으로 규칙적으로 배열된 픽셀을 포함한다. 모든 픽셀들이 동일한 구조를 가지기 때문에, 편의상 하나의 픽셀의 구조만이 이하에서 설명된다.
도 7 내지 9는 도 6에서 각각 선Ⅶ-Ⅶ, Ⅷ-Ⅷ, 및 Ⅸ-Ⅸ을 따라 취한 단면도이며, 센서(40)의 픽셀의 상세 구조를 도시한다.
도 9에 도시된 바와 같이, 패터닝된 반도체층(30)이 투명 기판(1)의 상부면상에 형성되는데, 이는 TFT(13)를 위해 사용된다. 폴리실리콘층이 일반적으로 층(30)에 사용된다. 층(30)은 직사각형에 가까운 평면 형상을 가진다. 층(30)은 적절한 불순물로 선택적으로 도핑되어, TFT(13)의 한 쌍의 소오스/드레인 영역(31a 및 31b)을 형성한다. 층(30)의 도핑되지 않은 부분은 소오스/드레인 영역(31a 및 31b)들 사이의 채널 영역(32)을 형성한다. 동작시에 TFT(13)의 도전성 채널이 영역(32)에 발생된다.
절연층(2)이 기판(1)의 전체 표면을 피복하도록 형성된다. 층(2)은 반도체 층(30)도 피복한다. 채널 영역(32)상에 위치한 층(2)의 부분은 TFT(13)의 게이트 절연막으로 기능한다.
게이트 전극(33)이 절연층(2)의 일부상에 형성된다. 전극(33)은 채널 영역(32)의 바로 위쪽에 위치한다.
종래 이미지 센서(100)와는 달리, 패터닝된 차광층(39)이 절연층(2)상에 추가적으로 형성된다. 도 6에 분명히 도시되듯이, 층(39)은 기판(1)을 통해 신호선(10)의 근방으로 입사하는 광을 효과적으로 차단할 수 있는 길쭉한 모양(즉, 스트립과 같은 형상)을 가진다. 층(39)은 선(10) 아래에 배치되며, 신호선(10)에 평행하게 x 방향으로 연장한다.
차광층(39)은 게이트 전극(33)의 재료와 동일한 재료로 이루어지는 것이 바람직하다. 이 경우, 층(39)과 전극(33)이 동일한 공정 단계에서 형성될 수 있다는부가적인 효과가 있다. 센서(40)의 입사광에 대해 차광성을 가지는 임의의 전기적 도전성 재료가 사용될 수 있다.
제1 층간 절연층(4)이 절연층(2) 전체를 피복하도록 절연층(2)상에 형성된다. 층(4)은 층(2) 상에 형성된 게이트 전극(33)도 피복한다.
도 7에 도시된 바와 같이, 하부 전극(5)이 하지의 차광층(39)과 부분적으로 중첩되도록 제1 층간 절연층(4)상에 형성되어 중첩 영역(25)을 형성한다. 전극(5)은 입사광에 대해 차광성을 가지는 전기적 도전성 재료로 이루어진다. 정방형에 가까운 평면 형상을 가지는 전극(5)은 반도체층(30)의 소오스/드레인 영역(31b)으로의 전기적 접속을 위해 사용되는 접속부(5a)를 포함한다. 접속부(5a)는 거의 직사각형이며 소오스/드레인 영역(31b)을 향해 연장한다.
도 6 및 7에 도시된 바와 같이, 패터닝된 비정질 실리콘층(6)이 하부 전극(5)상에 형성되며, 동시에, 위쪽에 형성되는 신호선(10)과 중첩되도록 Y 방향으로 연장한다. 층(6)은 전극(5) 밖에서 제1 층간 절연층(4)과 접촉된다.
패터닝된 비정질 실리콘층(6)은 각 하부 전극(5)과 거의 완전히 중첩하여 각 픽셀 영역(21)을 정의하는 제1 부분(즉, 픽셀부)(6a), 및 위쪽에 형성되는 신호선(10)과 거의 완전히 중첩하는 제2 부분(즉, 중첩부)(6b), 및 제1 부분(6a)과 제2 부분(6b)을 상호접속시키는 제3 부분(즉, 상호접속부)(6c)을 가진다. 각 제1 또는 픽셀부(6a)는 정방형에 가까운 평면 형상을 가지며, 이는 픽셀 영역(21)의 경우와 동일하다. 제2 또는 중첩부(6b)는 신호선(10)을 따라 연장되며 모든 픽셀 영역(21)에 대해 공통적으로 사용된다. 각 제3 또는 상호접속부(6c)는 폭이 약 10내지 20㎛인 직사각형에 가까운 평면 형상을 가진다. 제1, 제2, 및 제3 부분(6a, 6b, 6c)은 Y 방향으로 연속되며, 따라서, 투명 기판(1)의 대향하는 쪽에 위치한 부분들(6a, 6b, 6c)의 상부면은 실질적으로 평탄하다. 픽셀부(6a)는 전극(5)과 접촉하며, 중첩부 및 상호접속부(6b, 6c)는 제1 층간 절연층(4)과 접촉한다.
정방형에 가까운 평면 형상을 가지는 투명 상부 전극(7)이, 도 7에 도시된 바와 같이, 비정질 실리콘층(6)의 픽셀부(6a)상에 형성된다. 전극(7)은 신호선(10)으로의 전기적 접속을 위해 사용되는 추가적인 접속부(7a)를 포함한다. 접속부(7a)는 거의 직사각형이며, 도 6에 도시된 바와 같이, 신호선(10)과 중첩되도록 신호선(10)에 수직으로 연장한다. 부분(7a)은 비정질 실리콘층(6)의 상호접속부 및 중첩부(6c, 6b)상에 위치한다. 부분(7a)은 상호접속부(6c)와 동일한 폭을 가진다.
도 7 및 8에 도시된 바와 같이, 배리어 금속층(8)이 상부 전극(7)의 접속부(7a)와 완전히 중첩되도록 접속부(7a)상에 형성된다. 층(8)은 신호선(10)과의 전기적 기계적 접촉을 향상시키기 위해 사용된다. 층(8)은 원하지 않는 광이 비정질 실리콘층(6)의 중첩부 및 상호접속부(6b, 6c)에 입사하는 것을 방지하는 차광 기능을 가진다.
제2 층간 절연층(9)이 하부 전극(5), 상부 전극(7), 및 배리어 금속층(8)을 피복하도록 제1 층간 절연층(4)상에 형성된다.
도 7 내지 9에 도시된 바와 같이, 신호선(10) 및 두 배선(34 및 35)이 제2 층간 절연층(9)상에 형성된다. 신호선(10)은 하지의 상부 전극(7)의 접속부(7a)및 하지의 배리어 금속층(8)과 중첩된다. 선(10)은 절연층(9)의 콘택트홀(18)을 통해 금속층(8)과 접촉되어 층(8)(및 전극(7))에 전기적으로 접속된다.
배선(34)의 일단은 제2 층간 절연층(9)의 콘택트홀(36)을 통해 하부 전극(5)의 접속부(5a)와 접촉되며 이에 전기적으로 접속된다. 선(34)의 타단은 하지의 절연층(2) 및 제1 및 제2 층간 절연층(4 및 9)을 관통하는 콘택트홀(37)을 통해 하지의 소오스/드레인 영역(31b)과 접촉되며, 이에 전기적으로 접속된다.
선(135)의 일단은 하지의 절연층(2) 및 제1 및 제2 층간 절연층(4 및 9)을 관통하는 콘택트홀(38)을 통해 하지의 소오스/드레인 영역(31a)과 접촉되며, 이에 전기적으로 접속된다.
소오스/드레인 영역(31a 및 31b)쌍, 채널 영역(32), 절연층(2), 및 게이트 전극(33)이 TFT(13)를 구성한다. 하부 전극(5), 비정질 실리콘층(6)의 제1 부분(6a), 및 상부 전극(7)이 포토다이오우드(12) 및 포토다이오우드(12)에서 발생되는 전하를 저장하기 위한 커패시터(17)를 구성한다.
투명 기판(1)과 동일한 측에 위치한, 포토다이오우드(12)를 형성하는 비정질 실리콘층(6)의 제1 부분(6a)의 하면이 차광성을 가진 하부 전극(5)에 의해 차단된다. 기판(1)과 동일한 측에 위치한, 비정질 실리콘층(6)의 중첩부 및 상호접속부(6b, 6c)의 하부면은 차광층(39)에 의해 차단된다. 층(39)과 전극(5) 사이의 중첩 영역(25)으로 인해, 비정질 실리콘층(6)에 경사 입사하는 통과 또는 회절 입사광도 차단될 수 있다.
차광층(39)은 도전선(29)(도시되지 않음)을 통해 상부 전극(7)에 전기적으로접속된다. 따라서, 층(39), 비정질 실리콘층(6)의 부분들(6b, 6c), 및 상부 전극(7)이 포토다이오우드로서 동작할 가능성이 없게 된다.
다음으로, 제1 실시예에 의해 이미지 센서(40)를 제조하는 방법이 도 10a 내지 10c 및 도 11a 내지 11c를 참조하여 이하에서 설명된다.
우선, 약 50 내지 100㎚의 두께를 가진 폴리실리콘층(도시되지 않음)이 CVD 방법과 같은 공지된 방법에 의해 투명 기판(1)의 표면상에 형성된다. 기판(1)은 예컨대 유리로 이루어진다. 폴리실리콘층은 공지된 리소그래피 방법에 의해 소정의 형상을 가지도록 패터닝되어 기판(1)상에 패터닝된 반도체층(30)이 형성된다. 그리고 나서, SiO2와 같은 적절한 절연체가 기판 표면 및 반도체층(30)을 완전히 피복하도록 기판(1)상에 퇴적되어, 기판(1)상의 절연층(2)을 형성한다.
다음으로, 약 100 내지 300㎚의 두께를 가진 전기적 도전층(도시되지 않음)이 절연층(2)상에 형성된다. 전기적 도전층은 공지된 리소그래피 방법에 의해 소정의 형상을 가지도록 패터닝되어, 층(2)상에 게이트 전극(33) 및 차광층(39)을 형성한다. 층(39)은 후속 공정 단계에서 형성되는 비정질 실리콘층(6)의 중첩부 및 상호접속부(6b, 6c)의 하부면을 완전히 가리는 직사각형에 가까운 형상을 가진다.
예를 들어, 게이트 전극(33) 및 차광층(39)용 전기적 도전층은 차광성을 가지는 전기적 도전성 금속(예컨대, 텅스텐(W) 합금)으로 이루어진다. 또는, 전기적 도전층은 차광성을 가진 전기적 도전성 금속 서브층과 폴리실리콘 서브층의 결합(즉, 적층 구조)으로 이루어진다.
이어서, 인(P) 및 붕소(B)와 같은 적절한 불순물이 이온 주입 방법에 의해 반도체층(30)내로 선택적으로 도핑되어, 소오스/드레인 영역(31a, 31b)을 형성한다. 이러한 이온 주입 공정에서, 게이트 전극(33)은 마스크로서 사용된다. 층(30)의 도핑되지 않은 영역들이 채널 영역(32)을 형성한다. 도 10a 및 11a에 이러한 단계의 상태가 도시된다.
SiO2와 같은 적절한 절연체(도시되지 않음)가 CVD와 같은 공지된 방법에 의해 기판(1)의 전 표면을 피복하도록 퇴적되어 제1 층간 절연층(4)을 형성한다. 층(4)은 약 200 내지 500㎚의 두께를 가진다.
이어서, 100㎚의 두께를 가진 Cr과 같은 적절한 금속(도시되지 않음)이 제1 층간 절연층(4)상에 형성된다. 금속층은 공지된 리소그래피 방법에 의해 소정의 형상으로 패터닝되어, 접속부(5a)를 가진 하부 전극(5)을 형성한다. 이 때, 전극(5)은 하지의 차광층(39)과 부분적으로 중첩되도록 형성된다.
약 1㎛의 두께를 가진 비정질 실리콘층(6)이 CVD와 같은 공지된 방법에 의해 제1 층간 절연층(4)상에 형성된다. 층(6)은 제1 부분(6a)이 하부 전극(5)상에, 그리고 제2 및 제3 부분(6b, 6c)이 차광층(30) 위쪽에 형성되도록, 소정의 형상으로 패터닝된다. 이 경우, 제1 부분(6a)은 각 전극(5)과 완전히 중첩된다. 제2 부분(6b)은 신호선(10)과 거의 동일한 평면 형상을 가진다. 이 단계에서의 상태가 도 10b 및 11b에 도시된다.
약 100㎚의 두께를 가진 ITO층과 같은 투명 전기적 도전층(도시되지 않음)이제1 층간 절연층(4)상에 형성된다. 이렇게 형성된 층은 접속부(7a)를 가진 투명 상부 전극(7)을 형성하도록 패터닝된다.
약 50 내지 100㎚ 두께를 가진 텅스텐 실리사이드(WSi2)층과 같은 금속층(도시되지 않음)이 제1 층간 절연층(4)상에 형성된다. 이렇게 형성된 층은 패터닝되어 배리어 금속층(8)을 형성하는데, 이는 비정질 실리콘층(6)의 제2 및 제3 부분(6b, 6c)상에 위치한다.
Si3N4와 같은 적절한 절연체가 CVD와 같은 공지된 방법에 의해 제1 층간 절연층(4)상에 퇴적되어, 약 200 내지 500㎚의 두께를 가진 제2 층간 절연층(9)을 형성한다.
제2 및 제1 층간 절연층(9, 4) 및 절연층(2)이 선택적으로 제거되어, 콘택트홀(18, 36, 37 및 38)이 형성된다. 이 단계에서의 상태가 도 10c 및 11c에 도시된다.
이어서, 약 500 내지 1000㎚의 두께를 가진 Al층과 같은 적절한 금속층이 제2 층간 절연층(9)상에 형성된다. 이렇게 형성된 층은 패터닝되어 신호선(10) 및 배선(34, 35)을 형성한다. 신호선(10)은 하지의 비정질 실리콘층(6)의 제2 또는 중첩부(6b)와 거의 완전히 중첩되도록 형성된다.
마지막으로, Si3N4또는 폴리이미드로 된 패시베이션층(도시되지 않음)이 신호선(10) 및 배선들(34, 35) 및 하지의 구조중 노출된 영역들을 피복하도록 형성된다. 이에 의해 제1 실시예에 의한 이미지 센서(40)가 완성된다.
다음으로, 제1 실시예에 의한 이미지 센서(40)의 동작이 이하에서 설명된다.
도 12는 제1 실시예에 의한 이미지 센서(40), 광원(51), 및 FAP(Fiber Array Plate)(54)를 구비하는 이미지 스캐너를 도시한다.
센서(40)는 광원(51)과 FAP(54) 사이에, 센서(40)의 포토다이오우드면(즉, 기판(1)에 대한 센서(40)의 대향면이 FAP(54)에 대향하도록 배치된다. 광원(51), 센서(40), 및 FAP(55)는 소정의 간격으로 고정된다. FAP(54)의 표면은 ITO층(53)으로 피복된다. 이미지 감지 대상으로서의 서류(55)가 특정 갭을 가지고 FAP(54) 아래에 배치된다. 서류(55)는 일반적으로 한 장의 종이 또는 플라스틱이다.
도 12에 도시된 이미지 스캐너에 있어서, 광원(51)으로부터 아래로 방사되는 광(56)이 투명 기판(1)의 배면 또는 저면을 통해 센서(40)로 입사한다. 센서(40)에 입사한 광(56)은 포토다이오우드(12) 근방 및 FAP(54)의 내부를 통해 아래로 지나간다. 이 때, 광(56)은 FAP(54)의 가이딩 동작에 의해 서류(55)의 전면(全面)으로 조사된다. 서류(55)에 조사된 빔(56)은 그 표면에서 반사되어 반사광(56')을 형성한다. 반사광(56')은 FAP(54)의 내부를 통해 센서(40)를 향해 위쪽으로 진행하며, 센서(40)의 포토다이오우드(12)에 입사한다.
광(56')이 포토다이오우드(12)에 입사하면, 포토다이오우드(12)는 반사광(56')의 흡수로 인해 전하를 발생시킨다. 이렇게 발생된 전하들은 일시적으로 포토다이오우드(12)를 위한 캐패시터(17)내에 저장된다. 이렇게 캐패시터(17)내에 저장된 전하들은 연속적으로 TFT(13)들을 구동(즉, 턴-온 또는 턴-오프)시켜 전기적 신호로서 센서(40) 외부로 독출된다. 이러한 구동 또는 독출 동작은 수백킬로헤르쯔 또는 수백 메가헤르쯔의 속도로 수행된다. 따라서, 서류(55)의 표면상의 이미지가 광학적으로 판독되어 센서(40)내에서 이미지를 형성한다.
센서(40)의 픽셀 영역(21)의 크기는 크기, 해상도, 스캐너에 사용되는 광학적 시스템 등에 의해 결정된다. 예를 들어, 해상도가 200dpi(dot per inch)인 경우, 픽셀 영역(21)의 크기는 약 100㎛×100㎛가 된다. 해상도가 400dpi인 경우, 픽셀 영역(21)의 크기는 약 50㎛×50㎛가 된다.
상기한 바와 같이, 제1 실시예에 의한 이미지 센서(40)에 있어서, 비정질 실리콘층(6)은 제1, 제2, 및 제3(픽셀, 중첩, 및 상호접속) 부분들(6a, 6b, 6c)을 가지는데, 제1 또는 픽셀부(6a)는 각 픽셀 영역(21)에 위치하고, 제2 또는 중첩부(6b)는 신호선(10) 아래에 위치하며, 제3 또는 상호접속부(6c)는 픽셀부(6a)를 중첩부(6b)와 상호접속시킨다. 이들 부분들(6a, 6b, 6c)이 연속적이고 이들의 상부면이 단차 없이 실질적으로 평탄하기 때문에, 비정질 실리콘층(6)의 전체 상부면은 거의 평탄하다. 또한, 접속부(7a)를 포함하는 투명 상부 전극은 비정질 실리콘층(6)의 거의 평탄한 표면상에 배열된다.
따라서, 상부 전극(7)의 단선이 발생하는 것이 예방됨과 동시에, 배리어 금속층(8) 및 신호선(10)의 단선이 회피된다.
제1 층간 절연층(4)에 대해 하부 전극(5)의 근방에서 낮은 단차가 형성되기 때문에, 비정질 실리콘층(6)의 편평도에 악영향을 미칠 수도 있다. 그러나, 비정질 실리콘층(6)은 원하는 광학적 흡수를 달성하는데 충분하도록 두꺼워야하는 반면, 전극(5)은 얇을 수 있다. 특히, 전극(약 100㎚)(5)이 비정질 실리콘층(약 1㎛)(6) 보다 훨씬 얇다. 전극(5)의 두께는 층(6)의 두께의 약 1/10이다. 따라서, 전극(5)의 단차로 인해 층(6)의 편평도 열화는 거의 발생하지 않는다. 이는 상부 전극(7)에서 거의 단선이 일어나지 않음을 의미한다.
더욱이, 도 1에 도시된 종래 센서(100)의 경우, 비정질 실리콘층(106) 근방에 형성된 단차를 최소화하기 위해 그리고 광을 충분히 흡수하기 위해, 층(106)은 약 1㎛ 정도의 두께를 가지는 것이 일반적이다. 반면, 제1 실시예에 의한 센서(40)의 경우, 비정질 실리콘층(6)은 1㎛보다 두꺼울 수 있는데, 이는 투명 상부 전극(7)의 단선이 확실히 방지되기 때문이다. 이 경우, 층(6)(즉, 비정질 실리콘층(6)의 제1 또는 픽셀부(6a))의 광흡수 속도가 향상되며, 따라서, 센서(40)의 감도도 향상될 수 있다.
종래 센서(100)와는 달리, 제1 실시예에 의한 센서(40)는, 신호선(10)의 근방에서 입사광을 차단하기 위해, 신호선(10) 아래에 차광층(39)을 가진다. 즉, 기판(1)을 통과하여 비정질 실리콘층(6)의 제2 및 제3 부분(6b, 6c)을 향해 진행하는 광이 층(39)에 의해 확실히 차단된다. 따라서, 센서(40)에 의해 발생될 수 있는 이미지 얼룩이 효과적으로 억제되거나 제거될 수 있다는 추가적인 효과를 가진다. 이는 다음과 같은 이유 때문이다.
광이 기판(1)을 통해 비정질 실리콘층(6)의 제2 및 제3 부분(6b, 6c)에 입사하면, 광은 부분(6b, 6c)에서 원하지 않는 캐리어를 발생시킨다. 이렇게 발생된 원하지 않는 캐리어는 횡방향으로 확산되어 층(6)의 제1 부분으로 들어가, 이미지내에 약간의 얼룩을 발생시키고 센서(40)의 해상도를 열화시킨다. 차광층(39)이광이 부분들(6b, 6c)에 입사하는 것을 방지하기 때문에, 이러한 단점이 제거될 수 있다.
기판(1)에 수직인 방향에서 볼 때, 차광층(39)이 하지의 하부 전극(5)과 부분적으로 중첩되도록 형성되어, 중첩 영역(25)을 형성한다. 이것은 입사광이 층(39)과 전극(5) 사이의 갭을 통해 비정질 실리콘층(6)의 제2 및 제3 부분(6b, 6c)에 입사하는 것을 방지한다. 중첩 영역(25)의 크기는 제1 층간 절연층(4)의 두께와 과 광의 입사각을 고려하여 용이하게 최적화될 수 있다.
또한, 차광층(39)의 폭은 층(39)과 하부 전극(5) 사이의 갭을 통한 광의 경사 입사 또는 회절을 고려해 조절되는 것이 효과적이다.
제2 실시예
도 13은 본 발명의 제2 실시예에 의한 이미지 센서(40A)를 도시하는데, 이는 차광층(39) 대신에 좁은 차광층(39a)이 형성된다는 점을 제외하고는 제1 실시예에 의한 센서(40)와 동일한 구성을 가진다. 따라서, 동일한 구성에 대한 설명은 편의상 생략하고, 센서(40)에서와 동일한 도 13의 소자는 동일한 참조 기호에 의해 표시된다.
제2 실시예에 의한 센서(40A)에서, 도 13에 도시된 바와 같이, 신호선(10)을 따라 연장하는 길쭉한 차광층(39a)은 제1 실시예의 층(39)보다 훨씬 좁은 폭을 가진다. 층(39a)의 폭은 다음과 같은 방식으로 결정된다.
도 13에 도시된 바와 같이, 픽셀 영역(21)의 가까운 쪽 엣지와 층(39a)의 먼 쪽 엣지 사이의 횡거리인 길이(L)는 캐리어(즉, 전자 및/또는 홀)의 확산 거리에상당하도록 설정된다. 길이(L)와 중첩 영역(25)의 폭의 합이 층(39a)의 폭과 같다. 길이(L)가 캐리어의 확산 길이에 상당하도록 설정되는 이유는 다음과 같다.
입사광이 기판(1)을 통해 비정질 실리콘층(6)의 제2 및 제3 부분(6b, 6c)에 입사하여 원하지 않는 캐리어 또는 캐리어들을 부분들(6b, 6c)에 발생시킨다고 하자. 이 경우, 원하지 않는 캐리어(들)이 횡방향으로 확산되어 층(6)의 제1 부분내로 들어가는 경향이 있다. 그러나, 이들 캐리어들은 그들이 발생된 위치로부터 그들의 확산 길이보다 멀리 떨어진 위치까지는 도달하지 못한다. 이러한 관점에서, 차광층(39a)은 캐리어(들)의 확산 길이보다 큰 폭을 가지며, 따라서, 원하지 않는 캐리어(들)중 어느 것도 층(6)의 제1 부분(6a)에 실질적으로 도달하지 못한다. 이는 층(39a)이 그 내부에서 발생된 원하지 않는 캐리어(들)이 횡방향의 확산에 의해 부분(6a)에 도달하는 영역만을 피복하여도 충분하다는 것을 의미한다.
제2 실시예에 의한 센서(40A)에서도, 제1 실시예에 의한 센서(40)에서와 동일한 효과를 얻을 수 있다.
제3 실시예
도 14는 본 발명의 제3 실시예에 의한 이미지 센서(40B)를 도시하는데, 이는 차광층(39) 대신에 제1 및 제2 차광층(43 및 45)이 제공된다는 점을 제외하고는 제1 실시예에 의한 센서(40)와 동일한 구성을 가진다. 따라서, 동일한 구성에 대한 설명은 편의상 생략하고, 센서(40)에서와 동일한 도 14의 소자는 동일한 참조 기호에 의해 표시된다.
도 14에 도시된 바와 같이, 제3 실시예에 의한 센서(40B)에서, 제1차광층(43)은 절연층(2)상에 형성되며, 제2 차광층(45)은 제1 층간 절연층(4)상에 형성된다. 층(45)은 하부 전극(5)에 인접한다.
제2 차광층(45)은 기판(1)을 통해 신호선(10)과 그 근방을 향해 전파되는 광을 차단하기 위해 신호선(10) 아래에 위치한다. 층(45)은 신호선(10)을 따라(즉, x 방향으로) 연장한다. 하부 전극(5)과 동일한 재료로 된 층(45)은 직사각형에 가까운 형상을 가진다. 층(45)과 각 전극(5) 사이에는 갭(47)이 형성되어 위쪽의 비정질 실리콘층(6)을 노출시킨다. 층(45)은 갭(47)에 의해 노출되는 영역을 제외하고는 층(6)의 제2 및 제3 부분들(6b, 6c)의 전 하부면을 가린다.
갭(47)의 바로 아래쪽에 위치하는 제1 차광층(43)은 갭(47)을 통해 노출되는 부분(6c)의 영역을 선택적으로 가리는 폭을 가진다. 즉, 층(43)은 하부 전극(5)과 중첩하는 제1 중첩 영역(25a) 및 제2 차광층(45)과 중첩하는 제2 중첩 영역(25b)을 가진다.
제1 및 제2 차광층(43, 45)은 다음과 같은 이유 때문에 제공된다.
우선, 제2 차광층(45)이 하부 전극(5)과 동일한 평면 내에 또는 동일한 높이로 형성되므로, 광이 기판(1)을 통해 비정질 실리콘층(6)에 경사 입사하기가 더욱 곤란해진다. 다음으로, 제2 차광층(45)이 전극(33)과 동일한 재료로 이루어진다면, 제2 차광층(45)은 게이트 전극(33)의 형성 단계와 동일한 공정 단계에서 형성될 수 있다.
바람직하게는, 제1 및 제2 차광층(43, 45)은 상부 전극(7)에 전기적으로 접속된다. 이 경우, 차광층들(43, 45), 비정질 실리콘층(6)의 제2 및 제3 부분(6b,6c) 및 상부 전극(7)이 포토다이오우드로서 동작하지 않는다.
다음으로, 제3 실시예에 의한 이미지 센서(40B)의 제조 방법이 도 15a 및 15b를 참조하여 이하에서 설명된다.
우선, 제1 실시예에서와 동일한 방식으로, TFT(13)를 위한 반도체층이 투명기판(1) 상에 형성되고, 절연층(2)이 전 기판(1)상에 형성된다.
다음으로, 약 100 내지 300㎚의 두께를 가진 전기적 도전층(도시되지 않음)이 절연층(2)상에 형성된다. 전기적 도전층은 공지된 리소그래피 방법에 의해 소정의 형상을 가지도록 패터닝되어, 도 15a에 도시된 바와 같이, 게이트 전극(33) 및 제1 차광층(43)을 층(2)상에 형성한다. 층(43)은 도 14에 도시된 제2 차광층(45)과 각 하부 전극(5) 사이의 갭(47)을 차광하는 폭을 가진다.
예를 들어, 게이트 전극(33) 및 제1 차광층(43)을 위한 전기적 도전층은 차광성을 가지는 전기적 도전성 금속(예컨대, 텅스텐(W) 합금)으로 이루어진다. 또는, 이 전기적 도전층은 차광성을 가진 전기적 도전성 금속 서브층과 폴리실리콘 서브층의 결합(즉, 적층 구조)으로 이루어진다.
이어서, 제1 실시예에서와 동일한 방식으로, 적절한 불순물이 반도체층(30)내로 선택적으로 도핑되어, 소오스/드레인 영역(31a, 31b)을 형성한다. 층(30)의 도핑되지 않은 영역들이 채널 영역(32)을 형성한다.
SiO2와 같은 적절한 절연체(도시되지 않음)가 CVD와 같은 공지된 방법에 의해 기판(1)의 전 표면을 피복하도록 퇴적되어, 제1 층간 절연층(4)을 형성한다.층(4)은 약 200 내지 500㎚의 두께를 가진다.
이어서, 100㎚의 두께를 가진 Cr과 같은 적절한 금속(도시되지 않음)이 제1 층간 절연층(4)상에 형성된다. 금속층은 공지된 리소그래피 방법에 의해 소정의 형상으로 패터닝되어, 접속부(5a)를 가진 하부 전극(5) 및 제2 차광층(45)을 형성한다. 이 경우, 전극(5)은 하지의 제1 차광층(43)과 부분적으로 중첩되도록 형성된다. 제2 차광층(45)은 비정질 실리콘층(6)의 제2 및 제3 부분(6b, 6c)의 거의 모든 하부면을 가리는 폭과 길이를 가진 직사각형 형상으로 형성된다.
약 1㎛의 두께를 가진 비정질 실리콘층(6)이 CVD와 같은 공지된 방법에 의해 제1 층간 절연층(4)상에 형성된다. 층(6)은 소정의 형상을 가지도록 패터닝된다. 정방형에 가까운 층(6)의 제1 부분(6a)은 각 픽셀 영역(21)내에 위치한다. 층(6)의 제2 및 제3 부분(6b, 6c)은 제1 차광층(43) 위쪽에 위치한다. 이 경우, 제1 부분(6a)은 각 전극(5)과 완전히 중첩된다. 제2 부분(6b)은 신호선(10)과 중첩되도록 거의 동일한 평면 형상을 가진다. 이 단계에서의 상태가 도 15b에 도시된다.
이어서, 제1 실시예에서 사용된 것과 동일한 공정 단계들이 수행된다. 특히, 투명 전기적 도전층(도시되지 않음)이 제1 층간 절연층(4)상에 형성되며, 접속부(7a)를 가진 투명 상부 전극(7)을 형성하도록 패터닝된다. 금속층(도시되지 않음)이 제1 층간 절연층(4)상에 형성되고 패터닝되어 배리어 금속층(8)을 형성하는데, 이는 비정질 실리콘층(6)의 제2 및 제3 부분(6b, 6c)상에 위치한다. Si3N4와 같은 적절한 절연체가 제1 층간 절연층(4)상에 퇴적되어 제2 층간 절연층(9)을 형성한다. 제2 및 제1 층간 절연층(9, 4) 및 절연층(2)이 선택적으로 제거되어, 콘택트홀(18, 36, 37 및 38)을 형성한다.
이어서, Al층과 같은 적절한 금속층이 제2 층간 절연층(9)상에 형성되며, 신호선(10) 및 배선(34, 35)을 형성하도록 패터닝된다. 신호선(10)은 하지의 비정질 실리콘층(6)의 제2 또는 중첩부(6b)와 거의 완전히 중첩되도록 형성된다. 마지막으로, Si3N4또는 폴리이미드로 된 패시베이션층(도시되지 않음)이 신호선(10) 및 배선들(34, 35) 및 하지의 구조중 노출된 영역들을 피복하도록 형성된다. 이에 의해, 제3 실시예에 의한 이미지 센서(40B)가 제조된다.
제3 실시예에 의한 센서(40B)는 제1 실시예에 의한 센서(40)의 경우와 동일한 효과를 가진다.
변형예
제1, 제2, 및 제3 실시예에 의한 상기 이미지 센서(40, 40A, 40B)에 있어서, 비정질 실리콘층(6)의 제3 부분(6c)의 폭은 약 10 내지 20㎛로 설정된다. 이것은 부분(6c)이 차지하는 영역을 감소시킴으로써 투광 영역을 증가시키기 위한 것이다. 그러나, 부분(6c)의 폭은 이에 한정되지 않으며, 선택적으로 변경될 수 있다. 예를 들어, 광이 픽셀 영역들(21) 사이의 갭들을 통해 층(6)에 입사하도록 설계된다면, 부분(6c)의 폭이 감소될 필요가 없다. 부분(6c)의 폭은 영역(21)의 경우와 동일할 수 있다.
또한, 제3 실시예에 의한 상기 이미지 센서(40B)에 있어서, 제2 차광층(45)은 갭(47)을 통해 노출된 영역을 제외한 비정질 실리콘층(6)의 제2 부분(6b)의 전 하부면을 가린다. 그러나, 제2 실시예에 의한 센서(40A)에서와 같이, 층(45)이 그 내부에서 발생된 원하지 않는 캐리어가 횡방향의 확산으로 인해 층(6)의 제1 부분(6a)에 도달하는 영역만을 가리도록 형성될 수도 있다.
상기 제1 내지 제3 실시예에서, 광전 컨버터 소자로 기능하는 포토다이오우드는 직선상에 배열되며, 이 때문에 센서는 소위 선형 센서로서 기능한다. 그러나, 본 발명은 이에만 한정되는 것은 아니다. 광전 컨버터 소자는 임의의 패턴으로 배열될 수도 있다. 예를 들어, 2 이상의 직선을 따라 또는 매트릭스 어레이로 배열될 수도 있다.
본 발명의 바람직한 태양이 기술되었지만, 본 발명의 기술적 사상을 벗어나지 않고 당업자는 이를 변형시킬 수 있음은 자명하다. 따라서, 본 발명의 범위는 이하의 청구범위에 의해서만 결정되어야 한다.
투명 상부 전극들은 하지 반도체층의 각 픽셀부의 상부 에지와 접촉하지 않으며, 즉 상부 전극은 반도체층의 픽셀부의 상부 에지 근처를 관통하지 않고 신호선층을 향하여 연장한다. 따라서, 포토다이오우드의 투명 상부 전극의 단선이 효과적으로 예방된다.
또한, 상부 전극의 단선이 효과적으로 예방될 수 있기 때문에, 반도체층의 두께가 충분히 클 수 있다. 이는 이미지 센서의 감도가 향상될 수 있음을 의미한다.
차광층은 기판을 통해 입사한 광이 반도체층에 도달하는 것을 방지하기 때문에, 반도체층의 중첩부 및/또는 상호접속부가 기판을 통해 입사된 광을 흡수하여 발생하는 이미지에 있어서의 얼룩이 효과적으로 억제될 수 있다.
Claims (22)
- 이미지 센서에 있어서,⒜ 투명 기판;⒝ 상기 기판 위쪽에 형성되는 제1 절연층;⒞ 상기 제1 절연층상에 서로 간격을 두고 배열된 하부 전극들;⒟ 상기 각각의 하부 전극들과 중첩되도록 상기 제1 절연층상에 형성된 패터닝된 반도체층;⒠ 상기 각각의 하부 전극들과 중첩되도록 상기 반도체층상에 형성된 투명 상부 전극;⒡ 상기 상부 전극, 상기 반도체층 및 상기 하부 전극을 피복하도록 형성된 제2 절연층; 및⒢ 상기 제2 절연층상에 형성된 패터닝된 신호선층을 포함하며,상기 신호선층은 상기 제2 절연층의 콘택트 홀들을 통해 상기 반도체층의 중첩 부분들에서 각각의 상기 상부 전극들에 전기적으로 공통 접속되며;상기 패터닝된 반도체층은 상기 상부 전극을 통한 입사광을 수광하기 위한, 상기 센서의 픽셀 영역들을 정의하는 고립 지역(island)들로 분할된 픽셀부, 상기 신호선층과 중첩하는 중첩부, 및 상기 각각의 픽셀부를 대응하는 하나의 상기 중첩부와 상호접속시키는 상호접속부를 가지며,각각의 상기 상부 전극, 상기 반도체층의 대응하는 하나의 상기 픽셀부, 및대응하는 하나의 상기 하부 전극이 포토다이오우드를 구성하는 것을 특징으로 하는 이미지 센서.
- 제1항에 있어서, 상기 반도체층과 상기 기판 사이에 형성된 패터닝된 차광층을 더 포함하며,상기 차광층이 상기 기판을 통해 입사한 광이 상기 반도체층에 도달하는 것을 방지하는 기능을 하는 것을 특징으로 하는 이미지 센서.
- 제2항에 있어서, 상기 차광층이 상기 기판을 통해 입사한 광이 상기 반도체층의 상기 상호접속부들 및 상기 중첩부들에 입사하지 않도록 차단하는 것을 특징으로 하는 이미지 센서.
- 제2항에 있어서, 상기 차광층이 상기 반도체층의 상기 상호접속부 및 상기 중첩부와 완전히 중첩하도록 형성되는 것을 특징으로 하는 이미지 센서.
- 제2항에 있어서, 상기 차광층이 상기 상부 전극들에 전기적으로 공통접속되는 것을 특징으로 하는 이미지 센서.
- 제1항에 있어서, 상기 반도체층과 상기 기판 사이에 형성된 패터닝된 차광층을 더 포함하며,상기 차광층이 상기 반도체층의 상기 상호접속부들에서 발생된 원하지 않는 캐리어-상기 원하지 않는 캐리어들은 상기 기판을 통해 입사한 광이 상기 반도체층의 상기 상호접속부들에서 흡수되어 발생됨-가 상기 반도체층의 상기 픽셀부들내로 확산되는 것을 방지하는 기능을 하는 것을 특징으로 하는 이미지 센서.
- 제6항에 있어서, 상기 차광층은 상기 원하지 않는 캐리어의 확산 거리에 상기 차광층과 상기 각 하부 전극과의 중첩 영역의 폭을 합한 것과 동일한 폭을 가지는 것을 특징으로 하는 이미지 센서.
- 제6항에 있어서, 상기 차광층이 상기 상부 전극들에 전기적으로 공통접속되는 것을 특징으로 하는 이미지 센서.
- 제1항에 있어서, 상기 반도체층과 상기 제1 층간 절연층 사이에 형성된 패터닝된 제1 차광층 및 상기 제1 층간 절연층과 상기 기판 사이에 형성된 패터닝된 제2 차광층을 더 포함하며,상기 제1 차광층이 갭에 의해 상기 각 하부 전극으로부터 이격되며, 상기 제2 차광층이 상기 갭을 가리도록 형성되고,상기 제1 및 제2 차광층들이 함께 상기 기판을 통해 입사한 광이 상기 반도체층의 상기 중첩부들 및 상호접속부들에 도달하는 것을 방지하는 기능을 하는 것을 특징으로 하는 이미지 센서.
- 제9항에 있어서, 상기 제2 차광층이 상기 제1 차광층 및 상기 각 하부 전극과 중첩하도록 형성되는 것을 특징으로 하는 이미지 센서.
- 제9항에 있어서, 상기 제1 및 제2 차광층이 상기 상부 전극들에 전기적으로 공통접속되는 것을 특징으로 하는 이미지 센서.
- 이미지 센서의 제조 방법에 있어서,⒜ 투명 기판 위쪽에 제1 절연층을 형성하는 단계;⒝ 간격을 두고 배열된 하부 전극들을 상기 제1 절연층상에 형성하는 단계;⒞ 상기 각각의 하부 전극들과 중첩되도록 상기 제1 절연층상에 패터닝된 반도체층을 형성하는 단계;⒟ 상기 각각의 하부 전극들과 중첩되도록 상기 반도체층상에 투명 상부 전극을 형성하는 단계;⒠ 상기 상부 전극, 상기 반도체층 및 상기 하부 전극을 피복하도록 제2 절연층을 형성하는 단계; 및⒡ 상기 제2 절연층의 콘택트 홀들을 통해 상기 반도체층의 중첩 부분들에서 상기 각각의 상부 전극들에 전기적으로 공통접속되는 패터닝된 신호선층을 상기 제2 절연층상에 형성하는 단계를 포함하며,단계(c)에서, 상기 패터닝된 반도체층은 상기 상부 전극을 통한 입사광을 수광하기 위한, 상기 센서의 픽셀 영역들을 정의하는 고립 지역(island)들로 분할된 픽셀부, 상기 신호선층과 중첩하는 중첩부, 및 상기 각각의 픽셀부를 대응하는 하나의 상기 중첩부와 상호접속시키는 상호접속부를 가지도록 형성되며,각각의 상기 상부 전극, 상기 반도체층의 대응하는 하나의 상기 픽셀부, 및 대응하는 하나의 상기 하부 전극이 포토다이오우드를 구성하는 것을 특징으로 하는 이미지 센서 제조 방법.
- 제12항에 있어서, 상기 반도체층과 상기 기판 사이에 패터닝된 차광층을 형성하는 단계를 더 포함하며,상기 차광층이 상기 기판을 통해 입사한 광이 상기 반도체층에 도달하는 것을 방지하는 기능을 하는 것을 특징으로 하는 이미지 센서 제조 방법.
- 제13항에 있어서, 상기 차광층이 상기 기판을 통해 입사한 광이 상기 반도체층의 상기 상호접속부들 및 상기 중첩부들에 입사하지 않게 차단하도록 형성되는 것을 특징으로 하는 이미지 센서 제조 방법.
- 제13항에 있어서, 상기 차광층이 상기 반도체층의 상기 상호접속부들 및 상기 중첩부들과 완전히 중첩하도록 형성되는 것을 특징으로 하는 이미지 센서 제조 방법.
- 제13항에 있어서, 상기 차광층이 상기 상부 전극들에 전기적으로 공통접속되도록 형성되는 것을 특징으로 하는 이미지 센서 제조 방법.
- 제12항에 있어서, 상기 반도체층과 상기 기판 사이에 패터닝된 차광층을 형성하는 단계를 더 포함하며,상기 차광층이 상기 반도체층의 상기 상호접속부들에서 발생된 원하지 않는 캐리어-상기 원하지 않는 캐리어들은 상기 기판을 통해 입사한 광이 상기 반도체층의 상기 상호접속부들에서 흡수되어 발생됨-가 상기 반도체층의 상기 픽셀부들내로 확산되는 것을 방지하는 기능을 하는 것을 특징으로 하는 이미지 센서 제조 방법.
- 제17항에 있어서, 상기 차광층은 상기 원하지 않는 캐리어의 확산 거리에 상기 차광층과 상기 각 하부 전극과의 중첩 영역의 폭을 합한 것과 동일한 폭을 가지도록 형성되는 것을 특징으로 하는 이미지 센서 제조 방법.
- 제17항에 있어서, 상기 차광층이 상기 상부 전극들에 전기적으로 공통접속되도록 형성되는 것을 특징으로 하는 이미지 센서 제조 방법.
- 제12항에 있어서, 상기 반도체층과 상기 제1 층간 절연층 사이에 패터닝된 제1 차광층을 형성하는 단계, 및 상기 제1 층간 절연층과 상기 기판 사이에 패터닝된 제2 차광층을 형성하는 단계를 더 포함하며,상기 제1 차광층이 갭에 의해 상기 각 하부 전극으로부터 이격되며, 상기 제2 차광층이 상기 갭을 가리도록 형성되고,상기 제1 및 제2 차광층들이 함께 상기 기판을 통해 입사한 광이 상기 반도체층의 상기 중첩부들 및 상호접속부들에 도달하는 것을 방지하는 기능을 하는 것을 특징으로 하는 이미지 센서 제조 방법.
- 제20항에 있어서, 상기 제2 차광층이 상기 제1 차광층 및 상기 각 하부 전극과 중첩하도록 형성되는 것을 특징으로 하는 이미지 센서 제조 방법.
- 제20항에 있어서, 상기 제1 및 제2 차광층이 상기 상부 전극들에 전기적으로 공통접속되도록 형성되는 것을 특징으로 하는 이미지 센서 제조 방법.
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