JPS62204570A - ａ−Ｓｉイメ−ジセンサ - Google Patents
ａ−Ｓｉイメ−ジセンサInfo
- Publication number
- JPS62204570A JPS62204570A JP61046915A JP4691586A JPS62204570A JP S62204570 A JPS62204570 A JP S62204570A JP 61046915 A JP61046915 A JP 61046915A JP 4691586 A JP4691586 A JP 4691586A JP S62204570 A JPS62204570 A JP S62204570A
- Authority
- JP
- Japan
- Prior art keywords
- lower electrode
- image sensor
- electrode
- substrate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/191—Photoconductor image sensors
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数の下部電極の上にａ−Ｓｉ層を挟んで下部電極を有
するａ−Ｓｉイメージセンサにおいて、中間のａ−Ｓｉ
Ｎの膜厚が均一でかつ平坦となるように、各下部ＴＬ極
の面と下部電極間絶縁部分の面とが揃った構造とし、下
部電極と上部電極との間隔を均一となし、電気的特性を
向上させると共に、上部電極の断線を防止する。
するａ−Ｓｉイメージセンサにおいて、中間のａ−Ｓｉ
Ｎの膜厚が均一でかつ平坦となるように、各下部ＴＬ極
の面と下部電極間絶縁部分の面とが揃った構造とし、下
部電極と上部電極との間隔を均一となし、電気的特性を
向上させると共に、上部電極の断線を防止する。
本発明は、イメージセンサのうち、多数の個別電極と、
これら多数の個別電極と対向する共ｉｉ１電極との間に
ａ−ＳｉｊＷを有するａ−Ｓｉイメージセンサに関する
。
これら多数の個別電極と対向する共ｉｉ１電極との間に
ａ−ＳｉｊＷを有するａ−Ｓｉイメージセンサに関する
。
第５図は従来のａ−Ｓｉイメージセンサの製造方法と断
面構造を示す図である。まず（ａ）に示すように、ガラ
スなどの基板１上に、下部電極用の膜２を成膜し、その
上に（ｂ）のようにフォトレジストのパターン３を形成
する。そしてこのフォトレジストパターン３をマスクに
して、（Ｃ）のように下部電極膜２をエツチングしてか
ら、フォトレジストマスク３を除去すると、（ｄ）のよ
うな下部電極２ａ…が形成される。その上に（ｅｌのよ
うに、Ｂ−Ｓｉ［４を形成した後、（ｆ）のように上部
電極５を形成する。
面構造を示す図である。まず（ａ）に示すように、ガラ
スなどの基板１上に、下部電極用の膜２を成膜し、その
上に（ｂ）のようにフォトレジストのパターン３を形成
する。そしてこのフォトレジストパターン３をマスクに
して、（Ｃ）のように下部電極膜２をエツチングしてか
ら、フォトレジストマスク３を除去すると、（ｄ）のよ
うな下部電極２ａ…が形成される。その上に（ｅｌのよ
うに、Ｂ−Ｓｉ［４を形成した後、（ｆ）のように上部
電極５を形成する。
このように、従来のａ−Ｓｉイメージセンサは、下部電
極２ ａ…が凸状に形成されているため・上下電極間の
ａ−Ｓｉの実効的な膜厚■は、実際の膜厚■よりも薄い
ところで決まり、特性の悪化につながっている。また下
部電極２ａ…の段差部のために、上部電極５にも段差が
発生し、その部分から断線し易い。
極２ ａ…が凸状に形成されているため・上下電極間の
ａ−Ｓｉの実効的な膜厚■は、実際の膜厚■よりも薄い
ところで決まり、特性の悪化につながっている。また下
部電極２ａ…の段差部のために、上部電極５にも段差が
発生し、その部分から断線し易い。
易い。
本発明の技術的課題は、このように従来のａ−Ｓｉイメ
ージセンサにおける下部電極の段差に起因する問題を未
然に防止することにある。
ージセンサにおける下部電極の段差に起因する問題を未
然に防止することにある。
第１図は本発明によるａ−Ｓｉイメージセンサの基本原
理を説明する断面図である。６は本発明における下部電
極であり、各下部電極６…間の絶縁部分７と、同一面内
に揃っている。このような平坦な面上にａ−ＳｉＦｊ８
が形成され、その上に上部を極９が形成されている。
理を説明する断面図である。６は本発明における下部電
極であり、各下部電極６…間の絶縁部分７と、同一面内
に揃っている。このような平坦な面上にａ−ＳｉＦｊ８
が形成され、その上に上部を極９が形成されている。
このように下部電極６…と各下部電極６…間の絶縁体部
７の面が揃っているため、ａ−Ｓｉ層８に段差が発生せ
ず、また膜厚が均一となる。そのためａ−Ｓｉ層８の実
際の膜厚と実効的な膜厚が同等となり、特性が劣化する
恐れはない。またａ−Ｓｉ層８に凹凸が発生しないので
、上部電極９に段差ができず、上部電極９が断線しにく
い。
７の面が揃っているため、ａ−Ｓｉ層８に段差が発生せ
ず、また膜厚が均一となる。そのためａ−Ｓｉ層８の実
際の膜厚と実効的な膜厚が同等となり、特性が劣化する
恐れはない。またａ−Ｓｉ層８に凹凸が発生しないので
、上部電極９に段差ができず、上部電極９が断線しにく
い。
〔第１実施例〕
次に本発明によるａ−Ｓｉイメージセンサが実際上どの
ように具体化されるかを実施例で説明する。
ように具体化されるかを実施例で説明する。
第２図は本発明によるａ−Ｓｉイメージセンサの第１実
施例とその製造方法を工程順に示す断面図である。まず
（ａｌのようなガラス基板１の上に、フォトレジスト層
を形成してバクーニングすることで、マスク３を形成し
、このマスク３の上からガラス基板１をエツチングする
と、（ｂ）のようにマスク３以外の領域に凹部１０が形
成される。次に（Ｃ）のように、マスク３の上から下部
電極膜６ａ’ｃ蒸着などで被着させる。そしてリフトオ
フ法により、マスク３を除去すると、（ｄ＋のように下
部電極６…の面とガラス基板１の面とが同一面内に揃い
、プレーナ化される。
施例とその製造方法を工程順に示す断面図である。まず
（ａｌのようなガラス基板１の上に、フォトレジスト層
を形成してバクーニングすることで、マスク３を形成し
、このマスク３の上からガラス基板１をエツチングする
と、（ｂ）のようにマスク３以外の領域に凹部１０が形
成される。次に（Ｃ）のように、マスク３の上から下部
電極膜６ａ’ｃ蒸着などで被着させる。そしてリフトオ
フ法により、マスク３を除去すると、（ｄ＋のように下
部電極６…の面とガラス基板１の面とが同一面内に揃い
、プレーナ化される。
この平坦な面上に、（ｅ）のようにａ−Ｓｉ層４を積層
し、その上に上部ＴＬ極９を積層形成する。工面型イメ
ージセンサの場合であれば、下部電極６として透明の５
ｎ０２やＩＴＯなどが使用され、上部電極９として不透
明のＮｉＣｒやＣｒなどが使用される。表面型のイメー
ジセンサの場合は、逆に上部電極９として透明のＳｎＯ
□やＩＴＯなどが使用され、下部電極６として不透明の
ＮｉＣｒやＣｒなどが使用される。
し、その上に上部ＴＬ極９を積層形成する。工面型イメ
ージセンサの場合であれば、下部電極６として透明の５
ｎ０２やＩＴＯなどが使用され、上部電極９として不透
明のＮｉＣｒやＣｒなどが使用される。表面型のイメー
ジセンサの場合は、逆に上部電極９として透明のＳｎＯ
□やＩＴＯなどが使用され、下部電極６として不透明の
ＮｉＣｒやＣｒなどが使用される。
この実施例によれば、下部を極部がガラス基板ｌの穴１
０に埋まり平坦になっているので、ａ−Ｓｉの実際の膜
厚と実効的な膜厚とが等しく、特性を悪化させない。ま
た上部電極も平坦となるので、断線する可能性もない。
０に埋まり平坦になっているので、ａ−Ｓｉの実際の膜
厚と実効的な膜厚とが等しく、特性を悪化させない。ま
た上部電極も平坦となるので、断線する可能性もない。
〔第２実施例〕
第３図は本発明の第２の実施例を示す断面図である。ま
ず（ａｌのように、ガラス基板１上に、下部電極と同じ
膜厚にＳｉ０２などで絶縁膜１１を形成する。
ず（ａｌのように、ガラス基板１上に、下部電極と同じ
膜厚にＳｉ０２などで絶縁膜１１を形成する。
この絶縁膜１１の上に、フォトレジスト材料から成るマ
スク３を形成し、該マスク３の上から絶縁層をエツチン
グすることで、（ｂ）のように絶６１ ’ＦＡをエツチ
ングしてなる凹部１２を形成する。そしてその上から下
部電極膜６ａを、絶縁膜１１と同じ膜厚になるまて被着
し、（Ｃ１の断面構造とした後、リフトオフ法により下
部電極６…のみを残すと、ｆｄｌのように絶縁膜１１と
下部電極６との面が同一面内に揃う９次いでｔｅｌ、（
［１のように、ａ−Ｓｉ層４と上部電極９を順次積層形
成する。
スク３を形成し、該マスク３の上から絶縁層をエツチン
グすることで、（ｂ）のように絶６１ ’ＦＡをエツチ
ングしてなる凹部１２を形成する。そしてその上から下
部電極膜６ａを、絶縁膜１１と同じ膜厚になるまて被着
し、（Ｃ１の断面構造とした後、リフトオフ法により下
部電極６…のみを残すと、ｆｄｌのように絶縁膜１１と
下部電極６との面が同一面内に揃う９次いでｔｅｌ、（
［１のように、ａ−Ｓｉ層４と上部電極９を順次積層形
成する。
第２図の実施例では、予め基板に凹部をエツチング形成
するため、セラミック基板などのようなエツチングの困
難な基板には適さない。ところが。
するため、セラミック基板などのようなエツチングの困
難な基板には適さない。ところが。
この実施例は、下部電極パターン部以外に下部電極と同
し膜厚の絶縁膜を予め形成し、該絶縁膜の無い領域に下
部電極を埋め込むことでブレーナ化している。そのため
、基板のエツチングを要しないので、エツチングの容易
な絶縁膜を自由に選択でき、かつ基板材料が制限されな
い。
し膜厚の絶縁膜を予め形成し、該絶縁膜の無い領域に下
部電極を埋め込むことでブレーナ化している。そのため
、基板のエツチングを要しないので、エツチングの容易
な絶縁膜を自由に選択でき、かつ基板材料が制限されな
い。
〔第３の実施例〕
第４図は本発明の第３の実施例を示す断面図である。ま
ず（＝３１４こおいて、ガラス基板１上に下部電極材料
で膜６ａを形成する。次いでその上に、フォトレジスト
材料の層を形成し、バターニングしてマスク３を形成す
る。このマスク３の上からガラス基板面までエツチング
を行なって、（ｂｌのように下部電極領域以外の下部電
極材料を除去し、凹部１３を形成する。その上に、（Ｃ
）のように、ＳｉＯｚなどて絶縁膜１４を形成た後、該
絶縁膜１４をリフトオフ法で除去することにより、前記
凹部１３の部分が絶縁膜１４ａで埋められる。
ず（＝３１４こおいて、ガラス基板１上に下部電極材料
で膜６ａを形成する。次いでその上に、フォトレジスト
材料の層を形成し、バターニングしてマスク３を形成す
る。このマスク３の上からガラス基板面までエツチング
を行なって、（ｂｌのように下部電極領域以外の下部電
極材料を除去し、凹部１３を形成する。その上に、（Ｃ
）のように、ＳｉＯｚなどて絶縁膜１４を形成た後、該
絶縁膜１４をリフトオフ法で除去することにより、前記
凹部１３の部分が絶縁膜１４ａで埋められる。
第３図の実施例では、下部電極をリフトオフ法により形
成するため、下部電極の蒸看時に、基板温度を冑温にで
きず、その結果下部電極の基板への密着力が弱く、下部
電極が剥離し易いという懸、念が残る。ところが第４図
の実施例によれば、下部電極は、下部電極材料のエツチ
ングによって形成されるので、下部電極薄着時の基板温
度に制限がなく、下部電極の密着力を高めることができ
る。
成するため、下部電極の蒸看時に、基板温度を冑温にで
きず、その結果下部電極の基板への密着力が弱く、下部
電極が剥離し易いという懸、念が残る。ところが第４図
の実施例によれば、下部電極は、下部電極材料のエツチ
ングによって形成されるので、下部電極薄着時の基板温
度に制限がなく、下部電極の密着力を高めることができ
る。
以上のように本発明によれば、各下部電極６…と間の絶
縁部分との面か同一面に揃っているため、ａ−Ｓｉ膜の
膜厚を一定かつ平坦に形成できるので、特性の劣化がな
く、かつ上部電極に断線が生じる恐れもない。
縁部分との面か同一面に揃っているため、ａ−Ｓｉ膜の
膜厚を一定かつ平坦に形成できるので、特性の劣化がな
く、かつ上部電極に断線が生じる恐れもない。
第１図は本発明によるａ−Ｓｉイメージセンサの基本原
理を説明する断面図、第２図〜第４図は本発明の各種実
施例を示す断面図、第５図は従来のａ−Ｓｉイメージセ
ンサとその製法を示す断面図である。 図において、６…は下部電極、７は絶縁体部、８はａ−
Ｓｉ層、９は上部電極をそれぞれ示す。 特許出願人 富士通株式会社 代理人 弁理士 青 柳 稔 ヤ２実プツ艶辷イ列 第３ 図 千３雲脂労１１ 第４図 イｉのδ−５ｊイメージ仁ンサとその＆リス第５図
理を説明する断面図、第２図〜第４図は本発明の各種実
施例を示す断面図、第５図は従来のａ−Ｓｉイメージセ
ンサとその製法を示す断面図である。 図において、６…は下部電極、７は絶縁体部、８はａ−
Ｓｉ層、９は上部電極をそれぞれ示す。 特許出願人 富士通株式会社 代理人 弁理士 青 柳 稔 ヤ２実プツ艶辷イ列 第３ 図 千３雲脂労１１ 第４図 イｉのδ−５ｊイメージ仁ンサとその＆リス第５図
Claims (4)
- （１）、複数の下部電極の上にａ−Ｓｉ層を挟んで上部
電極を有するａ−Ｓｉイメージセンサにおいて、各下部
電極（６…）の面と、各下部電極間の絶縁部分（７…）
の面とが揃った構造とし、該面上にａ−Ｓｉ層（８）を
挟んで上部電極（９）を設けることで、ａ−Ｓｉ層（８
）の膜厚が均一でかつ平坦となるようにしたことを特徴
とするａ−Ｓｉイメージセンサ。 - （２）、前記の下部電極は、予め基板（１）に凹部（１
０）を形成し、その中に下部電極を埋め込む構造とする
ことで、プレーナ化されたものであることを特徴とする
特許請求の範囲第（１）項記載のａ−Ｓｉイメージセン
サ。 - （３）、前記の下部電極は、予め基板（１）上、に設け
た絶縁膜（１１）中に凹部（１２）を形成し、その中に
下部電極を埋め込む構造とすることで、プレーナ化され
たものであることを特徴とする特許請求の範囲第（１）
項記載のａ−Ｓｉイメージセンサ。 - （４）、前記の下部電極は、予め基板（１）上に設けた
下部電極膜（６ａ）中に凹部（１３）を形成し、その中
に絶縁材料を埋め込む構造とすることで、プレーナ化さ
れたものであることを特徴とする特許請求の範囲第（１
）項記載のａ−Ｓｉイメージセンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61046915A JPS62204570A (ja) | 1986-03-04 | 1986-03-04 | ａ−Ｓｉイメ−ジセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61046915A JPS62204570A (ja) | 1986-03-04 | 1986-03-04 | ａ−Ｓｉイメ−ジセンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62204570A true JPS62204570A (ja) | 1987-09-09 |
Family
ID=12760639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61046915A Pending JPS62204570A (ja) | 1986-03-04 | 1986-03-04 | ａ−Ｓｉイメ−ジセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62204570A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6600172B1 (en) | 1999-11-26 | 2003-07-29 | Nec Corporation | Image sensor and method of fabricating the same |
-
1986
- 1986-03-04 JP JP61046915A patent/JPS62204570A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6600172B1 (en) | 1999-11-26 | 2003-07-29 | Nec Corporation | Image sensor and method of fabricating the same |
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