KR20010051787A - 도금 분석 방법 - Google Patents

Abstract

양극 및/또는 음극의 저항이 무시될 수 없는 시스템내에서의 전기도금에 대한 도금분석방법이 개시된다. 상기 방법은 도금용액을 포함하는 영역에 주요 방정식으로서 3 차원 라플라스 방정식을 제공하는 단계, 경계요소법에 의해 라플라스 방정식을 이산화시키는 단계, 양극 및/또는 음극내부의 영역에 주요 방정식으로 평탄표면 또는 만곡표면을 취급하는 2 차원 또는 3 차원 프와송 방정식을 제공하는 단계, 경계요소법 또는 유한요소법에 의해 프와송 방정식을 이산화시키는 단계, 시스템내에서의 전류밀도분포(i) 및 전위분포(Φ)를 계산하기 위하여 이산 방정식을 연립 방정식으로 공식화하는 단계를 포함한다. 전극의 저항에 대한 고려를 요하는 도금문제에 대해서 상기 방법은 전류밀도 및 전위분포를 효율적으로 얻을 수 있다. 음극의 외주부에 집중되는 경향이 있는 전류를 균일하게 함으로써 도금률을 균일하게 하기 위하여 도금조의 구조를 최적화한다.

Description

도금 분석 방법{PLATING ANALYSIS METHOD}

본 발명은 전기도금에 있어 균일한 도금 두께 분포를 얻기 위해서, 도금된 막의 성장률 분포를 예측하는 컴퓨터를 이용한 분석방법에 관한 것이다. 특히, 본 발명은 반도체 웨이퍼의 배선형성을 위한 금속의 도금률 분포를 분석하는 바람직한 방법에 관한 것이다.

양극과 음극이 전해액을 개재하여 셀을 구성하고 전해액 내에 전위 필드를 형성하는 시스템에서, 전위분포 및 전류밀도분포가 중요한 것은 도금 또는 부식과 같은 문제 때문이다. 상기 시스템에서의 이러한 분포를 예측하기 위해서, 경계요소법, 유한요소법 또는 유한차분법에 의한 컴퓨터를 이용한 수치해석이 시도되었다. 이러한 해석은 전해액 내의 전위가 라플라스 방정식에 의해 주어진다는 사실; 양극 표면 및 음극 표면에서의 전위 및 전류밀도가 소위 분극화 곡선(전위와 전류밀도 사이의 관계를 나타내기 위해 실험적으로 알아낸 비선형함수)이라 불리며, 전해액 내에 양극과 음극이 배치될 때 발생되는 반응에 의해 결정되는 전기화학적 특성에 따른다는 사실; 및 전류밀도는 전해액의 전기 전도도 및 전위경도의 곱으로서 표현된다는 사실에 기초하여 행해진다.

전기도금에 있어서, 음극에 증착되는 금속의 도금률은 패러데이 법칙에 따라 음극의 전류밀도를 분석하여 계산될 수 있다. 따라서, 도금조(plating bath)의 구조, 도금 용액의 종류 및 양극과 음극으로 쓰인 재료의 종류에 따라 상술한 수치해석으로 사전에 도금률 분포를 예상할 수 있다. 이것은 합리적으로 도금조를 설계할 수 있게 한다.

최근 수 년간 구리를 전기도금하여 반도체 집적회로의 배선을 형성하려는 시도가 있었다. 이 경우에, 도 1a에 도시된 바와 같이, 반도체 웨이퍼(W) 상의 SiO₂등과 같은 층간 절연막(1)의 표면을 에칭함에 따라 미세한 홈(2)이 형성된다. 배선형성 재료인 구리는 전기도금에 의해 상기 홈(2) 내에 매립된다. 구리와 SiO₂막간의 상호 확산을 방지하기 위해서는, 사전에 SiO₂막의 표면 상에 스퍼터링 등의 방법으로 TaN등과 같은 장벽층(3)을 형성한다. SiO₂와 TaN은 절연체이거나 고저항 재료이므로, 전기도금을 위한 도체 및 전극으로서 작용하는 구리박막(소위 시드층)(4)이 스퍼터링과 같은 방법으로 상기 TaN 상에 형성된다.

사전에 형성된 구리 시드층(4)의 두께는 대략 수십 나노미터이다. 이러한 얇은 구리 시드층을 통해 전류가 흐르는 동안에, 상기 시드층에는 그것의 저항으로 인한 전위경도가 생긴다. 만일 도 1a에 도시된 바와 같은 레이아웃으로 도금이 수행되면, 외주부 근처에는 전류가 더 잘 흐르므로, 도금의 두께가 불균일하게 되어, 도면에서 실선(5)으로 나타낸 바와 같이 외주부는 두꺼워지고 내주부는 얇아진다. 더우기, 도 1b에 도시된 바와 같이, 구리와 같은 금속이 도금에 의해 미세한 구멍 또는 미세한 홈부 내에 매립되는 경우에는, 시드층의 저항때문에 구리 시드층에 전위경도가 발생한다. 그 결과, 구멍이나 홈의 입구 근처에서의 도금률이 증가하고, 구멍이나 홈 내부에는 구리의 보이드(void) 부분과 같은 결함이 생긴다. 홈 근처의 도금 성장률만 높아지는 것을 줄이기 위해서는 반응을 억제제를 첨가하여 내부 결함의 발생을 방지한다.

종래의 많은 도금 분석방법은 단지 전해액 내에서 전위경도가 발생하고 양극과 음극의 저항이 무시할 수 있을 정도로 낮다는 개념에 근거를 두고 있다. 하지만, 반도체 웨이퍼 상의 전기도금의 전압분포 및 전류밀도분포를 분석함에 있어서는 전극측의 전항이 무시될 수 없고 반드시 고려되어야 한다.

전극측 저항을 고려한 도금 분석방법의 일례로서 유한요소법에 의한 시도가 있었다. 이 방법에 따르면, 도금용액 영역의 내부가 요소들로 분할된다. 도금용액의 저항조건(resistance condition)이 이러한 요소들에 포함되고, 저항이 있는 전극은 증착 요소로서 여러 요소들로 분할된다. 전극의 저항조건이 이러한 요소들에 포함된다. 또한, 도금용액과 접하고 있는 전극(주로 음극)의 표면 상의 소정 위치에는 과전압 요소라는 요소가 새로 생성된다. 이러한 요소에 전극의 분극화 저항에 대한 조건이 지정된다. 전체 요소는 단일 영역으로 여겨지고 유한요소법에 의해 분석된다. 증착 요소는 도금된 막에 대응한다. 도금의 시작시 도금된 막의 두께는 0이다. 다음에, 일정시간이 경과된 시점에서 계산된 전류밀도에 의해 결정된 막 두께가 축적되고, 산출된 값은 두께로 다루어진다.

수치계산에 의해 또는 선험적인 방법에 의해 도금조의 적합한 구조 및 전극의 적합한 배치가 고안된다. 도금률을 균일하게 하기 위해서, 예를 들어 전해액 내부에 외주부의 전류 집중을 방지하는 차폐판(shield plate)의 배치가 제안되고 시도되었다. 하지만, 충분한 효과를 얻을 수는 없었다. 또한 현재까지도 차폐판의 설계와 관련하여 어떠한 합리적인 방법도 구현되지 못하고 있다.

내부의 요소 분할이 필요없는 경계요소법은, 재료 표면 상의 전류밀도분포 및 전위분포가 문제해결에 중요하기때문에 문제점(도금, 부식 및 방식 문제)을 분석하는 데 유리하다는 지적이 일반적이다. 경계요소법은 전극의 저항을 고려하지 않아도 되는 도금 문제를 분석하는 데 적용되고, 그 효율성이 이미 확인되었다. 하지만, 경계요소법이 전극의 저항을 고려해야 하는 도금 문제에 대하여도 적용가능한 지는 알려진 바 없다.

상술한 바와 같이, 유한요소법은 전극의 저항에 대한 고려가 필요한 도금 문제에 적용되었다. 하지만, 유한요소법은 내부를 요소들로 분할하여야 하므로, 상당수의 요소를 수반한다. 따라서, 이러한 방법은 요소를 분할하고 분석하는 데 오랜 시간이 걸린다.

본 발명은 이러한 관점에서 구상되었다. 본 발명의 목적은 전극의 저항에 대한 고려가 필요한 도금 문제를 위해 전류밀도분포 및 전위분포를 효율적으로 얻을 수 있는 도금 분석방법을 제공하는 것이다. 본 발명의 다른 목적은 음극의 외주부 근처에 집중되기 쉬운 전류를 균일화하도록 설계되는 도금조의 구조를 최적화하고, 이에 따라 도금률을 균일하게 하는 도금 분석방법을 제공하는 것이다.

도 1a은 분석대상인 도금의 모형을 나타내는 도면,

도 1b는 도 1a에서 B부분의 확대도,

도 2는 전위분포 및 전류밀도분포를 알아내기 위한 경계조건을 설명하는 도면,

도 3은 경계요소들로 분할하는 예시를 나타내는 도면,

도 4는 경계요소 해와 분석 해의 비교를 나타내는 도면,

도 5는 시뮬레이션의 대상이 되는 도금조를 나타내는 도면,

도 6은 음극의 분석 모형을 나타내는 도면,

도 7은 도 5에 도시된 도금조의 경계요소 분할의 예시를 나타내는 도면,

도 8은 분극화 곡선을 나타내는 도면,

도 9는 음극(웨이퍼) 상의 전류밀도분포를 나타내는 도면,

도 10은 음극(웨이퍼) 내부의 전위분포를 나타내는 도면,

도 11은 양극의 분할의 예시를 나타내는 도면,

도 12는 최적화 전후의 양극과 음극 상의 전류밀도분포를 나타내는 도면.

본 발명의 제 1형태는 시스템에서의 전기도금에 대한 도금 분석방법이다. 상기 방법은, 양극과 음극 사이에 도금 용액을 담고 있는 영역에 삼차원 라플라스 방정식을 주요 방정식으로서 부여하는 단계와; 경계요소법으로 상기 라플라스 방정식을 이산화(discretizing)하는 단계와; 양극 및/또는 음극의 내부 영역에 평면 또는 곡면을 다루는 2차원 또는 3차원 프와송 방정식을 주요 방정식으로서 부여하는 단계와; 경계요소법 또는 유한요소법으로 상기 프와송 방정식을 이산화하는 단계와; 시스템에서의 전류밀도분포 및 전위분포를 계산하기 위해서 상기 이산화된 방정식들을 연립방정식으로 공식화하는 단계를 포함하여 이루어진다.

본 형태에 따르면, 양극 및/또는 음극의 내부 영역에 양극 및/또는 음극의 저항이 산입된 프와송 방정식이 부여된다. 이것은 도금 용액의 내부 영역에 3차원 라플라스 방정식이 성립되게 한다. 따라서, 양극 및/또는 음극의 저항 영향이 산입되는 동시에 도금 용액의 내부 영역을 요소 분할할 필요가 없어서, 요소 분할 및 분석에 요구되는 시간을 상당히 감소시킬 수 있다. 따라서, 본 형태는 양극 및/음극의 저항 영향이 산입된 도금조 내부의 전류밀도분포 및 전위분포의 시뮬레이션을 정확하고 효율적으로 할 수 있다.

상기 도금 분석방법은, 양극 및/또는 음극의 내부 영역에 양극 및/음극의 전기 전도도 또는 저항을 시간의 함수로서 부여하는 단계를 더욱 포함할 수 있다. 따라서, 도금될 대상물로서의 반도체 웨이퍼인 음극의 저항값 분포가 시간이 경과함에 따라 음극에 도금된 막의 증착으로 인해 변화되더라도, 분포의 변화 상태를 시뮬레이션할 수 있게 된다.

또한 상기 도금 분석방법이, 양극을 2이상의 분할 양극으로 분할하는 단계와; 음극 표면 상의 전류밀도분포를 균일화하여 도금률을 균일화하도록 상기 분할 양극을 통해 흐르는 전류의 최적값을 계산하는 단계를 더욱 포함할 수 있다. 이것은 도금조의 구조, 분할 양극의 형상 및, 반도체 웨이퍼의 전면에 균일한 두께로 도금된 막에 적용될 전류 공급을 위한 방법을 시뮬레이션할 수 있게 한다.

또한 상기 도금 분석방법은, 도금률을 균일화하도록 시간 간격동안에 상기 분할 양극을 통해 흐르는 전류의 최적값을 계산하고 부여하는 단계를 더욱 포함할 수 있다. 따라서, 오랜 시간이 경과하여 막이 두껍게 도금된 경우에도 반도체 웨이퍼의 전면에 균일한 전류분포가 얻어져 도금된 막의 두께를 균일하게 하도록 시뮬레이션을 수행할 수 있다.

본 발명의 제 2형태는 상술한 도금 분석방법 중의 어느 하나를 사용하도록 제조된 도금장치이다.

상기 도금장치에서는, 상기 도금 분석방법 중의 어느 하나를 사용하여 음극 표면 상의 전류밀도분포가 균일화되도록 양극의 위치, 형상 및 크기 및/또는 차폐판의 위치, 형상 및 크기가 조정될 수 있다.

본 발명의 제 3형태는, 반도체 디바이스의 생산을 위해서 금속도금으로 웨이퍼 상에 배선을 형성할 수 있도록 상술한 도금 분석방법 중의 어느 하나를 사용하는 금속도금을 적용하는 단계를 포함하는 도금방법이다.

본 발명의 제 4형태는, 상술한 도금방법으로 웨이퍼에 도금을 실행하는 단계와; 소정 배선 구조를 가진 웨이퍼를 생산하기 위해서 화학기계적폴리싱(CMP)으로 웨이퍼의 표면을 폴리싱하는 단계를 포함하는, 반도체 디바이스를 위한 웨이퍼 제조방법이다.

본 발명의 제 5형태는 시스템 내에서의 부식 및 부식방지에 대한 분석방법이다. 상기 방법은, 전해액을 담고 있는 영역에 3차원 라플라스 방정식을 주요 방정식으로서 부여하는 단계와; 경계요소법에 의해 상기 라플라스 방정식을 이산화하는 단계와; 양극 및/또는 음극의 내부 영역에 주요 방정식으로서 평면 또는 만곡면을 다루는 2차원 또는 3차원 프와송 방정식을 부여하는 단계와; 경계요소법 또는 유한요소법으로 상기 프와송 방정식을 이산화하는 단계와; 시스템에서의 전류밀도분포 및 전위분포를 계산하기 위해서 상기 이산화된 방정식들을 연립방정식으로 공식화하는 단계를 포함하여 이루어진다.

본 형태는 본 발명이 부식 및 부식방지를 분석하는 데 사용될 수 있게 한다.

본 발명의 효과를 요약하자면, 유한요소법은 양극 및/또는 음극의 저항을 무시할 수 없는 시스템의 전기도금에서 도금률 분포의 수치해석을 위해 행할 수 있는 유일한 방법이었다. 하지만, 도금조의 영역을 요소들로 분할할 경우에는 내부 영역까지도 분할되어야 하므로, 요소를 분할하고 분석하는 데 상당한 시간이 소비된다.

경계요소법을 사용한 본 발명의 방법은 도금용액 내에서의 요소 분할을 필요로 하지 않고, 따라서 요소를 분할하고 분석하는 데 걸리는 시간이 상당히 단축된다. 더우기, 도금조의 형상이 축대칭이고 정형화될 수 있다면, 용액으로 간주되는 영역은 축방향으로 대칭인 요소들로 분할될 수 있다. 따라서, 더 효율적인 분석을 수행할 수 있다.

음극의 저항을 무시할 수 없는 시스템에서의 전기도금과 관련하여, 음극의 저항이 존재함으로써 생기는 도금률의 불균일을 수정할 수 있는 방법에 대한 요구가 있었다. 이러한 요구를 충족시키기 위해서 본 발명은, 양극을 적당히 분할하는 단계와, 상기 분할된 양극을 통해 흐르게 되는 전류의 최적값을 계산하는 단계를 포함하여 이루어진 방법을 제공한다. 이러한 방법은 음극의 외주부에 집중되기 쉬운 전류를 짧은 시간동안의 분석을 통해 균일화할 수 있다.

상기한 것 이외에도 본 발명의 다른 목적, 특징 및 장점이 예시의 방법으로 본 발명의 바람직한 실시예를 도시한 첨부된 도면을 참고로하여 하기의 서술로부터 명확해질 것이다.

이하, 첨부된 도면을 참고로 본 발명의 실시예가 상세히 서술될 것이다. 웨이퍼 상에 구리 배선을 형성하는 구리도금의 예가 언급될 것이다. 웨이퍼 표면 상의 층간절연막 상에 미리 형성된 TaN 등의 장벽층 및 Cu 시드층이 저항을 가진 음극으로서 취급된다. 통상, 양극으로는 도금원료인 충분히 두꺼운 구리판이 사용되므로, 이것의 저항은 무시된다. 음극은 미소한 불규칙성을 갖고 있지만, 웨이퍼 표면 상에는 거시적인 도금률만 확인될 것이라는 전제하에 웨이퍼 표면은 거시적인 관점에서 보아 그러한 불규칙성이 없는 것으로 간주된다. 웨이퍼 표면을 평탄한 면이라고 간주하고, 음극 내부의 전류밀도 및 전기전도도는 각각의 요소들의 평균값으로 주어진다. 도금이 시작되면, 음극의 두께가 시간의 경과에 따라 변한다. 도금률의 불균일성은 초기(제로 타임에서)의 전류밀도의 불균일성에 의해 좌우된다. 따라서, 초기 전류밀도분포가 본 분석에 의해 구해진다.

일반적으로, 음극의 초기(제로 타임) 저항은 대부분 균일하다. 이 경우에, 음극에 대한 주요 방정식인 프와송 방정식의 이산화가 경계요소법으로 수행된다. 만일 음극의 초기(제로 타임) 저항이 불균일하다면, 프와송 방정식의 이산화는 유한요소법으로 수행되며 각각의 요소들에 대하여 경계조건에 따라 서로 다른 저항값이 부여된다. 음극의 저항이 균일한 경우에도, 음극이 곡면이라면 이와 유사하게 프와송 방정식의 이산화가 유한요소법으로 수행된다. 다음의 설명에서는 양극이 그것의 전기 저항을 무시한 두꺼운 구리판으로서 취급된다. 만일 그것의 저항을 무시할 수 없다면, 양극을 음극과 같은 방식으로 취급하여 분석이 이루어질 수 있다.

도 2에 도시된 바와 같이, 도금조 내에 용액이 차지하는 영역을 Ω으로 두고, Ω 내의 전위를 φ로 둔다. 통상의 전기화학적 문제에서는, 소정 기준 전극에 대한 상대적인 전위(E)가 사용된다. 한편, 본 실시예에서는, 음극 내의 소정 기준점에 대하여 용액 내의 임의로 주어진 지점에서의 전위는 φ가 된다. 기준점에 대한 양극 및 음극 내의 임의의 지점에서의 전위는 φ_a및 φ_c로 나타낸다. 금속(양극 및 음극) 표면과 매우 인접한 영역을 제외하면, φ가 Ω 내에서 다음의 라플라스 방정식을 만족한다.

금속 표면에 매우 가까운 영역에서의 복잡한 행동양식은, 금속과 용액 사이의 금속 표면 상에서의 전위 갭으로서 분극화 곡선에 포함되며, 경계 조건으로 처리된다. 금속 표면 상에는 전극 배선을 위한 좁은 홈이 많이 존재하지만, 홈의 기하학적 형상은 고려되지 않으며, 거시적인(포괄적으로는 홈의 영향이 포함된) 분극화 곡선이 측정되고 그것이 경계조건으로 사용된다.

따라서, 상기 방정식에 대한 경계조건은 다음의 수학식으로 주어진다.

상기 수식과 관련하여, Ω는 Γ_d+ Γ_n+Γ_a+Γ_c(≡Γ)에 의해 둘러싸여 있고, Γ_d및 Γ_n는 각각 전위 φ 및 전류밀도 i 가 지정된 경계(φ_o및 i_o는 지정된 값)를 나타내며, 동시에 Γ_a및 Γ_c는 각각 양극 표면 및 음극 표면을 나태낸다. κ는 용액의 전기전도도를 나타낸다. ∂/∂n 은 대상물의 표면을 통해 용액 내로 흐르는 전류의 값을 양의 값으로 설정한 경우의 외향 법선 방향을 나타낸다. f_a(i) 및 f_c(i)는 각각 양극 및 음극의 거시적 분극화 곡선을 표현하는 일반 비선형함수를 나타내며, 실험적으로 얻어진 것이다.

양극이 두꺼운 구리판이므로 그것의 전기적 저항은 무시할 수 있어서, 양극 내의 전위 φ_a가 일정하다고 가정할 수 있다. 하지만 양극에 공급되는 전류값 I_c가 지정된 경우에는, φ_a의 값을 알 수 없으므로 다음의 수학식으로 수학식(4)을 보완할 필요가 있다.

만일 복수의 양극이 사용된다면, 각각의 양극에서의 전위는 일정하다고 가정되며, 각각의 양극에 대하여 상기 수학식과 대등한 수학식이 사용된다.

실제 공정에서는, 실리콘 웨이퍼의 표면 상의 SiO₂절연막 위에 스퍼터링 등의 방법으로 질화탄탈(TaN)의 얇은 장벽층 및 얇은 Cu 시드층이 형성된다. 그 다음, 상기 층들 상에 구리도금이 시행된다. 이 공정 동안에 음극 즉, 장벽층 및 시드층 내의 전기 저항은 무시되지 않는다. 따라서, 음극의 전위 φ_c는 음극 내의 전류밀도,

에 의존하며, 여기서 i_cx및 i_cy는 실리콘 웨이퍼 상에 x축 및 y축을 갖는 직교좌표계(0-xy)가 사용되어 전류밀도(i_c)의 각각 x 방향 성분 및 y 방향 성분을 나타낸다.

비록 많은 좁은 홈들이 존재하더라도 실리콘 웨이퍼의 표면은 거시적으로 평탄한 면으로 간주된다. 음극 내의 전류밀도 및 전기전도도(또는 막 두께)는 거시적인(표면을 평탄한 면으로 간주한 경우와 등가인) 값으로 주어진다. 따라서, 음극에서의 전류밀도 i_c(A/㎡)는 다음과 같이 정의된다.

여기서, t_a및 κ_a는 각각 TaN 장벽층의 두께(m) 및 전기전도도(Ω^-1m^-1)를 나타내며, t_p및 κ_p는 각각 Cu 시드층의 두께(m) 및 전기전도도(Ω^-1m^-1)를 나타낸다. ∇ 의 아래첨자 2는 2차원(x-y 평면) 연산자를 표시한다. SiO₂절연막은 높은 전기 저항을 가지므로, 그것에서의 전류밀도는 무시될 수 있다고 가정한다.

용액으로부터 음극의 표면으로 전류(-i)가 흐르면, 음극 내의 미소 영역에서 전하량 보존법칙에 의해 다음의 수학식이 얻어진다.

수학식(7)과 수학식(8)로부터 음극의 내부에 대한 주요 방정식은 다음의 수학식이 된다.

도금률은 음극 표면 상의 전류(i)에 비례한다. 따라서 수학식(1) 내지 수학식(5) 및 수학식(6)과 수학식(9)를 i 에 대하여 연립하여 풀면, 도금률의 분포 형상을 얻을 수 있다.

수학식(1)에 대한 경계조건 적분 방정식은,

이며, 여기서 x 및 y 는 각각 관측점 및 원점의 위치벡터를 나타내며, 기본해 f^*및 i^*는 다음과 같이 주어진다.

여기서,

이며, n 은 관측점 x 에서의 경계 외부 단위 법선벡터를 나타낸다.

수학식(10)에 경계조건(2) 및 경계조건(3)을 대입하여 이산화하면 다음의 수학식이 주어진다.

여기서 {G} 및 {H}은 Γ및 요소의 형상에 따른 기지의 행렬이며, 동시에 {Φ} 및 {i}는 각 마디점에서의 각각 Φ및 i 값을 성분으로 갖는 벡터이다. 본 수학식은, 이대로는 경계조건(4)에서의 Φ_a및 수학식(5)에서의 Φ_c를 알 수 없으므로 풀리지 않는다. 따라서, 양극 표면 상의 경계조건이 고려된다. 수학식(4) 및 수학식(6)을 이산화하면 다음의 두 식이 주어진다.

여기서 { }_a는 양극 표면(Γ_a) 상의 마디점에서의 값을 성분으로 갖는 벡터이며, A는 요소 영역을 나타내고, { }^T는 전치(transposition)된 형태를 나타낸다(간단히 하여, 상수 요소에 대한 수학식을 나타내었지만, 일반적인 요소들에 대한 이산화는 쉽게 수행될 수 있다). { φ_a}_a의 성분이 상수값 φ_a과 동일하게 처리되고, {i}_a는 수학식(13)에서 {i}의 일부라는 점에 주목하여야 한다.

그 다음, 음극 표면에 대한 경계조건이 논의될 것이다. 수학식(9)에 대한 경계 적분방정식은,

이며, 여기서 γ는 음극 표면 Γ_c를 둘러싸는 곡선을 나타내며, 굵은체가 아닌 i_c는 γ로부터 흐르는 전류밀도(≡(t_sκ_s+ t_sκ_s) ∂φ_c/∂n₂)를 나타내며, ∂/∂n₂는 2차원 문제의 외향 법선 도함수를 표시한다.

2차원 문제에 대한 기본해 φ^* ₂및 i^* ₂는 각각 다음과 같이 주어진다.

수학식(15)을 이산화하면,

으로 주어지며, 여기서 [H₂], [G₂] 및 [B₂]는 요소의 형상 및 γ에 따른 기지의 행렬이고, 동시에 {φ_c}및 {i}_c는 γ상의 각 마디점에서의 φ_c및 i_c의 값을 성분으로 갖는 벡터이다. { }는 음극 표면(Γ) 상의 마디점에서 값을 성분으로 갖는 벡터를 나타낸다. i_c는 경계(γ)의 일부로 주어지며, φ_c는 그 외의 부분으로 주어진다. 따라서, 음극 표면 상의 i가 주어지면, 수학식(19)이 풀린다. 내부점에 대한 수학식을 사용하면 음극 표면 상의 전위분포는 다음과 같이 얻어진다.

여기서 [C]는 내부점의 위치에 따른 행렬이다.

본 수학식 및 경계조건식(5)에 의하면,

이 된다. {i}_c는 수학식(13)에서 {i}의 일부이다. 수학식(14) 및 수학식(21)은 각각 양극 표면 및 음극 표면 상의 경계조건으로 사용되고, 뉴튼-랩슨법에서와 같이 반복 계산하면, 수학식(13) 및 수학식(15)을 포함한 연립방정식을 해결할 수 있다. 즉, 다음과 같은 절차로 계산이 실행된다.

1. 수학식(13)의 {i}_a, φ_a, {i}_c및 미지수(Γ_d의 i 및 Γ_n의 φ에 대한 벡터성분)를 적당히 가정한다.

2. {φ}_a를 얻기 위해 수학식(14)에 상기 가정한 {i}_a및 φ_a를 대입하고, 수학식(21)에 {i}_c를 대입하여 {φ}_c를 계산한다.

3. 수학식(13) 및 수학식(15)에 상기 두 단계에서 얻어진 값을 대입하고, 양 쪽 값의 차를 구한다.

4. 상기 차가 감소하도록 뉴톤-랩슨법 등에 따라 단계(1)에서 가정된 {i}_a등의 값을 개정하고, 단계(2)로 되돌아가고, 상기 차이가 허용오차보다 작을 때까지 계산을 반복한다.

수학식(20)을 확증하기 위하여, 반지름(R)을 갖고 그것의 외주에서 Φ_c= 0인 원형 음극(실리콘 웨이퍼)의 존재를 가정하라. 상기 해로부터의 전류밀도를 균일(i = -i₀)한 것으로 가정하면, 중심으로부터 ρ만큼 떨어진 위치에서 음극내의 전위(Φ_c)에 대한 분석 해는 다음과 같이 구해진다.

별개로, 수학식(20)으로부터 Φ_c를 얻기 위하여 2차원 경계요소해석이 행해진다. 소정 영역, 즉 음극으로부터 대칭으로 분할된 16세그먼트중 하나에 대하여 해석이 행해진다. 도 3에 도시된 바와 같이, 상기 영역은 삼각형 및 사변형의 일정요소로 분할되었고, 도면에 도시된 경계조건이 사용되었다. 다음의 값이 해석에 사용되었다.

도 4는 음극내의 전위(Φ_c)의 분포를 나타낸다. 수학식(20)에 의한 경계요소의 해(도면에서는 개방원에 의해 나타남)는 수학식(22)에 의한 해석해(도면에서는 실선으로 표시됨)와 합치함을 알 수 있다.

상술된 방법을 사용하여 실리콘 웨이퍼에 구리도금을 적용하는 시뮬레이션이 도 5에 도시된 도금조에서 행해졌다. 이러한 도금조는 구리판으로된 양극(11), 도금될 웨이퍼를 포함하는 음극(12), 이들 사이에 존재하는 전해질 도금용액(13) 및 양극과 음극사이에 전류를 흐르게하는 전원(14)으로 구성되었다. 이 경우, 양극과 음극 각각의 직경은 190 mm, 양극과 음극 사이의 거리는 10 mm, 음극의 구리 스퍼터층(12a)의 두께는 0.03㎛ 및 도금층(12b)의 두께는 0.1 ㎛ 였다. 전기 전도성(k)은 전해질 도금용액(13)의 경우는 0.056/ Ω·㎜, 도금층(12b)의 경우는 5.0 x 10⁴/Ω·㎜, 스퍼터층(12a)의 경우는 4.0 x 10³/Ω·㎜ 였다. 통과된 전류는 1.5 A 였다.

음극(실리콘 웨이퍼)상에는, 도 6에서와 같이 동일한 거리를 두고 8개의 위치에 전류 단자(-)가 연결되었다. 대칭성을 고려하면, 도금조의 해석영역은 전체 영역의 1/16로 설정되고 이 영역은 도 7에 도시된 바와 같이 삼각형 또는 사변형의 일정영역으로 분할되었다. 시뮬레이션에 사용된 양극 및 음극의 분극곡선이 도 8에 도시된다. 도금조의 측표면은 절연체를 포함한다. 다른 계산 조건은 도 5와 관련하여 설명된 바와 같다.

도 9는 음극상의 전류 밀도분포((-i)은 도금률에 비례함)를 나타낸다. 도 10은 음극내의 전위분포를 나타낸다. 만일 음극내의 전기저항이 무시된다면, 음극내의 모든 위치에서의 전위는 0이다. 따라서, 음극내의 전기 저항이 고려되는 경우에는, 전위분포는 0이 아니고, 계산결과로서 나타난 바와 같이 균일해진다. 도 9 및 도 10에서, 요소의 중심점에서의 값은 함께 연결되어 도시된다.

상술된 실시예에서는 음극(실리콘 웨이퍼) 주위의 전류 단자(-)의 수가 비교적 작은(8개) 경우에 대한 해석이 행해졌다. 이 수가 증가하면, 축방향 대칭 근사가 가능하게 되고, 계산의 양이 감소될 수 있다. 따라서, 축방향 대칭 근사법이 아래에 설명될 것이다.

축방향 대칭 필드에서, 음극 내의 전류밀도(ic)는 반지름 방향 성분만을 갖는다. 이 성분은 i^c[A/㎡]으로 나타낸다. 음극내의 반경(r)인 위치에서의 미세한 고리모양 영역에 있어서, 전하량 보존의 원리하에서 다음의 관계가 성립된다.

여기서, S = πρ²및 L = 2 πρ이다.

상기 차이를 구하기 위하여 음극이 반지름방향으로 n 개의 세그먼트로 분할되면, 내부로부터 계수하여 j번째 환형대(이하 요소(j)라 함)에서는 다음의 수학식이 성립된다.

여기서

이다.

수학식(24)에 수학식(25) 및 (26)을 대입한 후 ρ_j= 0 및 i^c ₁을 고려하여 재배치하면 다음의 수학식이 주어진다.

이러한 관계는

로서 나타나는 행렬이고, 여기서 { }_c는 수학식(15)과 관련하여 정의된 바와 같다.

축방향 대칭의 필드에 있어서, 전류는 반지름 방향으로만 흐른다. 따라서, 수학식(7)에 대응하는 수학식은 다음과 같다.

이 수학식의 이산화는

으로 나타난다.

여기서 γ_n+1= R(R: 음극의 반지름)에서의 전위가 기본이었다. 즉, Φ_c,_n+1= 0 이다.

도금조내의 전위 및 전류밀도를 분석하는데 있어서 일정 요소들이 사용되면, 음극상의 요소의 중심의 전위가 구해질 필요가 있다. 만일 요소(j)의 중심에서의 음극 전위가로서 정의된다면, 다음의 수학식이 수학식(30)으로부터 얻어진다.

행렬[D]의 각각의 요소는 수학식(30)으로부터 용이하게 구해진다. 수학식(28), (31)로부터

이 수학식은 수학식(21)에 대응한다. 따라서, 음극은 축방향 대칭 요소를 사용하여 요소들로 분할되고 상술된 계산절차에 따라 처리되어 축방향 대칭문제가 해결될 수 있다.

수학식(32)를 확증하기 위하여, 상술된 것과 동일한 경우가 설정되고, 수학식(32)의 {Φ^o _c}는 상이한 방법으로 구해진다. 결과로서 얻어진 해는 해석 해(수학식(22))와 비교된다. 그 결과가 도 4에 도시된다(도면에서 폐쇄원으로 나타남). 두 종류의 해가 고도로 일치하는 것으로 확인될 수 있다. 상기 차동 방법에 따르면, 음극이 반지름 방향으로 20개의 세그먼트로 분할되어 계산이 행해진다.

음극에 균일한 도금 막을 적용하기 위하여, 양극을 분할하고 결과로서 생기는 분할된 양극에 상이한 최적의 전류를 주는 실시가 설명된다. 이 경우를 축방향 대칭문제로서 다루기 위하여, 양극은 동심원(도우넛)의 형태로 N 개의 세그먼트로 분할된다. 설명을 간단히 하기 위하여, 일정한 전류밀도가 각각의 분할 양극에 주어진다. (만일 각각의 분할 양극의 크기가 그다지 크지 않다면, 이러한 근사는 큰 오차를 발생시키지 않는 것으로 생각된다.)

현존하는 최적화문제에 대한 설계 변수로서, 분할 양극에 주어질 전류 밀도는 i_c,j(j = 1, ..., N)로 나타내어진다. 여기서 목적 함수는 다음 수학식으로 나타낸 바와 같이 음극상의 각각의 경계요소로 흐르는 전류 밀도(도금률에 비례)의 평균(i')로부터의 차의 제곱의 합이다.

여기서, m은 음극 표면상의 요소의 수이다 . 따라서, 현존하는 최적화 문제는 목적 함수 수학식(34)을 최소화하는 결과치(i_c,j(i = 1, ..., N))를 구하는 것이 된다. 총전류량(I)은 일정(I_c)하게 설정되므로, 각각의 설계변수들 사이에는 다음의 관계가 존재한다. 따라서, 독립적인 설계 변수의 개수는 N-1이다.

여기서, A_k는 분할 양극(k)의 면적이다.

도 11에 도시된 바와 같이, 전류 단자(-)가 양극의 주변 전체에 놓여졌을 때 유사한 축방향 대칭문제가 발생되었고, 양극이 5개의 세그먼트로 분할되어 전류밀도 분포의 최적화가 행해졌다. 도 12는 최적화 전후의 양극 표면 및 음극표면상의 전류밀도분포를 나타낸다. 최적화 후의 음극표면상의 전류밀도분포는 최적화 전과 비교하여 균일한 것으로 나타났다. 이러한 심플렉스(Simplex)법이 목적함수를 최소화하는데 사용되었다.

도금될 부재의 표면과 양극을 평탄한 표면으로서 간주하고, 경계요소법에 의해 2 차원 프와송 방정식을 이산화하는 방법이 상술되었다. 도금될 부재의 표면 및/또는 양극이 만곡된 표면이라면, 주요 방정식인 프와송 방정식은 유한요소법에 의해 이산화되어야 한다. 분석 방법이 아래에 기술될 것이다.

도면에서 저항체(Ω)(2D)내의 전위를 만족시키는 식은 다음과 같다.

이때,

κ: 저항체의 전기 전도도[Ω^-1]

i_s: 도금용액(Ω)내에 흐르는 전류밀도[A/m²]

div₂, grad₂: 도금용액(Ω)내에 정의된 미분 연산자

식(36)에 대한 칼라킨 방정식(Kalarkin equation)은 다음과 같다.

이때, ψ 는 테스트 함수이다.

식 (37)은 부분적분되어 다음과 같이 된다.

Ω 은 요소들로 나누어지며, 요소(e)내의 Φ 는 다음과 같이 보간 함수 (Neⁱ)에 의해 근사된다.

도금용액의 내부는 다음과 같은 라플라스 방정식이 성립한다.

①

이때의 아래첨자 3은 3 차원을 의미한다.

음극(실리콘 웨이퍼)의 내부에는 다음과 같은 프와송 방정식이 성립한다.

②

계면은 다음의 식에 의해 정의된다.

-(Φ-Φ_ω) = f_ω(-i_ω) ③

i_ω+ i = 0 ④

측면은 다음의 식에 의해 정의된다.

i = 0 ⑤

식(①)은 경계요소법에 의해 이산화되며, 식(②)는 유한요소법에 의해 이산화되며, 연립방정식을 세우기 위하여 경계조건 및 연결조건(③, ④ 및 ⑤)이 고려된다. 뉴턴법에 의해 상기 방정식을 풀면 해로서 전류밀도분포(i_ω) 및 전위분포(Φ_ω)를 얻는다.

상기 방법에 따르면, 도금될 부재의 표면 및/또는 양극이 만곡표면일 때, 또는 구멍 또는 홈의 내표면이 도금될 때 효과적인 분석법이 제공될 수 있다.

다음으로, 본 발명의 수정된 실시예가 기술될 것이다. 수정된 발명은, 전극 및/또는 도금될 부재의 전기 전도성 또는 저항이, 도금될 전극 및/또는 부재의 두께의 함수 또는 시간의 함수로 사용되어, 도금될 전극 및/또는 부재내의 영역에 주요 방정식으로 프와송 방정식을 제공하는 단계와, 유한요소법에 의해 상기 방정식을 이산화시키는 단계와, 시간의 경과에 따른 도금두께내의 변화를 알아내기 위하여 이산방정식을 연립방정식으로 공식화하는 단계를 포함하는 도금분석법이다.

예를 들면, 이미 언급한 바와 같이 웨이퍼상에 구리배선을 형성하기 위한 구리도금을 고려할 수 있다. 도금이 시작되면, 음극의 두께는 시간의 흐름에 따라 변한다. 그 결과, 음극 영역내의 저항성 또는 전기 전도성의 2 차원 분포는 불균일하게 된다. 따라서, 음극 영역의 각 부분내의 저항성 및 전기 전도성은 시간의 함수로 취급되며, 소정의 시간간격마다 연산이 반복됨으로써, 소정의 시간에 걸쳐 도금두께의 변화가 결정된다. 복잡한 형상의 도금조내의 도금용액 영역에 대하여 효과적인 분석을 수행하기 위하여 요소로 분할하고 연산하는데 필요한 시간은 짧아지는데, 이는 주요 방정식이 경계요소법에 의해 이산화되기 때문이다.

본 발명의 수정 실시예로서의 분석방법은 아래에 간략하게 기술될 것이다.

도금용액내의 전위분포는 3 차원 라플라스 방정식(①)에 따른다. 도금될 전극 및/또는 부재에 대한 주요 방정식은 2 차원 프와송 방정식(②)이다. 도금될 전극 및/또는 부재와 도금용액사이의 계면에 대한 경계조건은 도금될 전극 및/또는 부재의 분극화곡선이며, 일반적으로 식(③)으로 나타내어진다. 전류(-i)가 도금용액에서 음극표면으로 흐르면, 식(④)은 음극내의 미세영역내에서의 전하량보존의 원리에 따라 얻어진다. 절연표면상에서는 식(⑤)가 유효하다.

식(①)은 경계요소법에 의해 이산화되고, 식(②)는 유한요소법에 의해 이산화되며, 경계조건 및 연결조건(③, ④ 및 ⑤)은 연립방정식을 세우기 위하여 고려된다. 뉴턴-랩슨 법에 의해 상기 방정식을 풀면 전류밀도분포 및 전위분포를 얻는다.

전기 전도성(κ)은 도금두께(T)의 함수이며, 도금두께(T)는 시간(t)의 함수이며, 상기 방정식은 상미분방정식이다. 따라서, 오일러법(Euler method) 및 룬게쿠타(Rungecoota method)법등의 방법에 의해 해를 구할 수 있다.

즉, 제로 타임일때의 웨이퍼상의 전류밀도분포에 대하여 상기 방정식의 해가 구해진다. 그후, 소정 시간 경과후의 도금막두께 분포가 연산된다. 상기 도금막두께로부터, 웨이퍼상의 전류밀도분포가 다시 파악되고, 연속적인 일정시간의 경과후의 막두께분포가 연산된다. 이러한 연산의 반복에 의해, 소정의 시간후의 도금막두께가 구해질 수 있다.

평탄한 표면을 가지는 전극으로서의 웨이퍼의 경우에 있어서, 전극내부의 주요 방정식은 2 차원 프와송 방정식이다. 도금될 부재의 표면이 3 차원이라면 주요 방정식은 3 차원 프와송 방정식이다. 이러한 방식으로, 분석이 수행된다.

본 발명의 또 다른 수정 실시예는 도금될 전극 및/또는 부재의 저항이 무시될 수 없는 시스템내에서의 전기도금에 대한 도금분석법인데, 이러한 방법은 양극을 두개이상의 분할 양극으로 분할하는 단계, 도금 용액을 포함하는 영역에 주요 방정식으로서 3 차원 라플라스 방정식을 제공하는 단계, 도금될 전극 및/또는 부재내부의 영역에 주요 방정식으로서 평탄한 표면 또는 만곡표면을 취급하는 2 차원 프와송 방정식을 제공하는 단계, 경계요소법에 의해 상기 방정식을 이산화시키는 단계, 음극 표면상의 전류밀도분포를 균일화하기 위하여 분할 양극을 통하여 흐르는 전류의 최적값을 계산한 결과에 기초하여 연립방정식을 세우는 단계 및 도금률을 균일화하기 위하여 최적의 전류값을 제공하는 단계를 포함한다.

도 1에 도시된 도금조에서는, 음극(도금될 웨이퍼)의 저항때문에, 웨이퍼 내주부상의 전류밀도가 억제되어 불균일한(외주부는 두껍고 내주부는 얇은) 도금두께를 유발한다. 따라서, 양극은 동심의 원형으로 분할되며, 높은 전류밀도가 내주부상의 분할양극에 제공됨으로써, 음극표면상의 전류밀도는 균일하게 될 수 있다. 도금두께의 균일화를 위해서 분할 양극에 제공되는 최적의 전류밀도를 구하기 위하여 수치해석을 채용할 필요가 있다. 수치해석은 상술된 실시예의 방법에 기초하며 최적화에 의해 수행된다.

본 발명의 다른 수정 실시예는 도금될 전극 및/또는 부재의 저항이 무시될 수 있는 시스템내에서의 전기도금에 대한 도금분석법이며, 이러한 방법은 양극을 두개이상의 분할 양극으로 분할하는 단계, 도금용액을 포함하는 영역에 주요 방정식으로서 3 차원 라플라스 방정식을 제공하는 단계, 경계요소법에 의해 상기 방정식을 이산화시키는 단계, 도금될 전극 및/또는 부재의 전기 전도성 또는 저항이 도금될 전극 및/또는 부재의 두께의 함수 또는 시간의 함수로 사용되어, 도금될 전극 및/또는 부재내의 영역에 주요 방정식으로서 평탄한 표면 및 만곡표면을 취급하는 2 차원 프와송 방정식을 제공하는 단계, 경계요소법 또는 유한요소법에 의해 방정식을 이산화시키는 단계, 그 결과에 기초하여 연립방정식을 세우는 단계 및 음극 표면상에서 전류밀도분포를 균일하게 하기 위하여 분할 양극을 통하여 흐르는 최적의 전류값을 시간간격으로 연산하고 제공함으로써 도금률을 균일화하는 단계를 포함한다.

본 발명에 관한 상술한 각각의 형태에 있어서, 음극 저항이 초기(제로 타임)에 균일하다는 전제하에 분석이 수행된다. 그러나, 소정의 시간의 경과후에, 도금두께는 전체적으로 증가하고, 음극 저항은 전체적으로 감소한다. 따라서, 제로 타임의 분할 양극의 최적 전류 분포와 소정 시간후의 분할 양극의 최적 전류 분포사이에는 편차가 존재할 수 밖에 없다. 따라서, 도금두께의 시변 증가에 따라 음극의 저항이 시간에 걸쳐 변화되고, 소정 시간간격에서의 분할 양극의 최적 전류 분포가 부여되는 것이 필요하다. 음극의 전류 밀도 분포를 일정하게 균일화하기 위하여 분할 양극의 최적 전류 분포가 변화하고 제공될 때, 음극 표면상의 저항은 균일화 되어, 경계요소법이 음극에 대한 주요 방정식의 이산화를 위하여 제공될 수 있다. 한편, 분할 양극의 전류 밀도가 소정의 시간간격으로 변화하면, 소정의 시간후에 음극 도금두께의 불균일이 발생한다. 음극 도금두께의 이러한 불균일을 고려하면서 분할 양극의 최적 전류분포를 재연산함에 있어서, 음극에 대한 주요 방정식의 이산화에 대해 유한요소법을 적용할 필요가 있다.

상술된 실시예에 따르면, 양극 및 음극(도금될 웨이퍼)의 기하학적 배열이 제공됨으로써, 전류 밀도 및 전위 분포가 양극 및/또는 음극의 저항성분, 고려하여 결정될 수 있다. 이러한 분석법을 이용함으로써 웨이퍼의 도금은 결과적으로 매우 균일하게 될 수 있다. 또한, 도금조를 설계하는데 있어서, 실험상의 시행착오를 되풀이할 필요없이도 최적의 파라미터가 얻어질 수 있다.

상기 설명은 주로 반도체 웨이퍼상의 구리도금에 대한 예시에 대하여 제시하였다. 그러나, 본 발명이 저항성분을 가지는 두꺼운 기판상에서의 소정의 평면 균일성을 갖는 정밀한 도금에 폭넓게 사용될 수 있음은 물론이다. 또한, 본 발명의 원리는 도금 분석에 대한 방법뿐 아니라, 금속의 부식 방지 및 부식 분석을 위한 방법에 응용될 수 있다. 즉, 양극 또는 음극이 되는 부재가 수중 또는 지하에 배치된 매설된 파이프 또는 다양한 장치내에서 저항성분을 가진다면, 저항성분을 고려하여 전류밀도분포 및 전위분포를 효과적으로 분석하는 것이 가능하게 된다.

본 발명은 상기의 방식으로 기술하였는 바, 본 발명이 그것으로 제한되는 것이 아니라, 다양한 방식으로 변경될 수 있음으로 이해되어야 하겠다. 이러한 변경이 본 발명의 정신 및 범위를 벗어나는 것으로 간주되어서는 아니될 것이며, 당업자에게 명백한바와 같이 이러한 모든 변형은 첨부된 청구항의 범위내에 포함되는 것을 의도한다.

상술된 본 발명은 전극의 저항에 대한 고려가 필요한 도금 문제를 위해 전류밀도분포 및 전위분포를 효율적으로 얻을 수 있는 도금 분석방법을 제공하며, 음극의 외주부 근처에 집중되기 쉬운 전류를 균일화하도록 설계되는 도금조의 구조를 최적화하고, 이에 따라 도금률을 균일하게 하는 도금 분석방법을 제공할 수 있다.

Claims (9)

1. 시스템내에서의 전기도금에 대한 도금분석방법에 있어서,

   양극과 음극사이의 도금용액을 포함하는 영역에 주요 방정식으로서 3차원 라플라스 방정식을 제공하는 단계;

   경계요소법에 의해 라플라스 방정식을 이산화시키는 단계;

   양극 및/또는 음극내부의 영역에 주요 방정식으로서 평탄한 표면 또는 만곡표면을 취급하는 2 차원 또는 3 차원 프와송 방정식을 제공하는 단계;

   경계요소법 또는 유한요소법에 의해 프와송 방정식을 이산화시키는 단계; 및

   시스템내의 전류밀도분포 및 전위분포를 계산하기 위하여 이산 방정식을 연립방정식으로 공식화하는 단계를 포함하는 것을 특징으로 하는 도금분석방법.
2. 제 1 항에 있어서,

   양극 및/또는 음극의 내부의 영역에 시간의 함수로서 양극 및/또는 음극의 전기 전도성 또는 저항을 제공하는 단계를 더욱 포함하는 것을 특징으로 하는 도금분석방법.
3. 제 1 항에 있어서,

   양극을 두 개 이상의 분할 양극으로 나누는 단계,

   음극 표면상의 전류 밀도 분포를 균일하게 하도록 상기 분할 양극을 통하여 흐르는 최적의 전류값을 계산하여 도금률을 균일하게 하는 단계를 더욱 포함하는 도금분석방법.
4. 제 3 항에 있어서,

   소정 시간 간격으로 분할 양극을 통하여 흐르는 최적의 전류값을 계산하여 제공함으로써 도금률을 균일하게 하는 단계를 더욱 포함하는 도금분석방법.
5. 제 1 항의 도금분석방법을 이용하여 제조된 도금장치.
6. 제 5 항에 있어서,

   음극표면상의 전류밀도분포가 제 1 항의 도금분석방법을 이용하여 균일화되도록 양극의 위치, 형상, 크기 및/또는 차폐판의 위치, 형상, 크기가 조절되는 것을 특징으로 하는 도금장치.
7. 제 1 항의 도금분석방법을 이용하여 반도체 디바이스 생산용 웨이퍼상에 배선을 형성하기위한 금속도금을 적용하는 도금방법.
8. 제 7 항의 도금방법에 의해 웨이퍼에 도금을 적용하는 단계, 및

   소정의 배선구조를 가지는 웨이퍼를 생산하기 위하여 화학적 기계적 연마(CMP)에 의해 웨이퍼 표면을 폴리싱하는 단계를 포함하는 반도체 디바이스용 웨이퍼 생산방법.
9. 시스템내의 부식분석 및 부식방지에 대한 방법에 있어서,

   전해질을 포함하는 영역에 주요 방정식으로서 3 차원 라플라스 방정식을 제공하는 단계,

   경계요소법에 의해 라플라스 방정식을 이산화시키는 단계,

   양극 및/또는 음극내부의 영역에 주요 방정식으로서 평탄표면 또는 만곡표면을 취급하는 2 차원 또는 3 차원 프와송 방정식을 제공하는 단계,

   경계요소법 또는 유한요소법에 의한 프와송 방정식을 이산화시키는 단계,

   시스템내의 전류밀도분포 및 전위분포를 계산하기 위하여 상기 이산화된 방정식을 연립방정식으로 공식화하는 단계를 포함하는 것을 특징으로 하는 방법.