KR20010048332A - 가장자리에 흡습방지막이 형성된 반도체 칩 및 이흡습방지막의 형성방법 - Google Patents

가장자리에 흡습방지막이 형성된 반도체 칩 및 이흡습방지막의 형성방법 Download PDF

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Abstract

본 발명은 반도체 칩의 가장자리에 흡습방지막을 형성한 반도체 칩 및 이 흡습방지막의 형성방법을 개시한다. 본 발명에 따른 반도체 칩은, 내부에 소정의 소자들이 형성되고 최상층은 패시베이션막으로 덮여있는 반도체 칩의 가장자리에 인접하여 층간절연막을 소정 깊이로 식각하여 이루어진 트렌치가 형성되고, 반도체 칩의 가장자리를 통한 습기의 침투를 방지하기 위하여 트렌치 내부를 전부 메우거나 트렌치의 측벽에 소정 두께로 흡습방지막이 형성된다. 본 발명에 따르면, 별도의 공정 추가 없이 기존의 반도체 칩 제조공정을 그대로 이용하면서 칩 가장자리에 흡습방지막을 형성함으로써, 칩 가장자리를 통한 습기의 침투를 효율적으로 차단할 수 있다.

Description

가장자리에 흡습방지막이 형성된 반도체 칩 및 이 흡습방지막의 형성방법{Semiconductor chip having edge with an anti-moisture-absorption film and forming method of the anti-moisture-absorption film}
본 발명은 반도체 칩 및 그 제조방법에 관한 것으로, 특히 반도체 칩의 가장자리 구조 및 그 형성방법에 관한 것이다.
일반적으로 반도체 칩은 웨이퍼 상에 다수 개가 동시에 형성되고 최종 완성된 각 칩은 하나씩 절단되어 패키징된다. 즉, 다수의 반도체 칩이 형성된 웨이퍼의 표면 일부를 도시한 평면도인 도 1을 보면, 웨이퍼 상에는 소정 간격을 두고 동일한 과정을 거쳐 반도체 소자들로 이루어진 칩들(10)이 형성되고, 각 칩들(10)은 절단을 위한 공간인 스크라이브 라인(scribe line, 20)에 의해 구분된다.
도 1의 2-2선을 따라 확대하여 단면도시한 도 2를 참조하면, 칩 영역(10)에는 소정의 배선 패턴(40)과 컨택(60) 등이 형성되어 있고 배선 패턴(40) 사이에는 층간절연막(30)이 개재되어 있으며, 최상부는 패시베이션막(50)으로 덮여있다. 또한, 절단 영역(20)은 일반적으로 소자로서 사용되지 않으므로 층간절연막(30)과 패시베이션막(50)만이 존재하나, 설계중인 소자의 특성을 미리 평가하기 위한 TEG(Test Element Group)라 불리우는 소정의 소자 패턴(45)이 형성되어 있을 수 있다. 또한, 칩 영역(10)과 절단 영역(20)의 경계에는 트렌치(trench, 70)가 형성되어 있다. 이는, 만약 이 트렌치(70)가 없다면, 절단 영역(20)의 중앙 부분을 따라 칩과 칩을 분리절단(sawing)할 때의 기계적 충격이 통상 단단한 막질인 실리콘 질화막으로 이루어진 패시베이션막(50)을 따라 칩 영역(10)에까지 전달되어 칩 영역(10)의 패시베이션막(50) 및 하부의 소자에 균열을 일으킬 수 있기 때문에, 패시베이션막(50)이 연결되지 않도록 미리 끊어 주기 위함이다. 이 트렌치(70)는 통상 공정수를 줄이기 위해 별도의 공정이 아닌 칩 영역(10)의 퓨즈 개구부를 형성하기 위한 식각공정에서 동시에 형성된다. 이후에 웨이퍼는 절단 영역(20) 즉, 스크라이브 라인의 중앙부분을 따라 절단되어 개별 칩으로 분리된다. 도 2에서 참조부호 80 사이의 부분이 이렇게 절단되어 없어지는 부분을 나타낸다. 실제 절단 영역(20)의 전체 폭은 통상 100∼120㎛ 정도이고, 절단되어 없어지는 부분(80 사이의 부분)의 폭은 통상 30∼60㎛ 정도이다.
한편, 일반적으로, 완성된 칩들(10)을 절단하기 전에, 도 2에 도시된 상태의 웨이퍼는 완성된 반도체 칩들이 고온, 고습, 고압에서 안정되게 동작하는지를 평가하기 위하여, 100∼150℃의 온도, 80∼100%의 습도, 1.5∼3기압의 압력에서 신뢰성 평가를 받게 된다.
그런데, 칩(10)의 가장자리에 위치한 트렌치(70) 측벽에 노출되는 층간절연막들(30)은 보통 실리콘 산화막 계열의 절연막으로 형성되는데, 특히, 평탄화 특성이 좋은 BPSG(Boron phosphorous silicate glass), PSG(Phosphorous silicate glass), SOG(Spin on glass), TEOS(Tetra ethyl ortho silicate), USG(Undoped silicate glass)막 등을 사용하게 된다. 그러나, 이중 불순물이 고농도로 예컨대, B : 5 중량% 이상, P : 4 중량% 이상이 함유된 BPSG, PSG, SOG, TEOS 등의 막은 습기에 약하다. 더구나 반도체 소자의 특성 변화를 방지하기 위해 이러한 층간절연막들(30)은 저온으로 형성하는 추세이다. 따라서, 신뢰성 평가 단계에서 습기에 약한 층간절연막들(30)의 계면을 통해 습기가 침투하게 되면, 가까운 주변회로의 예컨대, 텅스텐 또는 알루미늄과 장벽금속층으로 이루어진 금속 배선(40)과 하부 절연막의 컨택(60)부위가 부식하게 되고 계면에서 박리나 균열이 발생되어 반도체 소자의 신뢰성에 치명적인 악영향을 미친다.
한편, 칩 영역(10) 내부의 퓨즈 개구부에도 이와 유사한 문제가 발생되는데, 퓨즈 개구부에서의 이러한 문제를 해결하기 위해서, 퓨즈 개구부의 측벽에 내습성이 우수한 물질로 흡습방지막을 형성하는 방안(미국 특허 5,879,966호 등)이나 퓨즈 개구부의 주위를 둘러싸는 링 형태로 가드링(guradring)을 형성하는 방안(일본 공개특허공보 평9-69571호 등)이 제안되고 있으나, 이러한 방안들은 공정의 추가를 요하는 등의 문제가 있고, 아직까지 칩 가장자리에 대해서는 이러한 방안들이 제안된 바 없다.
본 발명이 이루고자 하는 기술적 과제는, 칩 가장자리를 통한 습기의 침투를 방지할 수 있는 구조의 반도체 칩을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 별도 공정의 추가없이 칩 가장자리를 통한 습기의 침투를 방지할 수 있는 흡습방지막을 형성하는 방법을 제공하는 것이다.
도 1은 다수의 반도체 칩이 형성된 웨이퍼의 표면 일부를 도시한 평면도이다.
도 2는 도 1의 2-2선 확대단면도이다.
도 3a 내지 도 3f는 본 발명의 일실시예에 따라 반도체 칩의 가장자리에 흡습방지막을 형성하는 과정 및 그 형성된 구조를 도시한 단면도들이다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따라 반도체 칩의 가장자리에 흡습방지막이 형성된 구조를 도시한 단면도들이다.
도 5a 내지 도 5f는 본 발명의 또 다른 실시예에 따라 반도체 칩의 가장자리에 흡습방지막을 형성하는 과정 및 그 구조를 도시한 단면도들이다.
도 6a 내지 도 6c는 본 발명의 또 다른 실시예에 따라 반도체 칩의 가장자리에 흡습방지막이 형성된 구조를 도시한 단면도들이다.
상기의 과제를 달성하기 위한 본 발명에 따른 반도체 칩은, 내부에 소정의 소자들이 형성되고 최상층은 패시베이션막으로 덮여있는 반도체 칩의 가장자리에 흡습방지막이 형성된 것을 특징으로 한다. 즉, 본 발명에 따른 반도체 칩은 반도체 칩의 둘레를 따라 그 가장자리에 인접하여 층간절연막을 소정 깊이로 식각하여 이루어진 트렌치가 형성되고, 반도체 칩의 가장자리를 통한 습기의 침투를 방지하기 위하여 트렌치 내부를 전부 메우거나 트렌치의 측벽에 소정 두께로 흡습방지막이 형성된다.
여기서, 상기 흡습방지막은 패시베이션막이 적어도 상기 트렌치의 측벽까지 연장됨으로써 이루어질 수 있다.
또한 상기 흡습방지막은, 상기 트렌치의 내부를 전부를 메우거나 트렌치의 측벽에 소정 두께로 형성된 도전층 패턴과, 도전층 패턴 위까지 연장되어 덮인 패시베이션막으로 이루어질 수 있다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명에 따른 칩 가장자리에 흡습방지막을 형성하는 방법은, 스크라이브 라인을 개재하여 다수의 반도체 칩들이 형성되는 웨이퍼에 대하여, 반도체 칩과 스크라이브 라인의 경계부분에 별도의 공정을 추가하지 않고 간단한 공정으로 흡습방지막을 형성한다. 즉 본 발명에 따른 흡습방지막의 형성방법은 먼저, 웨이퍼 상에 소정의 물질층 패턴과 층간절연막들을 순차 적층하여 반도체 칩이 형성되는 영역에 소정의 소자들과 하층 배선 및 하층 배선 상에 층간절연막을 형성한다. 이어서, 하층 배선 상의 층간절연막을 식각하여 칩 영역의 소정의 위치에 하층 배선을 노출하는 컨택홀을 형성함과 동시에, 칩 영역과 스크라이브 라인의 경계에 적층된 층간절연막들을 식각하여 소정 깊이의 트렌치를 형성한다. 컨택홀과 트렌치가 형성된 웨이퍼의 전면에 반도체 칩의 상층 배선을 이룰 도전물질을 증착하여 도전물질층을 형성한 후, 이 도전물질층을 패터닝하여 칩 영역에 상층 배선과 컨택을 형성함과 동시에, 트렌치 내부 및 주위에서는 도전물질을 제거한다. 이어서, 상층 배선이 형성된 웨이퍼의 전면에 내습성이 좋은 물질을 증착하여 패시베이션막을 형성하고, 칩 영역과 스크라이브 라인의 경계부위에서 페시베이션막을 제거하여 칩 영역과 스크라이브 라인에 형성된 패시베이션막을 분리함으로써 트렌치의 내부에 형성된 패시베이션막으로 흡습방지막을 형성한다.
한편, 실시예에 따르면, 상기 상층 배선을 이룰 도전물질층을 패터닝할 때 상기 트렌치의 측벽 또는 내부에 도전물질을 남겨 이 트렌치의 측벽 또는 내부에 남은 도전물질층과 그 위의 패시베이션막으로 흡습방지막을 이루도록 할 수도 있다.
또한, 상기 하층 배선을 형성하기 전에, 하층 배선의 아래에, 상기 트렌치를 형성하기 위하여 식각되는 층간절연막들과 식각선택비를 가지는 상기 반도체 칩의 소자를 이루는 소정의 물질층을 스크라이브 라인까지 연장시켜 식각정지막을 형성함으로써, 이 식각정지막이 노출될 때까지 층간절연막들을 식각하여 상기 트렌치를 형성할 수도 있다.
이와 같이 본 발명에 따르면, 반도체 칩의 가장자리에 트렌치를 형성하고 이 트렌치의 측벽 또는 내부에 흡습방지막을 형성함으로써, 칩의 가장자리를 통한 습기의 침투를 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 기술하는 실시예에 한정되는 것으로 해석되어서는 안된다. 이하에서, 어느 층이 다른 층의 상부에 존재하는 것으로 설명될 때, 이는 다른 층 위에 바로 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 첨부한 도면에서 층간절연막들은 각각 하나의 막으로 표현되었지만 여러 층의 층간절연막이 적층된 구조일 수 있으며, 각 층의 두께나 길이는 설명의 명확성을 위해 과장되었다.
< 실시예 1 >
도 3a 내지 도 3f은 본 발명의 실시예 1에 따른 반도체 칩의 가장자리에 흡습방지막을 형성하는 과정 및 그 구조를 도시한 단면도들이다. 도 3a 내지 도 3f에서는 도 2와 달리 편의상 한 쪽의 칩 영역과 절단 영역만을 도시하였다. 이하 다른 실시예들에서도 마찬가지이다.
도 3a를 참조하면, 칩 영역과 절단 영역 즉 스크라이브 라인의 경계에 트렌치가 형성되어 있다.
먼저, 기판 또는 층간절연막(100) 상의 칩 영역에 소정의 소자를 이루는 물질층 패턴(110)을 형성한다. 이때 절단 영역에는 TEG를 위한 소정의 물질층 패턴(112)이 동시에 형성될 수 있다. 여기서, 본 발명의 특징부는 칩 영역과 절단 영역의 경계부분이므로 이 부분을 제외한 칩 영역 내부와 절단 영역 중앙부에 형성되는 소자나 물질층 패턴에 대해서는 그 구체적인 설명을 생략한다. 통상 칩 영역의 내부에는 메모리 소자의 경우에는 각 메모리 셀들과 각 메모리 셀들을 구동하기 위한 주변회로가 형성된다.
이어서, 층간절연막(120)을 형성한 다음, 칩 영역의 하층 배선(130)을 형성한다. 하층 배선(130)은 도전물질 예컨대 텅스텐이나 알루미늄과 같은 금속을 전면에 증착하고(이와 같이 금속을 이용하는 경우에는 금속층 하부에 장벽금속층을 포함할 수도 있다) 원하는 배선 패턴으로 패터닝함으로써 형성된다.
하층 배선(130) 상의 기판 전면에 다시 층간절연막(140)으로서 예컨대 실리콘 산화막을 5000∼10000Å 정도의 두께로 증착하여 형성하고, 컨택을 형성하고자 하는 부위의 층간절연막(140)을 식각하여 컨택홀(150)을 형성한다. 이때, 칩 영역과 절단 영역의 경계에 트렌치(152)도 동시에 형성한다. 구체적으로, 식각하고자 하는 부위의 층간절연막(140)을 노출하는 포토레지스트 패턴(미도시)을 형성하고, 실리콘 산화막으로 이루어진 층간절연막(140)을 예컨대, 35∼50sccm의 CF4, 35∼50sccm의 CHF3를 식각가스로 사용하고, Ar을 300∼450sccm으로 흘려주면서 300∼500mTorr의 압력하에서 1100∼1400W의 RF 파워로 100∼150초 정도의 시간동안 플라즈마 식각하면, 칩 영역에서는 하층 배선(130)을 노출하는 컨택홀(150)이 형성되고, 칩 영역과 절단 영역의 경계에서는 트렌치(152)가 동시에 형성된다. 트렌치(152)의 폭은 수 ㎛ 정도로 한다.
이어서, 기판 전면에 상층 배선을 형성하기 위하여 도전물질 예컨대 텅스텐이나 알루미늄과 같은 금속을 6500∼10000Å 정도의 두께로 증착하면, 도 3b에 도시된 바와 같이 컨택홀(150)을 메우는 컨택이 형성되고, 트렌치(152)에도 도전물질층(160)이 형성된다.
도 3c를 참조하면, 기판 전면에 형성된 도전물질층(160)이 패터닝 되어 칩 영역에서는 컨택을 포함한 상층 배선(164)이 형성되고 트렌치(152) 내부 및 주위에서는 도전물질이 모두 제거되어 있다. 이때, 절단 영역에도 필요하면 배선 패턴(162)을 형성할 수 있다.
도 3d를 참조하면, 칩 영역의 최상층 및 트렌치(152)의 측벽에 흡습방지막으로서 패시베이션막(170)이 형성되어 있고, 트렌치(152)의 바닥 중앙에는 패시베이션막(170)이 일부 제거되어 층간절연막(120)이 노출되어 있다.
도 3d에 도시된 구조를 형성하기 위해서는 먼저, 도 3d의 결과물 전면에 내습성이 좋은 막 즉, 실리콘 질화막, 불순물이 도핑되지 않았거나 저농도로 도핑된 실리콘 산화막 또는 이들의 복합막을 형성한다. 본 실시예에서는 예컨대, 불순물이 도핑되지 않은 실리콘 산화막을 1000∼2000Å 정도의 두께로 증착하고, 그 위에 실리콘 질화막을 5000∼10000Å 정도의 두께로 증착한다. 그러면, 흡습경로가 될 수 있는 트렌치(152)의 측벽에 노출된 층간절연막들(120, 140)의 계면이 모두 패시베이션막(170)에 의해 둘러싸여 흡습경로가 차단된다.
이어서, 절단 영역의 중앙부분을 따라 웨이퍼를 절단할 때 그 기계적 충격이 패시베이션막(170)을 통하여 전달되지 않도록 패시베이션막(170)의 일부를 제거하여 층간절연막(120)을 노출함으로써 최종적인 칩 가장자리 구조를 완성한다. 이 트렌치(152) 바닥의 층간절연막(120)을 노출하는 과정은 별도의 공정을 추가하는 것이 아니라, 와이어 본딩을 위한 본딩 패드를 형성하기 위하여 패시베이션막(170)을 식각하여 상층 배선(164)을 노출하는 공정을 이용한다. 즉, 본딩 패드가 형성될 부분 및 트렌치(152)의 중앙부분을 노출하는 포토레지스트 패턴(미도시)을 형성하고, 예컨대, 65∼90sccm의 CF4, 10∼25sccm의 O2를 식각가스로 사용하고, Ar을 80∼110sccm으로 흘려주면서 300∼500mTorr의 압력하에서 1000∼1300W의 RF 파워로 60∼95초 정도의 시간동안 상기와 같이 실리콘 산화막과 실리콘 질화막의 적층막으로 형성된 패시베이션막(170)을 플라즈마 식각하는 사진식각 공정에 의해, 트렌치(152)의 중앙부분에서 층간절연막(120)이 노출되고 칩 영역의 소정 위치에 상층 배선(164)이 노출된 본딩 패드가 형성된다.
이와 같이 트렌치(152)의 측벽에 패시베이션막(170)으로 흡습방지막을 형성한 상태에서 전술한 바와 같은 고온, 고습, 고압의 신뢰성 평가를 수행하면, 종래와 달리 칩 영역과 절단 영역의 경계에 형성된 트렌치의 측벽을 통한 습기의 침투가 차단되어 신뢰성 있는 반도체 칩을 얻을 수 있다.
신뢰성 평가에 이어 절단 영역의 중앙부분을 따라 칩들을 절단하면, 도 3d에서 점선(200) 오른쪽은 절단되어 없어지고 왼쪽의 칩이 개별 칩으로 분리된다.
도 3e는 본 실시예의 변형예로서, 패시베이션막(172)의 일부 제거위치가 도 3d와 다르다. 도 3d에 도시된 구조에서는 소량이지만 트렌치(152) 바닥에 노출된 층간절연막(120)과 패시베이션막(170)의 계면을 통해 습기가 침투할 여지가 있는 반면, 도 3e에 도시된 구조에서는 이를 보완하여 더욱 확실하게 습기의 침투를 차단할 수 있다.
또한, 도 3f는 본 실시예의 다른 변형예로서, 패시베이션막(174)이 트렌치(154)의 내부를 모두 메운 구조이다. 이를 위해서는 트렌치(154)의 폭을 상대적으로 좁게 즉, 패시베이션막(174)의 증착 두께의 2배보다 작게한다. 도 3f에 도시된 구조도 도 3e에 도시된 구조와 마찬가지로 더욱 확실하게 습기의 침투를 차단할 수 있다.
< 실시예 2 >
도 4a 내지 도 4c는 본 발명의 실시예 2에 따른 칩 가장자리 구조를 도시한 단면도들이다. 본 실시예에서는 전술한 실시예 1과 달리 트렌치의 내부 또는 측벽에, 칩 영역에서 상층 배선(164)을 이루는 도전물질층(166, 167, 168)을 남겨둔다.
도 4a에 도시된 구조를 형성하기 위해서는, 전술한 실시예 1의 도 3c에 대응하는 단계 즉, 상층 배선(164)을 형성할 때 트렌치(156)의 내부 및 주위에서 도전물질을 모두 제거하지 않고, 트렌치(156)의 측벽 부분에는 남겨둔다. 이어서, 도 3d를 참조하여 설명한 전술한 실시예 1과 동일한 과정을 거치면 도 4a에 도시된 구조가 얻어진다. 다만, 트렌치(156)의 측벽에 남아있는 도전물질층(166)의 두께를 감안하여 도 3a에 도시된 트렌치(152) 보다는 그 폭을 더 넓게 한다.
도 4b에 도시된 구조의 칩 가장자리는 본 실시예의 변형예로서, 트렌치(156)의 측벽 및 바닥에, 칩 영역에서 상층 배선(164)을 이루는 도전물질층(167)이 제거되지 않고 남아 있다. 그리고, 절단 영역 쪽의 트렌치(156)에 인접한 부분에서 패시베이션막(172)이 분리되어 있다.
도 4c에 도시된 구조는 본 실시예의 다른 변형예로서, 칩 영역에서 상층 배선(164)을 이루는 도전물질층이 트렌치(154)의 내부를 모두 메우는 구조이다. 도 4c에 도시된 구조의 칩 가장자리를 형성하기 위해서는 전술한 실시예 1의 도 3f에 도시된 바와 같은 구조와 유사하게, 트렌치(154)의 폭을 좁게 하여 도전물질층(160)이 트렌치(154)의 내부를 모두 메우도록 한 다음, 칩 영역의 상층 배선(164)을 형성할 때 트렌치(154)를 메운 도전물질층(168)을 제거하지 않고 남겨 두고, 그 위에 패시베이션막(176)을 형성하면 된다.
한편, 도 4a 내지 도 4c에서 상층배선(164)과 트렌치(154, 156)의 측벽 또는 내부에 남겨 두는 도전물질층(166, 167, 168)은 서로 분리되어 있는 것으로 도시되어 있지만, 트렌치 측벽 또는 내부의 도전물질층(166, 167, 168)이 다른 요소와 연결되는 등의 전기적인 영향이 없다면 굳이 서로 분리될 필요는 없다. 이는 후술하는 실시예 4에서도 마찬가지이다.
본 실시예의 칩 가장자리도 전술한 실시예 1과 마찬가지로 흡습경로가 되는 층간절연막들(120, 140)의 계면이 노출되지 않으므로 칩 가장자리를 통한 습기의 침투가 차단된다.
< 실시예 3 >
도 5a 내지 도 5f는 본 발명의 실시예 3에 따라 칩 가장자리에 흡습방지막을 형성하는 과정 및 그 형성된 구조를 도시한 단면도들이다. 본 실시예가 전술한 실시예 1과 다른 점은 트렌치(152)를 형성하기 위하여 층간절연막들(140, 122)을 식각할 때 식각깊이를 용이하게 조절할 수 있도록 하층 배선(130) 아래에 식각정지막(190)을 형성한 점이다.
도 5a를 참조하면, 실시예 1의 도 3a와 유사하게 기판 또는 층간절연막(100) 상에 소정의 소자를 이루는 물질층 패턴(110)을 형성하고 그 위에 층간절연막(120)을 형성한다. 이어서, 층간절연막(120) 상에 칩 영역에서 소자를 이루는 소정의 도전층(190)을 절단 영역까지 연장하여 형성한다. 이 도전층(190)은 예컨대, 칩 영역에 형성되는 소자가 DRAM 소자인 경우 메모리 셀을 이루는 커패시터의 상부전극을 이루는 불순물이 도핑된 다결정 실리콘층이 될 수 있다. 물론, 이 도전층(190)은 다른 배선이 될 수도 있고, 반드시 도전물질에 한하지 않고 그 위에 통상 실리콘 산화막으로 형성되는 층간절연막들(122, 140)과 식각선택비가 있는 물질로 이루어지면 된다.
이어서, 식각정지막이 될 도전층(190) 상에 다시 층간절연막(122)을 개재하여 하층 배선(130)을 형성하고, 그 위에 층간절연막(140)을 형성한 다음, 전술한 실시예 1의 도 3a에서 설명한 바와 같이 칩 영역의 컨택홀(150)과 칩 영역과 절단 영역의 경계에 트렌치(152)를 형성한다. 이때 컨택홀(150)과 트렌치(152)는 각각 다른 식각깊이를 가지지만, 각각 하층 배선(130)과 식각정지막(190)이 노출될 때까지 식각함으로써 동시에 형성할 수 있다. 따라서, 트렌치(152)의 식각깊이를 일정하게 유지할 수 있다.
이어서, 도 5b에 도시된 바와 같이, 전면에 칩 영역의 상층 배선을 이룰 도전물질을 증착하여 도전물질층(160)을 형성한다.
이어서, 도 5c에 도시된 바와 같이, 도전물질층(160)을 패터닝하여 칩 영역의 상층 배선(164) 및 절단 영역에 소정의 배선 패턴(162)을 형성하고, 트렌치(152) 내부와 주위에서는 도전물질을 모두 제거한다. 이때, 트렌치(152) 내부에 형성되었던 도전물질층(160) 및 식각정지막(190)은 각각의 식각가스나 식각액을 사용하여 두 단계의 식각에 의해 제거할 수도 있지만, 도전물질층(160)과 식각정지막(190)을 이루는 두 물질의 식각선택비가 낮은 식각가스나 식각액을 사용하여 연속하여 식각함으로써 제거하는 것이 간편하다. 즉, 도전물질층(160)과 식각정지막(190)이 각각 알루미늄과 다결정 실리콘으로 된 경우에는, 알루미늄의 증착과 리플로우시의 열에 의해 다결정 실리콘이 알루미늄과 반응하여 금속화하게 되고(참고로 다결정 실리콘이 금속화한 것은 주사 전자현미경으로 확인할 수 있다), 따라서 금속화한 다결정 실리콘은 예컨대, 35∼60sccm의 BCl3, 30∼50sccm의 Cl2를 식각가스로 사용하고, N2를 10∼25sccm으로 흘려주면서 100∼250mTorr의 압력하에서 300∼700W의 RF 파워로 100∼160초 정도의 시간동안 알루미늄을 플라즈마 식각하는 과정에서 제거된다.
이어서, 전술한 실시예 1의 도 3d를 참조하여 설명한 과정을 거치면 도 5d와 같은 구조가 얻어진다.
도 5e 및 도 5f에 도시된 구조의 칩 가장자리 및 흡습방지막은 본 실시예의 변형예들로서, 식각정지막(190, 이후 식각되어 192와 같이 됨)을 사용한 점을 제외하고는 전술한 실시예 1의 도 3e 및 도 3f에 도시된 변형예들과 각각 동일하므로 그 상세한 설명은 생략한다.
본 실시예에 따르면, 칩 가장자리에 흡습방지막이 형성되어 칩 가장자리를 통한 습기의 침투를 차단할 수 있을 뿐만 아니라, 흡습방지막의 형성과정에서 트렌치의 식각깊이를 용이하게 조절할 수 있다.
< 실시예 4>
도 6a 내지 도 6c는 본 발명의 실시예 4에 따른 칩 가장자리 및 흡습방지막의 구조를 도시한 단면도들이다. 본 실시예의 구조는 전술한 실시예 2 및 실시예 3을 결합한 구조로서, 트렌치(156, 154) 내부에, 칩 영역에서 상층 배선(164)을 이루는 도전물질층(166, 167, 168)을 남겨 두고, 트렌치 식각시 식각정지막(190)을 사용한다. 본 실시예의 칩 가장자리 구조를 형성하는 방법은 전술한 실시예 2의 방법에 식각정지막(190)을 이용하는 실시예 3의 방법을 결합하면 되므로, 그 상세한 설명은 생략한다.
이상 상술한 바와 같이, 본 발명에 따르면 반도체 칩의 가장자리에 흡습방지막이 형성되어 반도체 칩의 신뢰성 평가시 칩 가장자리를 통한 습기의 침투를 막아 신뢰성 있는 반도체 칩을 얻을 수 있다.
특히 본 발명에 따르면, 칩 가장자리에 흡습방지막을 형성하기 위하여 별도의 공정이 추가되지 않고 기존의 반도체 칩 제조공정을 그대로 이용할 수 있다.

Claims (17)

  1. 내부에 소정의 소자들이 형성되고 최상배선층이 패시베이션막으로 덮여있는 반도체 칩에 있어서,
    상기 반도체 칩의 둘레를 따라 그 가장자리에 인접하여 층간절연막을 소정 깊이로 식각하여 이루어진 트렌치가 형성되고, 상기 반도체 칩의 가장자리를 통한 습기의 침투를 방지하기 위하여 상기 트렌치 내부를 전부 메우거나 상기 트렌치의 측벽에 소정 두께로 흡습방지막이 형성된 것을 특징으로 하는 반도체 칩.
  2. 제1항에 있어서, 상기 흡습방지막은 상기 패시베이션막이 적어도 상기 트렌치의 측벽까지 연장됨으로써 이루어진 것을 특징으로 하는 반도체 칩.
  3. 제1항에 있어서, 상기 흡습방지막은, 상기 트렌치의 내부를 전부 메우거나 상기 트렌치의 측벽에 소정 두께로 형성된 도전층 패턴과, 상기 도전층 패턴 위까지 연장되어 덮인 상기 패시베이션막으로 이루어진 것을 특징으로 하는 반도체 칩.
  4. 제3항에 있어서, 상기 도전층 패턴은 상기 반도체 칩의 최상층 배선층과 동일한 물질로 이루어진 것을 특징으로 하는 반도체 칩.
  5. 제1항 내지 제4항의 어느 한 항에 있어서, 상기 패시베이션막은 내습성이 좋은 실리콘 질화막, 실리콘 산화막 또는 이들의 복합막으로 이루어진 것을 특징으로 하는 반도체 칩.
  6. 스크라이브 라인을 개재하여 다수의 반도체 칩들이 형성되는 웨이퍼에 대하여, 상기 반도체 칩과 스크라이브 라인의 경계부분에 흡습방지막을 형성하는 방법에 있어서,
    상기 웨이퍼 상에 소정의 물질층 패턴과 층간절연막들을 순차 적층하여 상기 칩이 형성되는 영역에 소정의 소자들과 하층 배선 및 상기 하층 배선 상에 층간절연막을 형성하는 단계;
    상기 하층 배선 상의 층간절연막을 식각하여 상기 칩 영역의 소정의 위치에 상기 하층 배선을 노출하는 컨택홀을 형성함과 동시에, 상기 칩 영역과 스크라이브 라인의 경계에 적층된 층간절연막들을 식각하여 소정 깊이의 트렌치를 형성하는 단계;
    상기 컨택홀과 트렌치가 형성된 웨이퍼의 전면에 상기 반도체 칩의 상층 배선을 이룰 도전물질을 증착하여 도전층을 형성하는 단계;
    상기 도전층을 패터닝하여 상기 칩 영역에 상층 배선과 컨택을 형성함과 동시에, 상기 트렌치 내부 및 주위에서는 상기 도전물질을 제거하는 단계;
    상기 상층 배선이 형성된 웨이퍼의 전면에 내습성이 좋은 물질을 증착하여 패시베이션막을 형성하는 단계; 및
    상기 칩 영역과 스크라이브 라인의 경계부위에서 상기 페시베이션막을 제거하여 상기 칩 영역과 스크라이브 라인에 형성된 패시베이션막을 분리하는 단계를 구비하여 상기 트렌치의 내부에 형성된 패시베이션막으로 흡습방지막을 형성하는 것을 특징으로 하는 흡습방지막의 형성방법.
  7. 제6항에 있어서, 상기 패시베이션막은 내습성이 좋은 실리콘 질화막, 실리콘 산화막 또는 이들의 복합막으로 이루어지는 것을 특징으로 하는 흡습방지막의 형성방법.
  8. 제6항에 있어서, 상기 트렌치의 폭을 상대적으로 좁게하여 상기 패시베이션막이 상기 트렌치를 모두 메우도록 하고,
    상기 패시베이션막을 분리하는 단계에서는, 상기 스크라이브 라인 쪽으로 상기 트렌치에 인접한 부분에서 상기 패시베이션막의 일부를 제거하는 것을 특징으로 하는 흡습방지막의 형성방법.
  9. 제6항에 있어서, 상기 트렌치의 폭을 상대적으로 넓게 하여 상기 패시베이션막이 상기 트렌치의 굴곡을 따라 소정 두께로 형성되고,
    상기 패시베이션막을 분리하는 단계에서는, 상기 트렌치의 바닥 중앙부분 또는 상기 스크라이브 라인 쪽으로 상기 트렌치에 인접한 부분에서 상기 패시베이션막의 일부를 제거하는 것을 특징으로 하는 흡습방지막의 형성방법.
  10. 제6항에 있어서, 상기 하층 배선 및 하층 배선 상의 층간절연막을 형성하는 단계 이전에,
    상기 하층 배선의 아래에, 상기 트렌치를 형성하기 위하여 식각되는 층간절연막들과 식각선택비를 가지는 상기 반도체 칩의 소자를 이루는 소정의 물질층을 상기 스크라이브 라인까지 연장하여 식각정지막을 형성하는 단계를 더 구비하여,
    상기 컨택홀 및 트렌치를 형성하는 단계에서 상기 트렌치를 형성할 때 상기 식각정지막이 노출될 때까지 층간절연막들을 식각함으로써 상기 트렌치를 형성하는 것을 특징으로 하는 흡습방지막의 형성방법.
  11. 제10항에 있어서, 상기 상층 배선을 형성하는 단계에서, 상기 트렌치 내부 및 주위에 형성된 상기 상층 배선을 이룰 도전물질을 제거할 때 상기 식각정지막도 함께 제거되는 것을 특징으로 하는 흡습방지막의 형성방법.
  12. 스크라이브 라인을 개재하여 다수의 반도체 칩들이 형성되는 웨이퍼에 대하여, 상기 반도체 칩과 스크라이브 라인의 경계부분에 흡습방지막을 형성하는 방법에 있어서,
    상기 웨이퍼 상에 소정의 물질층 패턴과 층간절연막들을 순차 적층하여 상기 칩이 형성되는 영역에 소정의 소자들과 하층 배선 및 상기 하층 배선 상에 층간절연막을 형성하는 단계;
    상기 하층 배선 상의 층간절연막을 식각하여 상기 칩 영역의 소정의 위치에 상기 하층 배선을 노출하는 컨택홀을 형성함과 동시에, 상기 칩 영역과 스크라이브 라인의 경계에 적층된 층간절연막들을 식각하여 소정 깊이의 트렌치를 형성하는 단계;
    상기 컨택홀과 트렌치가 형성된 웨이퍼의 전면에 상기 반도체 칩의 상층 배선을 이룰 도전물질을 증착하여 도전층을 형성하는 단계;
    상기 도전층을 패터닝하여 상기 칩 영역에 상층 배선과 컨택을 형성함과 동시에, 적어도 상기 트렌치의 측벽 또는 내부에 상기 도전물질을 남기는 단계;
    상기 상층 배선이 형성된 웨이퍼의 전면에 내습성이 좋은 물질을 증착하여 패시베이션막을 형성하는 단계; 및
    상기 칩 영역과 스크라이브 라인의 경계부위에서 상기 페시베이션막을 제거하여 상기 칩 영역과 스크라이브 라인에 형성된 패시베이션막을 분리하는 단계를 구비하여 상기 트렌치의 내부에 남은 도전층 및 패시베이션막으로 흡습방지막을 형성하는 것을 특징으로 하는 흡습방지막의 형성방법.
  13. 제12항에 있어서, 상기 패시베이션막은 내습성이 좋은 실리콘 질화막, 실리콘 산화막 또는 이들의 복합막으로 이루어지는 것을 특징으로 하는 흡습방지막의 형성방법.
  14. 제12항에 있어서, 상기 트렌치의 폭을 상대적으로 좁게하여 상기 상층 배선을 이룰 도전물질이 상기 트렌치를 모두 메우도록 하고,
    상기 상층 배선을 형성하는 단계에서는 상기 트렌치를 메운 도전물질을 모두 남기며,
    상기 패시베이션막을 분리하는 단계에서는 상기 스크라이브 라인 쪽으로 상기 트렌치에 인접한 부분에서 상기 패시베이션막의 일부를 제거하는 것을 특징으로 하는 흡습방지막의 형성방법.
  15. 제12항에 있어서, 상기 트렌치의 폭을 상대적으로 넓게 하여 상기 상층 배선을 이룰 도전물질이 상기 트렌치의 굴곡을 따라 소정 두께로 증착되도록 하고,
    상기 상층 배선을 형성하는 단계에서는 상기 트렌치의 내부에 증착된 도전물질을 모두 남기며,
    상기 패시베이션막을 분리하는 단계에서는, 상기 스크라이브 라인 쪽으로 상기 트렌치에 인접한 부분에서 상기 패시베이션막의 일부를 제거하는 것을 특징으로 하는 흡습방지막의 형성방법.
  16. 제12항에 있어서, 상기 트렌치의 폭을 상대적으로 넓게 하여 상기 상층 배선을 이룰 도전물질이 상기 트렌치의 굴곡을 따라 소정 두께로 증착되도록 하고,
    상기 상층 배선을 형성하는 단계에서는 상기 트렌치의 측벽에 증착된 도전물질을 남기고 상기 트렌치의 바닥 중앙부분에 증착된 도전물질을 제거하며,
    상기 패시베이션막을 분리하는 단계에서는, 상기 트렌치의 바닥 중앙부분에서 상기 패시베이션막의 일부를 제거하는 것을 특징으로 하는 흡습방지막의 형성방법.
  17. 제12항에 있어서, 상기 하층 배선 및 하층 배선 상의 층간절연막을 형성하는 단계 이전에,
    상기 하층 배선의 아래에, 상기 트렌치를 형성하기 위하여 식각되는 층간절연막들과 식각선택비를 가지는 상기 반도체 칩의 소자를 이루는 소정의 물질층을 상기 스크라이브 라인까지 연장하여 식각정지막을 형성하는 단계를 더 구비하여,
    상기 컨택홀 및 트렌치를 형성하는 단계에서 상기 트렌치를 형성할 때 상기 식각정지막이 노출될 때까지 층간절연막들을 식각함으로써 상기 트렌치를 형성하는 것을 특징으로 하는 흡습방지막의 형성방법.
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US09/715,372 US6566735B1 (en) 1999-11-26 2000-11-17 Integrated circuit chip having anti-moisture-absorption film at edge thereof and method of forming anti-moisture-absorption film
US10/396,902 US6696353B2 (en) 1999-11-26 2003-03-25 Integrated circuit chip having anti-moisture-absorption film at edge thereof and method of forming anti-moisture-absorption film
US14/025,203 USRE46549E1 (en) 1999-11-26 2013-09-12 Integrated circuit chip having anti-moisture-absorption film at edge thereof and method of forming anti-moisture-absorption film

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100602131B1 (ko) * 2004-12-30 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조방법
JP2008270720A (ja) * 2007-03-22 2008-11-06 Fujitsu Microelectronics Ltd 半導体装置及び半導体装置の製造方法
US8193614B2 (en) 2007-03-22 2012-06-05 Fujitsu Semiconductor Limited Semiconductor device, moisture-resistant frame, groove and method of producing semiconductor device

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4260405B2 (ja) * 2002-02-08 2009-04-30 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6885083B2 (en) * 2002-10-31 2005-04-26 Hewlett-Packard Development Company, L.P. Drop generator die processing
US20050110151A1 (en) * 2002-11-15 2005-05-26 Itaru Tamura Semiconductor device
KR100534096B1 (ko) * 2003-06-24 2005-12-06 삼성전자주식회사 반도체 기억소자의 퓨즈 영역 및 그 제조방법
US7098544B2 (en) * 2004-01-06 2006-08-29 International Business Machines Corporation Edge seal for integrated circuit chips
JP3767864B2 (ja) * 2004-02-16 2006-04-19 ローム株式会社 メサ型半導体装置の製法
US7223673B2 (en) * 2004-07-15 2007-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device with crack prevention ring
KR100604903B1 (ko) * 2004-09-30 2006-07-28 삼성전자주식회사 단차피복성을 향상시킨 반도체 웨이퍼 및 그 제조방법
US7224042B1 (en) * 2005-06-29 2007-05-29 Actel Corporation Integrated circuit wafer with inter-die metal interconnect lines traversing scribe-line boundaries
KR100722137B1 (ko) 2005-12-26 2007-05-25 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US20070290204A1 (en) * 2006-06-15 2007-12-20 Jui-Meng Jao Semiconductor structure and method for manufacturing thereof
JP5503113B2 (ja) * 2008-05-08 2014-05-28 古河電気工業株式会社 半導体装置、ウエハ構造体および半導体装置の製造方法
KR101624910B1 (ko) 2009-12-04 2016-05-30 삼성전자주식회사 퓨즈 구조물 및 그 형성 방법
KR20140123129A (ko) * 2013-04-10 2014-10-22 삼성전자주식회사 반도체 패키지
JP2015050390A (ja) * 2013-09-03 2015-03-16 ルネサスエレクトロニクス株式会社 半導体装置
JP7052476B2 (ja) * 2018-03-27 2022-04-12 三菱電機株式会社 半導体装置
CN113130413A (zh) * 2019-12-30 2021-07-16 联华电子股份有限公司 半导体元件封装结构及其制造方法
CN113725167B (zh) 2020-05-25 2023-08-15 联华电子股份有限公司 集成电路元件及其制作方法
US11127700B1 (en) 2020-05-28 2021-09-21 United Microelectronics Corp. Integrated circuit device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5414297A (en) * 1989-04-13 1995-05-09 Seiko Epson Corporation Semiconductor device chip with interlayer insulating film covering the scribe lines
US5025300A (en) * 1989-06-30 1991-06-18 At&T Bell Laboratories Integrated circuits having improved fusible links
US5017512A (en) 1989-07-27 1991-05-21 Mitsubishi Denki Kabushiki Kaisha Wafer having a dicing area having a step region covered with a conductive layer and method of manufacturing the same
JP3144817B2 (ja) 1990-03-23 2001-03-12 株式会社東芝 半導体装置
JP2695548B2 (ja) * 1991-09-04 1997-12-24 富士通株式会社 半導体装置
JP2776457B2 (ja) * 1992-12-29 1998-07-16 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体デバイスのクラックストップ形成方法及び半導体デバイス
US5686171A (en) * 1993-12-30 1997-11-11 Vlsi Technology, Inc. Integrated circuit scribe line structures and methods for making same
US5879966A (en) 1994-09-06 1999-03-09 Taiwan Semiconductor Manufacturing Company Ltd. Method of making an integrated circuit having an opening for a fuse
US5841182A (en) * 1994-10-19 1998-11-24 Harris Corporation Capacitor structure in a bonded wafer and method of fabrication
TW278229B (en) * 1994-12-29 1996-06-11 Siemens Ag Fuse structure for an integrated circuit device and method for manufacturing a fuse structure
JP3572738B2 (ja) 1995-08-31 2004-10-06 セイコーエプソン株式会社 半導体装置及びその製造方法
US5789302A (en) * 1997-03-24 1998-08-04 Siemens Aktiengesellschaft Crack stops
KR100228533B1 (ko) * 1997-06-23 1999-11-01 윤종용 반도체 집적회로의 용단가능한 퓨즈 및 그 제조방법
US6365521B1 (en) * 1997-12-31 2002-04-02 Intel Corporation Passivation for tight metal geometry
US6316287B1 (en) * 1999-09-13 2001-11-13 Vishay Intertechnology, Inc. Chip scale surface mount packages for semiconductor device and process of fabricating the same
US6451681B1 (en) * 1999-10-04 2002-09-17 Motorola, Inc. Method of forming copper interconnection utilizing aluminum capping film

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100602131B1 (ko) * 2004-12-30 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조방법
JP2008270720A (ja) * 2007-03-22 2008-11-06 Fujitsu Microelectronics Ltd 半導体装置及び半導体装置の製造方法
US8193614B2 (en) 2007-03-22 2012-06-05 Fujitsu Semiconductor Limited Semiconductor device, moisture-resistant frame, groove and method of producing semiconductor device
US9824981B2 (en) 2007-03-22 2017-11-21 Socionext Inc. Semiconductor device and method of producing semiconductor device
US9881878B2 (en) 2007-03-22 2018-01-30 Socionext Inc. Semiconductor device and method of producing semiconductor device
US10147687B2 (en) 2007-03-22 2018-12-04 Socionext Inc. Semiconductor device and method of producing semiconductor device
US10672720B2 (en) 2007-03-22 2020-06-02 Socionext Inc. Semiconductor device and method of producing semiconductor device

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