KR20010040060A - 불휘발성 메모리 및 그 구동방법 - Google Patents

불휘발성 메모리 및 그 구동방법 Download PDF

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KR20010040060A
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사토 게니치로
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Abstract

오기록이 생기는 일이 없이 신뢰성이 높은 기록특성을 얻을 수가 있는 불휘발성 메모리를 제공한다.
반도체기판에 형성된 소스·드레인영역간의 상기한 반도체기판 표면에, 적어도 제1의 강유전체층을 거쳐서 게이트전극을 적층해서 된 강유전체 트랜지스터를 매트릭스상으로 배열해서 된 불휘발성 메모리에 있어서, 상기 게이트전극을 워드라인에, 상기 소스영역을 소스라인에, 상기 드레인영역을 드레인라인에 접속함과 동시에, 상기 반도체기판은 열마다로 분리되고, 독립적으로 전압을 인가할 수 있도록 구성됨과 동시에, 백게이트라인에 접속해서 되며, 상기 소스라인 전위 및 상기 드레인라인 전위가 각각 각 행 및 열마다에 플로우팅전위 또는 접지전위로 설정 가능하게 구성되어 있고, 선택셀의 근방의 비선택셀에 대해 소스·드레인 전위를 소망의 값으로 유지하므로서 선택셀에 대한 데이터의 기록에 있어서, 근방의 비선택셀을 구성하는 상기한 강유전체 트랜지스터의 채널영역에 공핍층이 확산되어 반전층의 형성을 저지하도록 구성한 것을 특징으로 한다.

Description

불휘발성 메모리 및 그 구동방법{NONVOLATILE MEMORY AND ITS DRIVING METHOD}
본 발명은 불휘발성 메모리 및 그 구동방법에 관한 것이며, 특히 판독마진(margin)을 크게 할 수가 있는 불휘발성 메모리, 및 근접셀에 대한 기록시의 디스터브(disturb)를 방지하고, 오동작이 적은 불휘발성 메모리에 관한 것이다.
전기적으로 데이터의 개서가 가능하고, 무전원 상태에서 데이터를 유지할 수 있는 반도체기억장치의 일예인 MFMIS구조의 메모리 트랜지스터를 매트릭스상으로 배열해서 된 메모리셀은, 예를들면 도 10에 나타내는 바와 같이, 1개의 선택트랜지스터와 2개의 메모리 캐패시터로 구성한 1T/2C메모리셀 구조가 제안되어있다.
이 구조에서는 메모리 캐패시터의 한쪽의 전극이 공통 접속되고, 선택트랜지스터의 게이트전극에 접속됨과 동시에, 이 메모리 캐패시터의 다른 쪽의 전극은 각각 선택트랜지스터의 소스 및 드레인에 접속되어있다.
따라서, 소스·드레인전압 VSD와 게이트전압 VG를 독립적으로 설정할 수가 없다는 문제가 있다.
이 반도체기억장치에 있어서, 가로방향 각 행의 메모리셀의 소스는 연결되어서 비트라인 BL1, BL2…로 되고, 세로방향 각 열에 나란히 된 메모리셀의 드레인이 연결되어서 워드라인 WL1, WL2…로서 구성되어있다.
이 메모리셀의 구조는, 도 11에 단면설명도로 나타내는 바와 같이, 강유전체/반도체계면에 버퍼(buffer)층으로서 금속층(M)과 절연체층(I)을 개재시킨 MFMIS구조의 FET를 제안하고 있다.
이 MFMIS구조의 FET는, 반도체기판(1)의 소스·드레인영역(S, D)간에 형성되는 채널영역상에 게이트산화막(3), 플로우팅게이트(floating-gate)(4), 강유전체막(5), 제어게이트(6)를 순차로 적층해서 된 것이다.
이 구조에서는 통상 반도체기판(1)을 설치하여 도 12(A)에 나타내는 바와 같이, 제어게이트(6)에 정(正)의 전압을 부여하면, 강유전체막(5)은 분극반전을 일으킨다.
그리고, 제어게이트(6)의 전압을 제거해도 강유전체막(5)의 잔류분극에 의해 채널형성영역에는 부(負)의 전하가 발생한다.
이것을「1」의 상태로 한다.
역으로, 제어게이트(6)에 부의 전압을 부여하면, 강유전체막(5)은 역방향으로 분극반전을 일으킨다.
그리고, 제어게이트(6)의 전압을 제거해도 강유전체막(5)의 잔류분극에 의해 채널형성영역에는 정의 전하가 발생한다.
이것을「0」의 상태로 한다.
이와 같이해서 FET에 정보「1」또는「0」의 기록을 행할 수가 있게 되어있다.
도 12(A) 및 도 12(B)는 각각 정보「1」 및 「0」의 기록을 행한 상태를 나타낸다.
기록된 정보의 판독은, 제어게이트에 판독전압 Vr을 부여하므로서 실행된다.
판독전압 Vr은 「1」의 상태에 있어서의 임계전압 Vth1과「0」의 상태에 있어서의 임계전압 Vth0사이의 값으로 설정되어 있다.
그리고, 제어게이트(6)에 판독전압 Vr을 부여한 때, 드레인 전류가 흘렀는가의 여부를 검출하므로서, 기록된 정보가「1」이였는가「0」이였는가를 판별할 수가 있게 되어 있다.
이와 같이 MFMIS구조의 FET에 의하면, 하나의 소자로 하나의 메모리셀을 구성할 수가 있고, 비파괴판독을 양호하게 행하는 것이 가능해진다.
그 때문에 양자의 식별을 행할 수가 있다.
그러나, 게이트절연막에 의한 용량 COX보다도 메모리 캐패시터의 용량 Cf1, Cf2가 충분히 큰 경우, 통상 게이트전압 VG는 VG＝1/2VSD가 되고, "1"기록시와 "0"기록시의 드레인 전류 ID와 소스·드레인전압 VSD과의 관계는 각각 도 12(A), 도 12(B)에 나타낸 것과 같이 되어있고, 판독시에는 이들의 값을 식별할 수 있도록 중간의 전압을 설정하지 않으면 안된다.
따라서, 도 13에 나타내는 바와 같이, "1"기록시의 최소레벨과 "0"기록시의 최대레벨 사이에 판독전압 Vr을 취하려고 하면, "1" "0"의 판독마진이 작다는 문제가 있었다.
따라서, "0"이 기록된 셀이라도, 항전계(coercive electric field)를 초과하는 경우가 있어, "0"기록이 이루어졌을 셀에 "1" 기록이 이루어졌다고 판단되거나 그 역이 되는 경우가 있었다.
여기서 판독마진을 크게 하므로서 오판독이 생기는 일없이, 신뢰성이 높은 판독특성을 얻을 수가 있는 불휘발성 메모리가 요망되고 있었다.
또, 이와 같은 MFMIS구조의 메모리트랜지스터를 매트릭스상으로 배열해서 된 메모리셀이 있다.
그 중에서도 전기적으로 데이터의 개서가 가능하고, 무전원상태에서 데이터를 유지할 수가 있는 반도체 기억장치의 일예인 MFMIS 구조의 메모리트랜지스터를 매트릭스상으로 배열해서 된 메모리셀은, 예를들면 도 14에 나타내는 바와 같이, 메모리트랜지스터 1개로 1메모리셀을 구성하고, 세로가로에 메모리셀이 배열되므로서 구성되어 있다.
이 반도체 기억장치에 있어서, 가로방향 각 행의 메모리셀의 소스는 연결되어 소스라인 LS1, LS2…로 되고, 세로방향 각 열에 나란히 된 메모리셀의 드레인이 연결되어 드레인라인 DL1, DL2…가 되며, 기판전위가 연결되어 백게이트라인 BL1,BL2…가 되고, 가로방향 각 행에 나란히 된 메모리셀의 제어게이트는 연결되어 워드라인 WL1,WL2…n으로서 구성되어 있다.
이 메모리셀의 구조는, 도 15(A),(B)에 단면설명도를 나타내는 바와 같이, 강유전체/반도체계면에 버퍼층으로서 금속층(M)과 절연체층(I)을 개재시킨 MFMIS 구조의 FET를 제안하고 있다.
이 MFMIS구조의 FET는, 반도체기판(101)의 소스·드레인영역(102, 103)간에 형성되는 채널영역(104)상에, 게이트산화막(105), 플로우팅게이트(106), 강유전체막(107), 제어게이트(108)를 순차로 적층해서 이루어진 것이다.
이 구조에서는 통상 반도체기판(101)을 설치하여, 도 15(A)에 나타내는 바와 같이 제어게이트(108)에 정의 전압을 부여하면, 강유전체막(107)은 분극반전을 일으킨다.
그리고, 제어게이트(108)의 전압을 제거해도, 강유전체막(107)의 잔류분극에 의해 채널형성영역(CH)에는 부의 전하가 발생한다.
이것을 "1"의 상태로 한다.
역으로, 제어게이트(108)에 부의 전압을 부여하면, 강유전체막(107)은 역방향으로 분극반전을 일으킨다.
제어게이트(108)의 전압을 제거해도, 강유전체막(107)의 잔류분극에 의해 채널형성영역(CH)에는 정의 전하가 발생한다.
이것을 "0"의 상태로 한다.
이와 같이해서 FET에 정보 "1"또는 "0"의 기록을 행할 수가 있게 되어있다.
기록된 정보의 판독은, 제어게이트에 판독전압 Vr를 부여하므로서 실행된다.
판독전압 Vr은, "1"의 상태에 있어서의 임계전압 Vth1과 "0"의 상태에 있어서의 임계전압 Vth0사이의 값으로 설정되어있다.
그리고, 제어게이트(108)에 판독전압 Vr를 부여한 때, 드레인 전류가 흘렀는가 아닌가를 검출하므로서, 기록된 정보가 "1"이였는가 "0"이였는가를 판별할 수가 있게 되어 있다.
이와 같이 MFMIS구조의 FET에 의하면, 하나의 소자로 하나의 메모리셀을 구성할 수가 있고, 비파괴판독을 양호하게 행하는 것이 가능해진다.
그러나, 선택셀에의 데이터의 기록에 있어서, 그 셀을 전술한 바와 같이 기록상태로 설정하면, 동일 행의 인접셀은 그 셀의 소스라인 SL 및 워드라인 WL을 공용하는 것이 되어, 동일 열의 인접셀과는 백게이트라인 BL 및 드레인라인 DL을 공용하는 것이 된다.
따라서, 선택셀이라도 VF＝Vc∼1/3Vc가 되고, 항전계를 초과하는 경우가 있어, 기록이 이루어지지 않았을 셀에 기록이 이루어지거나 그 역이 되거나 하는 경우가 있었다.
여기서, 메모리셀 어레이에 있어서, 오기록을 발생시키는 일이 없이, 신뢰성이 높은 기록특성을 얻을 수가 있는 불휘발성 메모리를 제공하는 것이 강하게 요망되고 있었다.
본 발명의 제 1은, 판독마진을 크게 하는 것에 의해 오판독을 발생시키는 일없이, 신뢰성 높은 판독특성을 얻을 수가 있는 불휘발성 메모리를 제공하는 것을 목적으로 한다.
여기서 본 발명의 제 2에서는, 메모리셀 어레이에 있어서, 오기록을 발생시키는 일없이, 신뢰성 높은 기록특성을 얻을 수가 있는 불휘발성 메모리를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제1의 실시예의 불휘발성 메모리의 등가회로를 나타내는 도면.
도 2는 불휘발성 메모리의 상면도 및 단면도.
도 3은 불휘발성 메모리의 각 라인에의 인가전압을 나타내는 도면.
도 4는 불휘발성 메모리의 소스·드레인전압과 드레인 전류의 관계를 나타내는 도면.
도 5는 본 발명의 제2의 실시예의 불휘발성 메모리의 등가회로를 나타내는 도면.
도 6은 본 발명의 제2의 실시예의 불휘발성 메모리의 선택셀에 기록("1")을 행한 경우의 신호상태를 나타내는 도면.
도 7은 본 발명의 제2의 실시예의 불휘발성 메모리의 선택셀에 기록("0")을 행한 경우의 신호상태를 나타내는 도면.
도 8은 본 발명의 제2의 실시예의 불휘발성 메모리의 판독을 행한 경우의 신호상태를 나타내는 도면.
도 9는 본 발명의 원리를 설명하는 설명도.
도 10은 종래예의 메모리셀을 나타내는 도면.
도 11은 종래예의 불휘발성 메모리의 구조도.
도 12는 종래예의 불휘발성 메모리의 선택셀에 기록("1") ("0")을 행한 경우의 신호상태를 나타내는 도면.
도 13은 종래예의 불휘발성 메모리의 판독마진을 나타내는 도면.
도 14는 종래예의 불휘발성 메모리의 등가회로를 나타내는 도면.
도 15는 종래예의 불휘발성 메모리의 구조를 나타내는 도면.
도 16은 종래예의 불휘발성 메모리의 1셀의 등가회로를 나타내는 도면.
(도면의 주요부분에 대한 부호의 설명)
1. 반도체기판 3. 게이트절연막
4. 플로우팅게이트 5. 강유전체층
6. 제어게이트 7. 캐패시터전극
8. 캐패시터 절연막 10. 메모리트랜지스터
11. 캐패시터 12. 스위칭트랜지스터
본 발명의 제 1은, 반도체기판에 형성된 소스·드레인영역간의 상기한 반도체기판표면에, 게이트절연막을 거쳐서 플로우팅게이트와, 강유전체층과, 제어게이트를 순차로 적층해서 된 MFMIS구조의 트랜지스터를 매트릭스상으로 배열해서 된 불휘발성 메모리에 있어서, 상기한 제어게이트를 워드선에, 상기한 소스영역을 소스라인에, 상기한 드레인영역을 드레인라인에 접속함과 동시에, 상기한 플로우팅게이트와의 사이에 캐패시터를 형성하도록 구성된 기록게이트로 된 플로우팅라인을 구비하고, 상기한 매트릭스의 동일 행방향의 워드라인 및 소스라인이 공통 접속됨과 동시에, 상기한 매트릭스의 동일 열방향의 드레인라인 및 플로우팅라인이 공통 접속되고, 소스·드레인전압과 게이트전압을 독립적으로 설정 가능하게 구성한 것을 특징으로 한다.
또, 본 발명의 제 2에서는, 1메모리셀이, 반도체기판표면에 형성된 소스·드레인영역간의 상기한 반도체기판 표면에, 게이트절연막을 거쳐서 플로우팅게이트와, 강유전체층과, 제어게이트를 순차 적층하여, MFMIS구조의 FET를 구성함과 동시에, 상기한 플로우팅게이트가 소자분리 절연막상에 신장되고, 상기한 플로우팅게이트는, 상기한 소자분리 절연막상에 형성된 기록게이트와의 사이에 캐패시터 절연막을 구비하고, 캐패시터를 구성하고 있는 것을 특징으로 한다.
그런데, 이와 같은 MFMIS트랜지스터는, 소스·드레인전압과 게이트전압을 독립적으로 설정할 수가 있기 때문에, 도 4에 전류전압특성을 나타내는 바와 같이, 판독마진을 크게 취할 수가 있고, 오판독을 저감시키고, 신뢰성 높은 불휘발성 메모리를 제공하는 것이 가능하게 된다.
또, 본 발명의 제 2에서는, 상기한 효과에 추가하여, 소자분리 절연막상에 신장된 플로우팅게이트에 의해 캐패시터를 구성하도록 하고 있기 때문에, 1셀의 면적을 증대시키는 일없이 상기한 구조를 실현할 수가 있다.
또한, 본 발명의 제 3에서는 반도체기판에 형성된 소스·드레인영역간의 상기한 반도체기판 표면에, 적어도 제1의 강유전체층을 거쳐서 게이트전극을 적층해서 된 강유전체 트랜지스터를 매트릭스상으로 배열해서 된 불휘발성 메모리에 있어서, 상기한 게이트전극을 워드라인에, 상기한 소스영역을 소스라인에, 상기한 드레인영역을 드레인라인에 접속함과 동시에, 상기한 반도체기판은 열마다 분리되고, 독립적으로 전압을 인가할 수 있도록 구성됨과 동시에, 백게이트라인에 접속해서 되며, 상기한 소스라인 전위 및 상기한 드레인라인 전위가 각각 각 행 및 열마다 플로우팅전위 또는 접지전위로 설정 가능하게 구성되어있고, 선택셀 근방의 비선택셀에 대하여, 소스·드레인 전위를 소망의 값으로 유지하므로서, 선택셀에 대한 데이터의 기록에 있어서, 근방의 비선택셀을 구성하는 상기한 강유전체 트랜지스터의 채널영역에 공핍층(空乏層)이 확산되어 반전층의 형성을 저지하도록 구성한 것을 특징으로 한다.
본 발명의 제 4에서는, 반도체기판에 형성된 소스·드레인영역간의 상기 반도체기판 표면에, 적어도 제1의 강유전체층을 거쳐서 게이트전극을 적층해서 된 강유전체 트랜지스터를 매트릭스상으로 배열해서 되고, 상기한 게이트전극을 워드라인에, 상기한 소스영역을 소스라인에, 상기한 드레인영역을 드레인라인에 접속함과 동시에, 상기한 반도체기판은 열마다 분리되며, 독립적으로 전압을 인가할 수 있도록 구성됨과 동시에, 백게이트라인에 접속해서 되고, 상기한 소스라인 전위 및 상기한 드레인라인 전위가 각각 각 행 및 열마다, 플로우팅전위 또는 접지전위로 설정 가능하도록 구성해서 된 불휘발성 메모리에 있어서, 선택셀에 대해서는, 소스·드레인의 한쪽을 접지전위로 함과 동시에, 상기한 선택셀의 적어도 인접라인의 비선택셀에 대해서는, 소스·드레인 전위를 플로우팅으로 하고, 소망의 값으로 유지하므로서, 상기한 선택셀에 대한 데이터의 기록에 있어서, 상기한 비선택셀에 있어서는 강유전체 트랜지스터의 채널영역에 공핍층이 확산되어 드레인전류가 저지되도록 구동시키는 것을 특징으로 한다.
그런데, 이와 같은 MFMIS트랜지스터는, 도 16에 등가회로를 나타내는 바와 같이, 강유전체막(7)에 의한 콘덴서용량 Cf와, 게이트산화막(5)에 의한 콘덴서용량 Cox와, 공핍층에 의한 콘덴서용량 CD가 직렬 접속된 형상으로 된다.
따라서, 기판(1)과 제어게이트(8) 사이에, 전압 V를 부여한 경우, 전압은 Vf와 Vox와 VD로 나누어져 다음의 식 (1)과 같이 된다.
V＝VF＋Vox＋VD
CFVF＝CoxVox＝CDVD＝q …(1)
q: 캐패시터의 발생전하량
따라서, 강유전체막(7)에 의한 콘덴서 Cf에는, 다음식으로 나타내는 분압 Vf
VF＝CFCoxCD/(CFCox＋CoxCD＋CDCF)·VG…(2)
가 걸린다.
따라서, 소스·드레인이 플로우팅 상태인 때에는, 도 9(A)에 나타내는 바와 같이, 공핍층이 확산되어 공핍층용량 CD가 커지게 된다.
따라서, 강유전체에 걸리는 전압 VF는
VF＝{CFCoxCD/(CFCox＋CoxCD＋CDCF)}·VG…(A)
가 되고, VF는 작게 된다.
따라서, 이 상태를 비선택셀에 사용하면 비선택셀에 대한 디스터브는 작게 된다.
한편, 소스·드레인이 접지상태인 때에는, 도 9(B)에 나타내는 바와 같이 소스·드레인영역으로부터 채널영역에 전자가 공급되어 반전층이 되기 때문에 강유전체에 걸리는 전압 VF는,
VF＝{CFCox/(CF＋Cox)}·VG…(B)
가 된다.
여기서 본 발명에서는, 그 기록셀인 선택셀에 대해서는, 강유전체막에 충분한 전압 VF가 걸리도록 하는 한편, 인접셀에 대해서는 도 9(A)의 상태가 되도록, 소스·드레인을 플로우팅으로 하고, FET의 채널영역에 공핍층이 확산되도록 하며, 공핍층용량을 크게하므로서 강유전체에 걸리는 전압 VF가 작게되도록 하여, 오기록을 없애도록 한 것이다.
구체적으로는, 선택셀 이외에서 워드라인, 백게이트 라인에 전위차가 있는 셀에 대해서는, 행에 상당하는 소스, 열에 상당하는 드레인의 전위의 양쪽이 영(0)이 되지 않도록 전위를 설정하고, 비선택셀의 모두를 도 9(B)에 나타내는 상태로 되도록 하고, 선택셀에 인가되는 전위에 의해, 강유전체에 가해지는 전압이 작게되어 디스터브 되는 일이 없도록 한 것을 특징으로 한다.
(실시예)
다음에 도면을 참조하면서 본 발명의 불휘발성 메모리 및 그 구동방법에 대해 설명한다.
본 발명의 불휘발성 메모리는, 그 일실시형태의 회로설명도를 도 1에 나타내는 바와 같이, 반도체기판에 매트릭스상으로 MFMIS구조의 메모리트랜지스터로 된 메모리셀이 배열되어 이루어진 것이다.
그리고, 메모리트랜지스터 1개로 1메모리셀을 구성하고, 세로가로에 메모리셀이 배열되는 것에 의해, 가로방향 각 행의 메모리셀의 소스는 연결되어 소스라인 SL1, SL2…가 되고, 세로방향 각 열에 나란히 된 메모리셀의 드레인이 연결되어 드레인라인 DL1, DL2…이 되며, 플로우팅게이트의 하층에 형성된 캐패시터의 전극(기록게이트)이 열방향으로 배열되어 플로우팅라인 FL1, FL2…이 되고, 가로방향 각 행에 나란히 된 메모리셀의 제어게이트는 연결되어 워드라인 WL1, WL2…n으로서 구성되어, 소스·드레인전압과 게이트전압을 독립적으로 설정할 수 있게 하고, 충분히 판독마진을 취할 수 있게 한 것이다.
그리고, 도 1의 세로방향으로 나란히 된 메모리셀의 열을 선택하는 컬럼라인에서는, 이 예에서는, 예를들면 6열, 8열 정도를 합쳐서 선택하도록 구성되고, 그 선택된 열의 데이터에 대해서 합쳐서 전위를 설정할 수 있도록 구성되어 있다.
지면의 세로방향으로 나란히 된 메모리셀에 있어서는, 각 트랜지스터의 드레인영역을 각각 연결해서 드레인라인 DL이 형성되고, 캐패시터전극(기록게이트)을 연결해서 플로우팅라인 FL이 형성되고, 그 선택된 열의 데이터가 합쳐져서 전위 설정이 되도록 구성되어 있다.
한편, 지면에 가로방향으로 나란히 된 메모리셀에 있어서는, 각 트랜지스터의 소스영역을 각각 연결해서 소스라인 SL이 형성되며, 제어게이트를 연결해서 워드라인 WL이 형성되고, 그 선택된 행의 데이터가 합쳐져서 전위 설정 될 수 있도록 구성되어 있다.
이 메모리셀의 1셀 유닛은 도 2(A), (B)에 나타내는 바와 같이, 반도체기판 표면에 형성된 소스·드레인영역간의 상기 반도체기판(1) 표면에, 게이트절연막(3)을 거쳐서 플로우팅게이트(4)와, 강유전체층(5)과, 제어게이트(6)를 순차로 적층해서 된 MFMIS구조의 FET에 있어서, 상기한 플로우팅게이트가 소자분리 절연막상에 신장되고, 상기한 플로우팅게이트는, 상기한 소자분리 절연막상에 형성된 캐패시터전극(7)과의 사이에 캐패시터 절연막(8)을 구비하여 캐패시터를 구성하고 있는 것을 특징으로 한다.
즉, 상기한 기록게이트로서의 캐패시터전극(7)은, 상기한 플로우팅게이트(4)에 근접하는 영역으로서, 상기한 플로우팅게이트 방향으로 돌출하는 영역(7P)을 구비하고, 돌출하는 영역(7P)과 플로우팅영역(4)의 중첩하는 영역에서 캐패시터를 형성해서 된 것을 특징으로 한다.
그러한 구성에 의하면, 종래와 같은 통상의 방법에 의해 판독되지만, 도 3에 나타내는 바와 같이, 각 라인의 전위를 설정하므로서, 도 4에 나타내는 바와 같이, "1", "0" 의 판독마진을 크게 할 수가 있어, 오동작이 적은 메모리를 얻는 것이 가능해진다.
즉, 반도체기판에 매트릭스상으로 MFMIS구조의 메모리트랜지스터(10)와 캐패시터(11)와, 스위칭트랜지스터(12)로 된 메모리셀이 배열되어서 이루어진 것이다.
그리고, 메모리트랜지스터 1개로 1메모리셀을 구성하고, 세로가로 배열되어 이루어진 것이다.
이와 같이 메모리트랜지스터 1개로 1메모리셀을 구성하고, 세로가로에 메모리셀이 배열되므로서 가로방향 각 행의 메모리셀의 소스는 각각 오판독 방지용의 다이오드를 거쳐서 연결되어 소스라인 SL1, SL2…가 되고, 세로방향 각 열에 나란히 된 메모리셀의 드레인이 연결되어 드레인라인 DL1, DL2…가 되며, 기판전위가 연결되어 백게이트라인 BL1, BL2…이 되고, 가로방향 각 행에 나란히 된 메모리셀의 제어게이트는 연결되어 워드라인 WL1, WL2…로서 구성되어 있다.
그리고, 도 5의 세로방향으로 나란히 된 메모리셀의 열을 선택하는 컬럼라인에서는, 이 예에서는, 예를들면 6열, 8열 정도를 합쳐서 선택하도록 구성되고, 그 선택된 열의 데이터에 대해 합쳐서 전위를 설정할 수 있도록 구성되어 있다.
한편, 지면의 가로방향으로 나란히 된 메모리셀에 있어서는 각 트랜지스터의 소스영역을 각각 연결해서 소스라인 SL이 형성되며, 플로우팅게이트를 연결해서 워드라인 WL이 형성되고, 그 선택된 행의 데이터가 합쳐져서 전위 설정될 수 있도록 구성되어 있다.
다음에 이 불휘발성 메모리의 소거, 기록, 및 판독의 구동방법에 대해 설명한다.
또한, 전위레벨은 장치에 따라 다르지만, 그 일예를 상대치로서 나타낸다.
우선, 선택셀 Cse에 기록 ("1"의 상태)을 행하는 때에는, 도 3에 나타내는 바와 같이, 워드라인 WL1에 고전위가 되는 Vcc의 펄스전압파형을 인가하고, 소스라인 SL1을 OPEN(플로우팅)으로 해서, 드레인라인 DL1을 접지전위(0)로 함과 동시에, 드레인라인 DL1을 접지전위(0)로 함과 동시에, 기판전위 BL1(FL1)을 접지전위로 한다.
그리고, 인접셀의 워드라인 WL2를 1/3Vcc로 하고, 드레인라인 DL2를 OPEN(플로우팅)으로 함과 동시에 기판전위 BL2를 2/3Vcc로 한다.
한편, 선택셀 Cse에 기록("0"의 상태)을 행하는 때에는, 도 3에 나타내는 바와 같이, 워드라인 WL1을 접지전위로 함과 동시에, 소스라인 SL1을 OPEN(플로우팅)으로 해서, 드레인라인 DL1을 접지전위(0)로 함과 동시에, 기판전위 BL1을 Vcc로 한다.
또, 인접셀의 워드라인 WL2를 2/3Vcc로 하고, 소스라인 S2를 OPEN(플로우팅)으로 하며, 드레인라인 DL2를 OPEN(플로우팅)으로 한다.
또한, 워드라인이 공통으로 "0"을 기록하는 소스라인 이외의 메모리셀의 소거상태를 유지하기 위해, 소스 또는 드레인라인을 플로우팅 또는 Vcc로 한다.
한편, "1"을 기록하는 경우에는, 소스라인 이외의 메모리셀의 소거상태를 유지하기 위해, 기록하는 소스라인 이외의 소스 또는 드레인라인을 플로우팅 또는 접지전위로 한다.
또, 판독시에는, 도 3에 나타내는 바와 같이, 그 선택셀 Cse의 트랜지스터의 제어게이트에 기준전위 Vr를 인가하고, 소스라인 SL에 일정전압 VSA를 인가하면, 데이터가 "1"인 때, 상술한 바와 같이 전류가 거의 흐르지 않기 때문에, 그 전압은 그대로 출력되어 일정전압이 검출되고, 데이터가 "0"인 때에는, 상술한 바와 같이 전류가 흐르기 때문에 전압이 내려가서 저전압이 된다.
이 때문에 양자 "1", "0"의 식별을 행할 수가 있고, 인접셀에 오동작이 생기는 일이 없다.
즉, 그 기록셀인 선택셀에 대해서는, 강유전체막에 충분한 전압 VF가 걸리도록 하는 한편, 인접셀에 대해서는, 소정량 만큼 적게되도록 하고, 0과 1 사이에서의 마진을 크게 취할 수 있게 하여 오기록을 적게되도록 하고 있다.
또한, 상기한 실시예에서는 MFMIS구조의 메모리트랜지스터를 사용한 경우에 대해서 설명했으나, 상기한 실시예에 한정되는 것이 아니고, MFS, MFMIS 구조의 트랜지스터에도 적용 가능한 것은 말할 것도 없다.
이상 설명한 바와 같이 본 발명에 의하면, 소스·드레인전압과 게이트전압을 독립적으로 설정할 수 있게 하므로서, 선택셀 근방의 비선택셀이 오기록이 되는 일이 없이, 신뢰성이 높은 기록을 행할 수가 있는 불휘발성 메모리를 얻는 것이 가능해진다.
상기한 실시예에서는 MFMIS구조의 강유전체 메모리에 대해 설명했으나, 이에 한정되는 일이 없이, 플로우팅게이트와 기록전극 사이에 형성하는 캐패시터 절연막은 강유전체막에 한정되는 일이 없이 고유전율 유전체라도 되고, 또 통상의 유전체라도 된다.
이상 설명한 바와 같이 본 발명의 불휘발성 메모리에 의하면, 판독마진을 크게 할 수 있도록, 소스·드레인전압과 게이트전압을 독립적으로 설정할 수 있게 하고, 신뢰성이 높은 판독을 행하는 것이 가능해진다.
다음에 본 발명의 제2의 실시형태에 대해서 도면을 참조하면서 본 발명의 불휘발성 메모리 및 그 구동방법에 대해 설명한다.
본 발명의 불휘발성 메모리는, 그 일실시형태의 회로설명도를 도 5에 나타내는 바와 같이, 반도체기판에 매트릭스상으로 MFMIS구조의 메모리트랜지스터로 된 메모리셀이 배열되어서 된 것이다.
그리고, 메모리트랜지스터 1개로 1메모리셀을 구성하고, 종횡으로 메모리셀이 배열되므로서, 가로방향 각 행의 메모리셀의 소스는 각각 오판독 방지용의 다이오드를 거쳐서 연결되어 소스라인 SL1, SL2…가 되고, 세로방향 각 열에 나란히 된 메모리셀의 드레인이 연결되어 드레인라인 DL1, DL2…가 되며, 기판전위가 연결되어 백게이트라인 BL1, BL2…가 되고, 가로방향 각 행에 나란히 된 메모리셀의 제어게이트는 연결되어 워드라인 WL1, WL2…으로서 구성되어 있다.
그리고 도 5의 세로방향으로 나란히 된 메모리셀의 열을 선택하는 컬럼라인에서는, 이 예에서는 예를들면 6열, 8열 정도를 합쳐서 선택하도록 구성되고, 그 선택된 열의 데이터에 대해 합쳐서 전위를 설정할 수 있도록 구성되어 있다.
한편, 지면의 가로방향으로 나란히 된 메모리셀에 있어서는 각 트랜지스터의 소스영역을 각각 연결해서 소스라인 SL이 형성되며, 플로우팅게이트를 연결해서 워드라인 WL이 형성되고, 그 선택된 행의 데이터가 합쳐져서 전위 설정 될 수 있도록 구성되어 있다.
다음에, 도 5에 나타내는 불휘발성 메모리의 소거, 기록, 및 판독의 구동방법에 대해 설명한다.
또한, 전위레벨은 장치에 따라 다르지만, 고전위란 저전위(예를들면 접지)와의 전위차가, 예를들면 3∼5V 정도의 전압이 되는 전위를 가리키고, 저전위와의 상대적인 값이다.
우선, 선택셀 Cse에 기록 ("1"의 상태)을 행하는 때에는, 도 6에 나타내는 바와 같이 워드라인 WL1에 고전위가 되는 Vcc의 펄스전압파형을 인가하고, 소스라인 SL1을 OPEN(플로우팅)으로 해서, 드레인라인 DL1을 접지전위(0)로 함과 동시에 기판전위 BL1을 접지전위로 한다.
그리고, 인접셀의 워드라인 WL2를 0으로 하고, 드레인라인 DL2를 OPEN(플로우팅)으로 함과 동시에 기판전위 BL1을 접지전위로 한다.
또한, 플로우팅으로 하는 대신에 인접셀의 소스·드레인은 Vcc로 해도 된다.
한편, 선택셀 Cse에 기록("0"의 상태)을 행하는 때에는, 도 7에 나타내는 바와 같이, 워드라인 WL1을 접지전위로 함과 동시에, 소스라인 SL1을 OPEN(플로우팅)으로 해서, 드레인라인 DL1을 접지전위(0)로 함과 동시에, 기판전위 BL1을 Vcc로 한다.
또, 인접셀의 워드라인 WL2를 0으로 하고, 소스라인 S2를 OPEN(플로우팅)으로 하며, 드레인라인 DL2를 OPEN(플로우팅)으로 한다.
또한, 플로우팅으로 하는 대신에 인접셀의 소스·드레인은 Vcc로 해도 된다.
또, 워드라인이 공통으로 "0"을 기록하는 소스라인 이외의 메모리셀의 소거상태를 유지하기 위해 소스 또는 드레인라인을 플로우팅 또는 Vcc로 한다.
한편 "1"을 기록하는 경우에는, 소스라인 이외의 메모리셀의 소거상태를 유지하기 위해, 기록하는 소스라인 이외의 소스 또는 드레인라인을 플로우팅 또는 Vcc로 한다.
또, 판독시에는, 도 8에 나타내는 바와 같이, 그 선택셀 Cse의 트랜지스터의 제어게이트에 기준전위 Vr를 인가하고, 소스라인 SL에 일정전압을 인가하면, 데이터가 "1"인 때, 상술한 바와 같이 전류가 거의 흐르지 않기 때문에, 그 전압은 그대로 출력되어, 일정전압이 검출되고, 데이터가 "0"인 때에는, 상술한 바와 같이 전류가 흐르기 때문에 전압이 내려가서 저전압이 된다.
이 때문에, 양자 "1", "0"의 식별을 행할 수가 있고, 인접셀에 오동작이 생기는 일이 없다.
즉, 그 기록셀인 선택셀에 대해서는, 강유전체막에 충분한 전압 VF가 걸리도록 하는 한편, 인접셀에 대해서는 도 9(A)의 상태가 되도록, 소스·드레인을 플로우팅으로 하고, FET의 채널영역에 공핍층이 확산되도록 하고, 공핍층용량을 크게 하므로서, 강유전체에 걸리는 전압 VF가 작게되도록 하여 오기록을 없애도록 하고 있다.
구체적으로는 선택셀의 행에 상당하는 소스, 열에 상당하는 드레인 전위의 양쪽이 0 이 되지 않도록 설정하고, 비선택셀의 모두를 도 9(B)에 나타내는 상태가 되도록 하여, 선택셀에 인가되는 전위에 의해 강유전체에 가해지는 전압이 작게되고, 디스터브 되는 일이 없도록 한다.
또한, 상기한 실시예에서는 MFMIS구조의 메모리트랜지스터를 사용한 경우에 대해 설명했으나, 상기한 실시예에 한정되는 것이 아니고, MFS, MFMIS 구조의 트랜지스터에도 적용 가능한 것은 말할 것도 없다.
본 발명에 의하면, 선택셀에 인접하는 행 및 열의 셀이 영향을 받아, 데이터의 기록이 없는데도 불구하고, 기록된 것과 같은 동작을 하는 것을 방지하여, 신뢰성이 높은 기록 및 판독을 행하도록 하는 것이 가능하게 된다.
이렇게 해서 오동작 없이 데이터의 기록 및 판독을 행하는 것이 가능해진다.
또한, 상기한 실시예에서는, 비선택셀의 소스·드레인의 전위에 대해서는, 양쪽이 접지전위가 되는 일이 없도록 선택하면 되고, 플로우팅 혹은 고전위라도 된다.
이상 설명한 바와 같이 본 발명에 의하면, 선택셀 근방의 비선택셀이 오기록되는 일 없이 신뢰성이 높은 기록을 행할 수가 있는 불휘발성 메모리를 얻는 것이 가능해진다.

Claims (7)

  1. 반도체기판에 형성된 소스·드레인영역간의 상기 반도체기판 표면에, 게이트절연막을 거쳐서 플로우팅게이트와, 강유전체층과, 제어게이트를 순차로 적층해서 된 MFMIS구조의 트랜지스터를 매트릭스상으로 배열해서 된 불휘발성 메모리에 있어서,
    상기 제어게이트를 워드선에, 상기 소스영역을 소스라인에, 상기 드레인영역을 드레인라인에 접속함과 동시에,
    상기 플로우팅게이트와의 사이에 캐패시터를 형성하도록 구성된 기록게이트로 된 플로우팅라인을 구비하고,
    상기 매트릭스의 동일 행방향의 워드라인 및 소스라인이 각각 공통 접속됨과 동시에,
    상기 매트릭스의 동일 열방향의 드레인라인 및 플로우팅라인이 각각 공통 접속되며,
    소스·드레인전압과 게이트전압을 독립적으로 설정 가능하게 구성한 것을 특징으로 하는 불휘발성 메모리.
  2. 제1항에 있어서,
    상기 메모리셀은, 반도체기판 표면에 형성된 소스·드레인영역간의 상기 반도체기판 표면에,
    순차로 적층된 게이트절연막과, 플로우팅게이트와, 강유전체층과, 제어게이트를 구비해서 된 MFMIS구조의 FET와,
    상기 제어게이트가, 소자분리 절연막상에 형성된 기록게이트상을, 캐패시터 절연막을 거쳐서 덮도록 형성되어 구성된 캐패시터를 구비한 것을 특징으로 하는 불휘발성 메모리.
  3. 제2항에 있어서,
    상기 기록게이트는, 상기 플로우팅게이트에 근접하는 영역에서, 상기 플로우팅게이트 방향으로 돌출하는 영역을 구비하고, 상기 돌출하는 영역과 상기 플로우팅영역의 중첩하는 영역에서 캐패시터를 형성해서 된 것을 특징으로 하는 불휘발성 메모리
  4. 제1항에 있어서,
    상기 반도체기판은 열마다 분리되어 독립적으로 전압을 인가할 수 있도록 구성됨과 동시에, 백게이트라인에 접속해서 되고,
    상기 소스라인 전위 및 상기 드레인라인 전위가, 각각 각 행 및 열마다 플로우팅전위 또는 접지전위로 설정 가능하게 구성되어 있고,
    선택셀 근방의 비선택셀에 대하여, 소스·드레인 전위를 소망의 값으로 유지하므로서 선택셀에 대한 데이터의 기록에 있어서, 근방의 비선택셀을 구성하는 상기 강유전체 트랜지스터의 채널영역에 공핍층이 확산되고, 반전층의 형성을 저지하도록 구성한 것을 특징으로 하는 불휘발성 메모리.
  5. 1메모리셀이, 반도체기판 표면에 형성된 소스·드레인영역간의 상기 반도체기판 표면에,
    게이트절연막을 거쳐서 플로우팅게이트와, 강유전체층과, 제어게이트를 순차로 적층하여 MFMIS구조의 FET를 구성함과 동시에,
    상기 플로우팅게이트가 소자분리 절연막상에 신장되고, 상기 플로우팅게이트는, 상기 소자분리 절연막상에 형성된 기록게이트와의 사이에 캐패시터 절연막을 구비하고, 캐패시터를 구성하고 있는 것을 특징으로 하는 불휘발성 메모리.
  6. 반도체기판에 형성된 소스·드레인영역간의 상기 반도체기판 표면에, 적어도 제1의 강유전체층을 거쳐서 게이트전극을 적층해서 된 강유전체 트랜지스터를 매트릭스상으로 배열해서 된 불휘발성 메모리에 있어서,
    상기 게이트전극을 워드라인에, 상기 소스영역을 소스라인에, 상기 드레인영역을 드레인라인에 접속함과 동시에,
    상기 반도체기판은 열마다 분리되고, 독립적으로 전압을 인가할 수 있도록 구성됨과 동시에, 백게이트라인에 접속해서 되고,
    상기 소스라인 전위 및 상기 드레인라인 전위가 각각 각 행 및 열마다, 플로우팅전위 또는 접지전위로 설정 가능하게 구성되어있고,
    선택셀 근방의 비선택셀에 대하여, 소스·드레인 전위를 소망의 값으로 유지하므로서, 선택셀에 대한 데이터의 기록에 있어서, 근방의 비선택셀을 구성하는 상기 강유전체 트랜지스터의 채널영역에 공핍층이 확산되고, 반전층의 형성을 저지하도록 구성한 것을 특징으로 하는 불휘발성 메모리.
  7. 반도체기판에 형성된 소스·드레인영역간의 반도체기판 표면에, 적어도 제1의 강유전체층을 거쳐서 게이트전극을 적층해서 된 강유전체 트랜지스터를 매트릭스상으로 배열해서 되고,
    상기 게이트전극을 워드라인에, 상기 소스영역을 소스라인에, 상기 드레인영역을 드레인라인에 접속함과 동시에,
    상기 반도체기판은 열마다 분리되어, 독립적으로 전압을 인가할 수 있도록 구성됨과 동시에, 백게이트라인에 접속되며,
    상기 소스라인 전위 및 상기 드레인라인 전위가 각각 각 행 및 열마다, 플로우팅전위 또는 접지전위로 설정 가능하도록 구성해서 된 불휘발성 메모리에 있어서,
    선택셀에 대해서는, 소스·드레인의 한쪽을 접지전위로 함과 동시에,
    상기 선택셀의 적어도 인접라인의 비선택셀에 대해서는, 소스·드레인 전위를 플로우팅으로 하고, 소망의 값으로 유지하므로서, 상기 선택셀에 대한 데이터의 기록에 있어서, 상기 비선택셀에 있어서는, 강유전체 트랜지스터의 채널영역에 공핍층이 확산되어, 드레인 전류가 저지되도록 구동하는 것을 특징으로 하는 불휘발성 메모리의 구동방법.
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