經濟部智慧財產局員工消費合作社印製 479330 ^ A7 --B7 五、發明說明（1) [發明所屬的技術領域] 本發明係關於一種非揮發性記憶體及其驅動方法，尤 係有關於一種能獲取較大讀出容限（margin)的非揮發性記 憶體’及防止對近接胞（cell)寫入時之干擾，且誤動作較少 之非揮發性記憶體。 [習用技術] 在電性上得以換寫資料，且能於無電源狀態時保持資 料之半導體裝置之一例，有如，將MFMIS構造的記憶電 a曰體排列為矩陣狀之記憶胞（mem〇ry cell)係如第1 〇圖所 示’有以1個選擇電晶體（Selected transistor)及兩個記憶 電容（memory capacit〇r)構成之1T/2C記憶胞構造。於該構 造中，係將記憶電容之一方電極予以共連後連接於選擇電 晶體之閘電極，同時，將該記憶電容之另一方電極分別連 接於選擇電晶體之源極及汲極。因而有不能將源·汲極電 壓VSD及閘極電壓予以單獨設定的問題。 於該半導體記憶裝置中，係將橫向各列記憶胞的源極 予以連接以作為位元線（bit line)BLl、BL2 · · ·，並將縱 向各行所排列之記憶胞之汲極連接以作為字線（w〇rd line)WLl、WL2 · ••予以構成。 該記憶胞構造係如第11圖之剖面說明圖所示，有於強 電介體/半導體界面，以緩衝層方式設置金屬層（M)及絕緣 體層（I)之MFMIS構造的FET。該MFMIS構造的FET係於 半導體基板1之源•汲極領域s、D間所形成的通道領域 上’以閘極氧化膜3、漂浮閘極（floating gate)4、強電介體 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 311918 --------— — — — —— ------lit--------- (請先閱讀背面之注意事項再填寫本頁) 479330 A7 五、發明說明（2 ) 膜5、控制閘極（control gate)6之順序予以積層而成。 (請先閱讀背面之注意事項再填寫本頁) 於該構造中，通常係設置半導體基板i，如第！ 2(A) 圖所示，若於控制閘極6施加正電壓時，會在強電介體磨 5引起分極反轉。雖去除控制閘極6之電壓，由於強電介’ 體膜5之殘留分極，在通道形成領域會發生「負」電芥 稱此狀態為「1」的狀態。 ° 相反地，若於控制閘極6施加負電壓，會在強電介體 膜5反方向地引起分極反轉。雖去除控制閘極6之電壓， 由於強電介體膜5之殘留分極，在通道形成領域會發生 「正」電荷。稱此狀態為「〇」的狀態。如上述，便可於 FET寫入資訊「；[」或「〇」。第12(A)圖及12⑻圖分別表 不進行資訊「1」及「〇」之寫入的狀態。 寫入記憶體的資訊讀出係於控制閘極施加讀出電壓 Vr予以進行。該讀出電壓、係設定於「i」狀態中之定限 電壓（tln*eSh〇ldV〇ltage)Vthl與「〇」狀態時之定限電壓
V thC 間之值。而且係於控制閘極6施加讀出電壓\時，可藉由 檢測有否汲極電流的流過，而識別該資訊為Γ 1」或「〇」。 經濟部智慧財產局員工消費合作社印製 如上述，若依MEMIS構造的FET，得以一元件構成 一兄憶胞’以進行良佳無破壞讀出。 因而，得以識別該兩者。 然而’於記憶電容之容量Cn、Cn較閘極絕緣膜所成 之容量Cox為大時，通常閘極電壓為：VG=1/2VSD於寫入 1時及寫入“ 〇”時之汲極電流iD與源•汲極電壓v
V SE 的關係分別如第12(A)圖及第12(B)圖所示，於讀出時，為 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公釐） 2 311918 479330 A7 五、發明說明（3 ) (請先閱讀背面之注咅？事項再填寫本頁) 了識別該等之值，需設定中間電壓。因此，如第13圖所示， 為了在寫入1時的最小位準，與寫入“0”時之最大位 準間獲取讀出電壓vr，會有“1” “0，，之讀出容限小的問 題因此’即使係寫入〇的記憶胞，有時也會超過矯頑 電場（coercive electric Held)，而有將應寫入“〇，，之記憶 胞誤判為寫入“ 1 ” ，或與之相反之狀況。 為此，期待一種將讀出容限予以擴大，以獲得不發生 誤’現象且鬲信賴性之讀出特性之非揮發性記憶體。 此外，具有將上述MFMIS構造的記憶電晶體排列為 矩陣狀之記憶胞，尤係將能以電性上換寫資料，且可於無 電源狀態下保持資料之半導體記憶裝置之MFMIS構造的 汜憶電晶體排列為矩陣狀之記憶胞，係如第14圖所示，以 1個記憶電晶體構成丨記憶胞，且將記憶胞以縱橫之排列 予以構成。於該半導體記憶裝置中，係將橫方向各列記憶 胞之源極連接以作為源極線SL1、SL2 · · •，將縱方向各 行所排列的記憶胞之沒極連接以作為沒極線工、 經濟部智慧財產局員Η消費合作社印製 DL2· ·、並將基板電位連結以作為備用閘極線（bMk料以 line)BLl、BL2 · · ·，且將於橫方向排列之各列記憶胞之 控制閘極連接以作為字線WL1、WL2· · ·η，予以構成。 該記憶胞之構造，有如第15(Α)及（]8)圖之剖面說明圖 所示於強電介體/半導體界面，將金屬層（Μ)及絕緣層（I) 作為緩衝層而存在的MFMIS構造的FET。該MFMIS構造 的FET係於形成在半導體基板1〇1之源•汲極領域1〇2、 1〇3間的通道領域1〇4上，依序積層閘極氧化膜I"、漂浮 311918 479330
五、發明說明（4) 間極106 '強電介體膜1〇7及控制閘極ι〇8所成。 (請先閱讀背面之注咅？事項再填寫本頁) 於該構造中，通常係設置半導體基板1〇1，如第15(a) 圖所示，若於控制閘極i 08施加正電壓時，會在強電介體 膜1〇7引起分極反轉。雖去除控制閘極1〇8的電壓，由於 強電介體臈107之殘留分極，在通道形成領域CH會發生 「負」電荷。稱此狀態為“：[，，的狀態。 相反地，若於控制閘極1 〇 8施加負電壓，會在強電介 體膜1〇7反方向地引起分極反轉。雖去除控制閘極108的 電壓，由於強電介體膜105之殘留分極，在通道形成領域 CH會發生「正」電荷。稱此狀態為“ 〇，，的狀態。 如上述，便可於FET寫入資訊“ 1，，或“ 〇” 。 寫入記憶體的資訊讀出係於控制閘極施加讀出電壓 Vr予以進行。該讀出電壓\係設定於“丨，，狀態中之定限 電壓Vthl與‘‘〇’，狀態時之定限電壓v㈣間之值。而且係 於控制閘極108施加讀出電壓\時，可藉由檢測有否汲極 電流的流過，而識別該資訊為“丨，，或“ 〇” 。 經濟部智慧財產局員工消費合作社印製 如上述，若依MEMIS構造的FET，得以一元件構成 一纟己憶胞’以進行良佳無破壞讀出。 然而，於對選擇胞寫入資料時，若設定該記憶胞為上 述之寫入狀態，即由同列之鄰接胞共用該記憶胞之源極線 SL及字線WL，而與同行之鄰接胞即共用備用閘極線（back gateline)BL及汲極線DL。因此，雖為非選擇胞，也會成 為VF = VC至1/3VC，而有超過矯頑電場的時候，以致在不 該寫入之記憶胞進行寫入，或與其相反之現象。 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公爱） 4 311918 479330 A7 五、發明說明（5 ) 為此，對提供得於記憶胞矩陣中不發生誤寫入，且為 高信賴性之寫入特性的非揮發性記憶體之要求更為強烈。 [發明所欲解決的問題] (請先閱讀背面之注意事項再填寫本頁) 本發明係以提供一種可藉由擴大讀出容限，而獲得不 發生誤寫入，且為高信賴性之讀出特性的非揮發性記憶體 為第1的目的。 本發明係以提供一種於記憶胞矩陣中，可獲得不發生 誤寫入，且為高信賴性之讀出特性的非揮發性記憶體為第 2的目的。 [解決問題的手段] 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 本發明第1樣態係於半導體基板上所形成之源•沒極 頃域間之上述半導體基板表面，將隔著閘極絕緣膜依序積 層漂浮閘極、強電介體層及控制閘極所成之Mfmis構造 之電晶體排列成矩陣狀之非揮發性記憶體，其特徵為具備： 將上述控制閘極連接於子線；上述源極領域連接於源極線； 並將上述没極領域連接於没極線，同_，在與上述漂浮閑 極間形成電容而構成之由寫入閘極所成之漂浮電極線，且 係將上述矩陣之同一列方向的字線及源極線予以共連，同 時，將上述矩陣之同一行方向之汲極線及漂浮電極線予以 共連，以構成源、•沒極電壓及間極電壓得以單獨設立者。 本發月的第2樣態係使！記憶胞在形成於半導體基板 表面之源·沒極領域間之上述半導體基板表面，將隔著閉 極絕緣膜依序積層漂浮閉極、強電介體層及㈣㈣，以 構成MFMIS構造之FFT，ρη # ^ 之FET冋時，使上述漂浮閘極延伸於 ^ 紙張尺度isit 關家鮮) 5 3ii9_ 479330 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（6 ) 2件分離絕緣臈上，且上述漂浮閘極在與形成於上述元件 刀離絕緣膜上之寫入閘極間具有電容絕緣膜，而構 容。 、由於該MFMIS電晶體，得將源•没極電壓及間極電 壓予以單獨設立，故如第4圖所示之電流·電壓特性，可 擴大讀出容限，以使誤讀現象減低，*可提供高信賴性之 非揮發性記憶體。 又，本發明之第2樣態除上述效果外，係藉由延伸於 元件分離絕緣膜上的漂浮閘構成電容，故得以不必增大單 一記憶胞面積而實現上述構造。 又本發明的第3樣態係在形成於半導體基板之源•汲 極領域間之上述半導體基板表面，將隔著至少第】強電介 體層積層閘電極而成的強電介體電晶體以矩陣狀排列而成 的非揮發性記憶體，其特徵為：將上述閘電極連接於字線， 將上述源極領域連接於源極線，並將汲極領域連接於汲 極，同時，上述半導體基板係以行方式分離後，可單獨施 加電壓而構成，同時，亦連接於備用閘極線，且係上述源 極線電位及上述沒極線電位為可分別於各列及行設定成浮 浮電位或接地電位而構成，藉由對選擇胞附近的非選擇胞 維持源•汲極電位於預定值，在對選擇胞進行資料寫入時， 於構成附近的非選擇胞之上述強電介體電晶體之通道領域 擴大空缺層，以阻礙反轉層的形成。 本發明的第4樣態係在形成於半導體基板之源•汲極 領域間之上述半導體基板表面，將隔著至少第丨強電介體 ^----------------- (請先閱讀背面之注意事項再填寫本頁) 479330 A7 —------------B7_________ 五、發明說明（7 ) 層積層閘電極而成的強雷介 既电；I體電晶體以矩陣狀排列，且將 上述閘電極連接於字緩，蔣» 、 ^ 將上述源極領域連接於源極線， 並將没極領域連接於汲搞綠 (請先閱讀背面之注意事項再填寫本頁) 丧於汲極線，同時，上述半導體基板係以 行方式分離後，可單獨施知雷歡工碰上 词抛加窀壓而構成，同時，亦連接於 備用閑極線’且係上诚、π 江源極線電位及上述汲極線電位為可 刀別於各歹j及行叹疋成漂浮電位或接地電位而構成之非揮 發性記憶體，其特徵為：對該選擇胞係將源·汲極之一方設 為接地電位，同時，制· μ ;赤、；登_Lqg t上it k擇胞之至少鄰接線的非選擇 胞，使源•汲極電位為漂浮電位而維持預定值，以在對上 述選擇胞進行資料寫人時，上述非選擇胞中係以於強電介 體電晶體之通道領域擴大乏層，而阻止没極電流的方式驅 動。 然而，該MFMIS電晶體係如第16圖的等效電路所 示，常常會形成將由強電介體膜5所成之電容量c卜及由 閘極氧化膜3形成的C〇x，以及由乏層形成的電容量Cd予 以串連的形悲。因此，在基板i與控制閘極6間施加電壓 v時，該電壓v將分離為Vf、乂⑽及Vd，且滿足下式（1) 經濟部智慧財產局員工消費合作社印製
V = VF+ V〇x+VD CF VF = CoxVox=CD ....................................⑴ 其中：q為電容發生電荷量 因而，於強電介體膜5所成之電容Cf上，可獲得如 下式所示之分壓Vf; VF= CFCoxCD/ ( CFC0X+ C0XCD+ CDCF) · VG ··· (2) 因此，源•汲極為漂浮狀態時係如第9( A)圖所示，使 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公111 7 311918 479330 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（8) 乏層擴大而乏層電容cD增大。所以施加於強電介體的電 壓VF為； VF- { CFCoxCD/(CFCox+CoxCD+CDCF)} · VG ··· (a) 因而使VF變小。若將該狀態應用於非選擇胞，可使對於 非選擇胞的干後變小。 另一方面，若源•沒極為接地狀態時，即如第9(B)圖 所示，可由源•汲極領域對通道領域供給電子，以形成反 轉層，所以施加於強電介體的電壓VF為； VF- { CFC0X/(CF + C0X) } · VG ............... ⑻ 因而，於本發明中，對該寫入胞之選擇胞係於強電介 體膜施加充分的電壓VF，同時，於鄰接胞為構成如第9(A) 圖之狀態’而將源•汲極予以漂浮，以擴大FET之通道領 域的乏層’藉由使乏層容量擴大，以將施加於強電介體之 電壓VF變小，而消失誤寫入現象。 換言之，對在選擇胞以外在字線及備用閘極線有電位 差的記憶胞，須以相當於「列」的源極，及相當於「行」 的汲極之兩電位不為〇的方式設定電位，以使非選擇胞 的全部形成如第9(B)圖所示之狀態，再藉由施加於選擇胞 的電位’使施加於強電介體之電壓變小，以避免干擾。 [發明的實施形態] 兹參照圖面說明本發明之非揮發性記憶體及其驅動方 法如下： 本發明的非揮發性記憶體之第丨實施形態的電路說明 圖係如第1圖所示，於半導體基板，將MFMIS構造之記 本 ^尺度 itiTiiii"準（CNS)A4 規石_(_210 x 297 公楚) ----------- · I ---"訂·---I---I (請先閱讀背面之注意事項再填寫本頁) 479330 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（9 ) 憶體電晶體所成的記憶胞予以矩陣狀之配列構成。藉由以 1個七憶電晶體構成1記憶胞’且將記憶胞予以縱橫排列， 可連接橫方向各列之記憶胞的源極以作為源極線SL1、sl2 …’連接並排於縱方向各行記憶胞之汲極以作為沒極線 DL1、DL2…，又將形成於漂浮閘極下層之電容電極（寫入 用閘極）形成行方向之排列，以作為漂浮電極線FL i、 FL2…，並排於橫方向各列記憶胞之控制閘極，則連接以 作為字線WL1、WL2…η，以使源•汲極電壓與閘極電壓 得以單獨設定，而可獲得充分的讀出容限。 在選擇並排於第1圖中縱方向各行記憶胞之直行線 (column line),在本例中係合併6行或8行左右而予以選 擇，且可對該被選行的資料而合併設定電位。其排列於紙 面縱方向之記憶胞，係分別將各電晶體的汲極領域予以連 接而形成汲極線DL，連結電容電極（寫入用閘極）以形成漂 浮電極線FL，而可合併該被選行之資料而設定電位。 另於紙面之橫方向並排的記憶胞係分別將各電晶體的 源極領域予以連接而形成源極線SL，再連結控制閘極而形 成字線WL，而可合併該被選列之資料而設定電位。 該έ己憶胞之每一單位胞係如第2(A)及（B)圖所示，在 形成於半導體基板表面之源•汲極領域間之上述半導體美 板1表面上，將隔著閘極絕緣膜3依序積層漂浮閘極4、 強介電體層5及控制閘極6而成的MFMIS構造之ρΕΤ中， 使前述漂浮閘極延伸於元件分離絕緣膜上，且上述漂浮電 極在與形成於上述元件分離絕緣膜上之電容電極7間具有 泰紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 479330 A7 ------- B7___ 五、發明說明（1〇) " '~~~- 電容絕緣層8，以構成電容A苴 电谷馬其特徵。亦即作為上述 閘極的電容電極7係在接近上 ” 见上述/示斤閘極4的領域具有突 (請先閱讀背面之注意事項再填寫本頁) 出於上述漂浮閘極方向之領域7p’在上述突出領鱼上 述漂：閘極4之重疊領域上則形成電容為其特徵，、 若為上述構成，即可如習用技術，得以通常方法讀出， 唯若如第3圖所示，藉由設定各極線的電位，則^ 4圖 所示，能使“ 1 ” 、 “ 0 ”的讀+交媳 π靖出谷限擴大，而可獲得誤動 作較少的記憶體。 也就是於半導體基板上以矩陣狀配列MFMIS構造的 記憶電晶體10、電容u及開關電晶體12所成之記憶胞。 該記憶胞係以_個記憶電晶體構成一記憶胞，且以縱橫方 式予以排列。如上述以一個記憶電晶體構成一記憶胞，裏 以縱橫方式予以排列，使橫方向各列記憶胞的源極，可經 由防止誤讀用二極體連接以作為源極線SL1 ' SL2〜，又 可將縱方向各行並列之記憶胞之汲極連接以作為沒極線 DL1 DL2…，亦可連接基板電位以作為備用閘極線、 經濟部智慧財產局員工消費合作社印製 BL2…，並連接橫方向各列並列之記憶胞的控制閘極以作 為字線WL1、WL2…。 然後，於第5圖中，在選擇縱方向並列之記憶胞行之 直灯線，本實施例係以6行或8行予以合併選擇，而對該 被選行之資料，得以合併而設定其電位。 另於紙面之橫方向並排的記憶胞係分別將各電晶體的 源極領域予以連接而形成源極線SL，再連結漂浮閘極以形 成字線WL，而可合併該被選列之資料而設定電位。 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 10 311918 479330 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（U) 其次，說明該非揮發性記憶體之消除、寫入及讀出的 驅動方法。其電位水平雖因裝置而異，唯以相對值說明其 中之一例。 首先，若於選擇胞Cse寫入（“1”的狀態）時，即如第 3圖的表所示，在字線WL1施加成為高電位之的脈波 電壓波形，並開放（漂浮）源極線SL1，且將汲極線dL1設 為接地電位（〇)，同時，在將汲極線DL1設為接地電位（〇) 時，使基板電位BLl(FLl)設為接地電位。然後將鄰接記憶 胞之字線WL2設為l/3VQe，而將汲極線DL2予以開放（漂 浮）’同時使基板電位BL2為2/3V 。
v C C 若於選擇胞Cse進行寫入（“〇，’的狀態）時，即如第3 圖所不’使字線WL1為接地電位，同時開放（漂浮）源極線 SL1 ’且使汲極線DL1為接地電位（〇)，同時將基板電位 BL1設為V。。。再使鄰接記憶胞之字線WL2為2/3 v。。，源 極線SL2開放（漂浮），亦將汲極線DL2予以開放（漂浮）。 又若字線共通，且為維持寫入“〇，，之源極線以外的記 憶胞的消除狀態’可使源極或沒極線漂浮，或為。若 係寫入“ 1 ”時，為維持源極線以外之記憶胞的消除狀態， 可將寫入源極線以外之源極，或汲極線設為漂浮或接地電 位。 若係讀出時，如第3圖所示，可於該選擇胞c的電 晶體之控制閘極施加基準電壓Vr，而於源極線SL施加一 定電M VSA，即於資料為“丨，，時，如前述因幾乎無電流流 過，故以該電壓輸出，因而，可測出一定電壓。若資料為 -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公爱 11 311918 479330 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 A7 B7 五、發明說明（12 ) “ 時，如上述會有電流流過，因而降低電壓成為低電 壓，因此，得以識別“1” 、 “〇”，而不會發生鄰接記憶 胞的誤動作。 對該寫入胞的選擇胞’係施加充分電壓VF於強電介 體膜，另一方面，使鄰接胞僅縮小預定量，以便將在〇與 1間之容限儘量擴大，而可減低誤寫入現象。 於上述實施例中，係以使用MFMIS構造之記憶電晶 體時之狀況為例予以說明，唯不限於上述實施例，當然亦 可適用於如MFS、MFMIS構造之電晶體。 如上說明，若依本發明，即可將源•汲極電壓及閘極 電壓予以單獨設定，因而得以使選擇胞附近之非選擇胞不 會有誤寫入，而可獲得能進行高信賴性之寫入之非揮發性 記憶體。 又於上述實施例中，係就MFMIS構造之強電介體記 憶體予以說明，唯不限於此，亦不限於形成在該漂浮閘極 與寫入電極間的電容絕緣膜為強電介體膜，而可使用高電 介率電介體，亦可使用通常之電介體。 如上述說明，如依本發明的非揮發性記憶體，可將該 讀出容限予以擴大，以使源·汲極電壓及閘極電壓予以單 獨設定，因而，得以進行高信賴性的讀出作業。 其-人，就本發明之第2實施形態，|照圖面並說明本 發明的非揮發性記憶體及其驅動方法。 本發明之非揮發性記憶體之—實施形態的電路說明 圖，係如第5圖所示，其係於半導體基板，將由 本紙張尺度適用標+ UbM4規格（21G x 297公6 -----------^--------^--------- (請先閱讀背面之注意事項再填寫本頁) A7 五、發明說明（13 ) C請先閱讀背面之注意事項再填寫本頁) 構造之記憶電晶體作成的記憶胞排列為矩陣狀。且以！個 記憶電晶體構成1記憶胞，並藉由縱橫方式排列記憶胞， 檢方向各列記憶胞之源極係分別經由誤讀出防止用二極體 連接以作為源極線SL1、SL2·..，且將縱方向各行並列之 記憶格之汲極連結以作為汲極線DLl、dl2〜，並連接基 板電位而作為備用閘極線BL1'BL2...，又將橫方向各二 並排之記憶胞的控制閘極連接以作為字線WL1、wl2〜^ 選擇第5圖之縱方向並列記憶胞行之直行線，於本實 施财係以6行或8行予以合併選擇方式，以對該被選行 之資料予以合併而設定電位。 、另於紙面之橫方向並排的記憶胞係分別將各電晶體的 、原參項域予以連接而形成源極線SL，再連結漂浮閘極以形 成字線WL，而可合併該被選列之資料而設定電位。 /、人，說明第5圖所示非揮發性記憶體之消除、寫入 及讀出的驅動方法。其電位水平雖因裝置而異，唯高電位 係指與低電位（如，接地）之電位差形成例如3至5v左右之 電壓的電位’且係與低電位之相對值。 經濟部智慧財產局員工消費合作社印製 首先，若於選擇胞cse寫入（“〇，，的狀態）時，即如第 6圖所不，在字線WL1施加成為高電位之Vcc的脈波電壓 波形，並開放（漂浮）源極線SL1，且將汲極線設為接 地電位（〇)，同時使基板電位BL1為接地電位。然後將鄰接 記憶胞之字線WL2設為〇，而將汲極線DL2予以開放（漂 浮），同時使基板電位BL2為接地電位。 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公釐） 13 311918 479330 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（14) 該鄰接胞之源•汲極除予以漂浮外，亦可 。 ^ V c C ° 若於選擇胞cse進行寫入（“0，，的狀態）時，即如第7 圖所示，使字線WL1為接地電位，同時開放（漂浮）源極線 SL1，並使汲極線DL1為接地電位（〇)，同時將基板電位 BL1設為V。。。再使鄰接記憶胞之字線WL2為〇，源極線 SL2開放（漂洋），夺將汲極線DL2予以開放（漂浮）。、 該鄰接胞之源•汲極除予以漂浮外，亦可為v 。
C C 又若字線共通，且為維持寫入“ 0，，之源極線以外的記 憶胞之消除狀態，可使源極或汲極線漂浮或為V。。。另一 方面，若係寫入“ 1 ’’時，為維持源極線以外記憶胞的消除 狀悲，可將寫入源極線以外之源極，或汲極線設為漂浮或 為 Vcc 〇 若係讀出時則如第8圖所示，於該選擇胞Cse的電晶 體控制閘極施加基準電壓Vr，而於源極線SL施加一定電 壓VSA時，即於貧料為“ i ”時，如上述因幾乎無電流流 過，故以該電壓輸出，而可測出一定電壓。若資料為“ 〇，， 時，如上述會有電流流過，因而降低電壓成為低電壓，因 此，得以識別“ 1 ” 、 “ 〇” ，而不會發生鄰接記憶胞的誤 動作。 對該寫入胞的選擇胞係施加充分電壓VF於強電介體 膜，另一方面，使鄰接胞形成如第9圖之狀態，而將源· 汲極予以漂浮，以使FET之通道領域擴大乏層，藉由擴大 I I I I IAW -----I--訂--------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公t ) 14 311918 ^/V33〇 A7 五、發明說明（15 ) 乏層容量，使施加於強電介體的電壓VF變小 寫入。 ，以消除誤 也就是，設定成相當於選擇胞列之源極，及相當於行 之汲極的兩電位不為0,而將非選擇胞之全部形成如第9(B) 圖所不之狀態，並藉由施加於選擇胞之電位，使施加於強 電介體的電壓變小，以避免干擾。 又於上述實施例中，係以使用MFMIS構造之記憶電 晶體時之狀況為例予以說明，唯不限於上述實施例，〜當然 亦可適用於如MFS'MFMIS構造之電晶體。 田…、 若依本發明，不僅可防止鄰接於選擇胞之列及行的記 憶胞受影響，以致無資料寫入，且可防止被寫入之動作°， 因而可進行高信賴性的寫入及讀出。 如上方式，可進行沒有誤動作的資料寫入及讀出。 在上述實施例，非選擇胞之源·汲極電位係以兩者皆 不為接地電位為原則，選擇即可，若為漂浮或高電位亦可。 如以上說明’若依本發明，可使選擇胞附近的非選擇 胞沒有誤寫人動作，因此可獲得進行高信賴性之寫入 揮發性記憶體。 [圖面的簡單說明] 訂 線 第1圖係表示本發， | a弟1焉施例的非揮發性記憶 等效電路圖。 4 體之 本紙張尺度適用中_家標準（CNS)A4 &格（21〇 X 297公髮- 311918 4乃330 五、發明說明（16) 第2(A)圖係表示同_非揮發性記憶體之上視圖。 第2(B)圖係表示同一非揮發性記憶體之剖面圖。 (請先閱讀背面之注意事項再填寫本頁) 壓圖第3圖係表示施加於同一非揮發性記憶體各線上之電 第4圖係表示同—jb ^ ^ 揮發性記憶體之源•汲極電壓與 沒極電流的關係圖。 … 第5圖係表示本發明第2實施例的非揮發性記憶體之 等效電路圖。 第6圖係表不於本發明第2實施例的非揮發性記憶體 之選擇胞寫入（“ 1，，）時之信號狀態圖。 第7圖係表示於本發明第2實施例的非揮發性記憶體 之選擇胞寫入（“0”）時之信號狀態圖。 第8圖係表示於本發明第2實施例的非揮發性記憶體 進行讀出時之信號狀態圖。 經濟部智慧財產局員工消費合作社印製 第9(A)圖係說明本發明原理的說明圖。 第9(B)圖係說明本發明原理的說明圖。 第10圖係表示習用例之記憶胞之示意圖。 圖 第11圖係表示習用例之非揮發性記憶體之構造 第1 2 (Α)圖係表示於習用例之非揮發性記憶體之選擇 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 16 311918 A7 A7 ^號狀態圖 五、發明說明（17) 胞寫入（“ 1 ”）時之 第12(B)圖係表示於 胞耷X / “ η”、士 、$用例之非揮發性記憶體之選擇 胞寫入（〇 )時之信號狀態 圖 弟13圖係表示習用^ 认一 例之非揮發性記憶體之讀出容限 的示意圖。 圖 圖 第14圖係表示習用例之非揮發性記憶體之等效電路 第1 BJ係表不f用例之非揮發性記憶體之構造 (請先閱讀背面之注意事項再填寫本頁) 第1 5(B)圖係表不習用例之非揮發性記憶體之構造 圖 第16圖係表示習用例之非揮發性記憶體之1記憶胞之 等效電路圖。 [符號的說明] 經濟部智慧財產局員工消費合作社印製 1 半導體基板 3 閘極絕緣膜 5 強電介體層（膜） 7 電容電極 10 記憶電晶體 2 源•汲極 4 漂浮閘極 6 控制閘極 8 電容絕緣層 11電容 丨本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐） 17 311918 479330 經濟部智慧財產局員工消費合作社印製 五、發明說明（18) A7 _B7 12 開關電晶體 101 半導體基板 102 源極領域 103 汲極領域 104 通道領域 105 閘極氧化膜 106 漂浮閘極 107 強電介體膜 108 控制閘極 BL 備用閘極線 FL 漂浮線 SL 源極線 WL 字線 DL 汲極線 (請先閱讀背面之注意事項再填寫本頁) ❿裝
· I I I st 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 18 311918