KR20010031819A - 반도체 기판 및 그 제조 방법 - Google Patents

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다케우치데츠야
아카사키이사무
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마리 오 휴버
애질런트 테크놀로지스, 인크.
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Abstract

Ⅲ족 반도체를 토대로한 반도체 장치 제조용 기판(30,60) 및 그 제조 방법이 게시된다. 본 발명에 따른 기판은 베이스 기판(31), 제1 버퍼층(32,63), 및 제1 단일 크리스탈 층(33,65)을 포함한다. 제1 버퍼층(32,63)은 Ⅲ족 물질이 결정화되는 온도 이하에서 베이스 기판(31) 상에 증착된 Ⅲ족 물질을 포함한다. Ⅲ족 물질은 Ⅲ족 물질이 증착된 후에 Ⅲ족 물질이 단일 크리스탈을 형성하도록 결정화되는 온도 이상으로 버퍼층을 가열함으로써 결정화된다. 제1 단일 크리스탈 층(33,65)은 Ⅲ족 반도전 물질이 결정화되는 온도 이상에서 제1 버퍼층(32,63) 상에 증착된 Ⅲ-Ⅴ족 반도전 물질을 포함한다. 본 발명의 일 실시예에서, 제2 버퍼층(34) 및 제2 단일 크리스탈 층(35)은 제1 단일 크리스탈 층(33,65) 상에 증착된다. 제2 버퍼층(34)은 Ⅲ족 물질이 결정화되는 온도 이하에서 제1 단일 크리스탈 층(33,65) 상에 증착된 Ⅲ족 물질을 포함한다. 그 다음, Ⅲ족 물질은 Ⅲ족 물질이 단일 크리스탈을 형성하도록 결정화되는 온도 이상으로 버퍼층을 가열함으로써 결정화된다. 제2 단일 크리스탈 층은 Ⅲ족 반도전 물질이 결정화되는 온도 이상에서 제2 버퍼층(34) 상에 증착된 Ⅲ-Ⅴ족 반도전 물질을 포함한다.

Description

반도체 기판 및 그 제조 방법{SEMICONDUCTOR SUBSTRATE AND METHOD FOR MAKING THE SAME}
GaN 에 기초한 반도체 물질 또는 청색과 보라색 영역의 스펙트럼을 방출하는 다른 Ⅲ-Ⅴ족 반도체를 이용하는 레이저 다이오드는 광디스크 상에 저장될 수 있는 정보량을 상당히 향상시켰다. 이러한 장치의 비용 효율성을 향상시키기 위해서, 광 방출 및 광 수신 소자들은 다수의 유니폴라/바이폴라 트랜지스터, 다이오드, 패시브 소자들과 함께 동일 기판 상에 집적될 것을 필요로한다. 이들 부가적인 소자 유형들 또한 Ⅲ-Ⅴ족 반도체를 이용하여 제조된다.
이러한 집적 회로 제조시 한가지 문제는 집적회로화 될 것을 필요로하는 모든 장치들을 수용할 충분한 크기의 단일 크리스탈 Ⅲ-Ⅴ족 기판을 제공할 수 없다는 것이다. 일반적으로, 장치들은 단일 크리스탈 Ⅲ-Ⅴ족 기판 상에 구성된다. 현재, Ⅲ-Ⅴ족 반도체의 단일 크리스탈 기판은 수 millimeter 내지 1 센티미터 직경으로 제한된다. 이들 기판들은 실제 응용시 너무 작다. 따라서, Ⅲ-Ⅴ족의 단일 크리스탈을 사파이어 또는 SiC 와 같은 상이한 종류의 기판 상에 성장하는 시스템들이 개발되왔다. 불행히도, 이들 기판들의 격자 상수는 Ⅲ-Ⅴ족 반도체 물질들의 격자 상수와는 상당히 다르다. 이 차이가 Ⅲ족 반도체 층이 기판상에 성장될 시 결함을 야기한다. 통상 cm2당 107내지 1011의 크리스탈 결함이 발생한다. 이들 결함이 제조된 소자들의 성능을 제한한다.
이들 결함을 줄이는 여러가지 기술들이 제안되왔다. 예를 들면, Jpn.J.Appl. Phys., 36(1997) L899 에서 A.Usui, H.Sunakawa, A.Sakai, Yamaguchi는 Ⅲ족 반도체에서 쓰레딩 디스로케이션(threading dislocation)을 감소시키는 방법을 게시한다. 이 통상의 기술에서, Ⅲ족 질화물 반도체 버퍼층이 사파이어와 같은 Ⅲ-Ⅴ족이 아닌 기판 상에 증착된다. 다음에, SiO2의 얇은 유전체 필름으로 된 스트립들이 버퍼층 표면상에 형성된다. 그다음, Ⅲ족 질화물 단일 크리스탈 층이 성장된다. 제2 Ⅲ족 질화물 층이 유전체 스트립들 사이의 버퍼층 영역으로부터 시드(seed)되어 스트립들 위로 성장한다. 스트립들 위로 성장하는 물질이 상당히 낮은 결함 밀도를 갖음이 실험적으로 관측된다. 통상, 얇은 유전체 필름에 대해 cm2당 105내지 107의 디스로케이션 밀도가 획득된다. 이 방법이 디스로케이션 밀도를 상당히 감소시키지만, 아직도 디스로케이션 밀도를 더 감소시키는 것이 필요하다.
또한, 이 방법은 기판 및 버퍼층이 유전체 필름 스트립들을 증착시키기 위해서 Ⅲ족 질화물 층들을 적어도 한번 성장시키는데 이용된 리액터(reactor)로부터 제거되는 것이 필요하다. 취급상의 문제는 유전체 스트립들을 증착시키는 리액터로부터 기판을 제거하는 것과 관련있으며, 기판을 리액터로 돌려보냄으로써 버퍼층에 기계적인 문제들을 야기한다. 결과적으로, 버퍼층은 밑에있는 기판을 이탈시키는 경향이 있다.
대체로, 본 발명의 목적은 향상된 Ⅲ-Ⅴ족 단일 크리스탈 얇은 층 필름 상에 Ⅲ-Ⅴ족 반도체 장치를 구성하는 것이다.
본 발명의 또다른 목적은 유전체 스트립들 위에 Ⅲ-Ⅴ족 반도체 층을 성장함으로서 획득된 것보다 낮은 결함 밀도를 갖는 Ⅲ-Ⅴ족 단일 크리스탈 얇은 필름을 제공하는 것이다.
본 발명의 또다른 목적은 기판이 성장 프로세스 동안 리액터로부터 제거될 필요가 없는 Ⅲ-Ⅴ족 단일 크리스탈 얇은 필름을 성장시키는 방법을 제공하는 것이다.
본 발명의 이들 및 또다른 목적은 다음의 본 발명의 상세한 설명 및 첨부 도면을 참조하여 당업자들에게 명백해질 것이다.
발명의 요약
본 발명은 Ⅲ족 반도체 및 그 제조 방법을 토대로한 반도체 장치 제조용 기판이다. 본 발명에 따른 기판은 베이스 기판, 제1 버퍼층, 제1 단일 크리스탈 층을 포함한다. 제1 버퍼층은 Ⅲ족 물질이 결정화되는 온도 이하에서 베이스 기판 상에 증착되는 Ⅲ족 물질을 포함한다. Ⅲ족 물질은, Ⅲ족 물질이 증착된 후에 Ⅲ족 물질이 단일 크리스탈을 형성하도록 결정화되는 온도 이상으로 버퍼층을 가열함으로써 결정화된다. 제1 단일 크리스탈 층은 Ⅲ족 반도전 물질이 결정화되는 온도 이상에서 제1 버퍼층 상에 증착되는 Ⅲ-Ⅴ족 반도전 물질을 포함한다. 본 발명의 일 실시예에서, 제2 버퍼층 및 제2 단일 크리스탈 층이 제1 단일 크리스탈 층 상에 증착된다. 제2 버퍼층은 Ⅲ족 물질이 결정화되는 온도 아래에서 제1 단일 크리스탈 층 상에 증착되는 Ⅲ족 물질을 포함한다. 그다음, Ⅲ족 물질은 Ⅲ족 물질이 단일 크리스탈을 형성하도록 결정화되는 온도 이상으로 버퍼층을 가열함으로써 결정화된다. 제2 단일 크리스탈 층은 Ⅲ족 반도전 물질이 결정화되는 온도 이상에서 제2 버퍼층 상에 증착되는 Ⅲ-Ⅴ족 반도전 물질을 포함한다.
본 발명은 Ⅲ-Ⅴ족 반도체 장치 제조에 관한 것으로, 특히 현재 이용 가능한 기판들보다 훨씬 낮은 결함 밀도를 갖는 Ⅲ-Ⅴ족 반도체 장치를 생성하는 방법에 관한 것이다.
도 1은 본 발명의 방법에 대한 순서도,
도 2는 본 발명의 방법에 의해 생성된 기판의 단면도,
도 3은 기판이 유전체 아일런드(island)를 포함하는 본 발명의 방법에 의해 생성된 기판의 단면도.
발명의 상세한 설명
본 발명을 토론하기 위해서, ″저 온도″는 적절한 Ⅲ족 반도체 물질이 단일 크리스탈로서 성장할 온도보다 작은 온도를 말한다. 통상, 이러한 온도는 적절한 Ⅲ족 반도체 물질이 적절한 증착 방법을 이용하여 단일 크리스탈을 형성하는 100℃ 이하의 온도다.
본 발명은 베이스 기판 표면 상에 형성된 한 쌍의 단일 크리스탈 필름으로 구성된 구조에 기초한다. 베이스 기판은 Ⅲ족 물질 또는 사파이어와 같은 물질일 수 있다. 제1 Ⅲ족 반도체 얇은 필름은 제1 Ⅲ족 물질 얇은 필름을 저온 증착함으로써 그리고 이 필름을 결정화 온도 이상의 온도로 가열함으로써 생성된다. 가열 단계는 아래 토론에서 활성화된 결정화로서 불릴것이다. 제2 단일 크리스탈 필름은 통상의 방법으로, 즉 단일 크리스탈 얇은 필름이 활성화된 결정화 없이 획득되는 온도에서 증착된다. 실험 관측들은, 제2 단일 크리스탈 얇은 필름의 디스로케이션 밀도가 한 쌍의 층들을 구성하는 표면의 디스로케이션 밀도보다 작다는 것을 확인시켜준다. 이러한 프로세스가 원하는 레벨의 결함이 획득될 시까지 반복될 수 있다. 각 새로운 쌍의 필름들이 작아진 디스로케이션 밀도를 야기하기 때문에, 본 발명의 방법은 현재 이용되는 기판들 보다 훨씬 낮은 디스로케이션 밀도를 갖는 기판을 제공하는데 이용될 수 있다. 또한, 이 장치는 증착 단계들 사이의 리액터로부터 제거될 필요가 없으므로, 전술된 기계적인 문제들을 피할 수 있다.
본 발명의 방법에 대한 개요를 전술하였기 때문에, 본 발명의 방법이 Ⅲ족 반도체 장치를 제조할 저 디스로케이션 표면을 제공하는데 이용되는 방식은 도 1 및 2를 참조하여 보다 상세히 설명될 것이다. 도 1은 본 발명의 방법에 대한 순서도다. 도 2는 본 발명의 방법에 의해 생성된 기판의 단면도다. 도 1, 2를 참조하면, 사파이어 기판(31)은 아세톤 도는 메타놀과 같은 유기 용매로 세탁되며, 201에 도시된 금속유기 증기 상태 에피택시 시스템의 가열 유니트에 위치된다. 대기는 질소로부터 수소로 전환된다. 그다음, 기판 온도는 1150℃로 증가되어 약 10분 동안 유지된다. 이것이 202에 도시된 것처럼 기판 표면을 세탁하게 한다. 다음에, 기판 온도는 203에 도시된 500℃로 감소된다.
저온 AIN 버퍼층(32)은 204에 도시된 것처럼 400℃에서 증착된다. 버퍼층은 30 mmol/min으로 공급된 암모니아 및 트리메틸(trymethyl) 알루미늄(TMAl):(CH3)3Al의 3 slm(분당 표준 리터) 흐름으로 증착된다. 약 5분의 증착 시간이 두께 30nm를 갖는 제1 저온도 버퍼층(32)을 야기한다. 다음에, 이 저온 층은 205에 도시된 것처럼 결정화된다. 이러한 결정화는 기판 온도를 1050℃로 증가시킴으로써 수행된다. 이 온도가 이 값을 30분 주기 넘어에서 경사지게 한다. 온도가 증가함에 따라, 버퍼층(32)은 기판 근처 표면으로부터 시작하여 점차적으로 결정화된다. 이 프로세스가 계속되어, 전체 필름이 단일 크리스탈 필름이 되도록 결정화시킨다.
기판 상에 직접 성장된 GaN 필름보다 상당히 작은 결함을 갖는 GaN 필름은 206a에 도시된 것처럼 증착될 수 있다. 여기에서 토론되는 예에서, 필름은 기판을 1050℃로 유지하는 동안 트리메틸 갈륨(TMGa):(CH3)3Ga 를 리액터 내로 소개함으로써 증착된다. 이 프리커서(precursor)는 단일-크리스탈 GaN 얇은 필름(33)을 버퍼층(32) 상에 형성하기 위해서 리액터 내로 30 mmol/min으로 공급된다. 반응 시간은 원하는 두께의 필름(33)에 의해 결정된다. 필름(33)을 사파이어 기판(31) 상에 직접 성장할 시와 비교하면, 단일-크리스탈 GaN 얇은 필름(33)에 대한 여러가지 품질이 상당히 개선된다. 이 기판은 장치들을 층(33)의 노출된 표면 상에 형성하는 다수의 층들을 성장함으로써 청색 LED(발광 다이오드) 및 녹색 LED, 보라색 LD(레이저 다이오드), 또는 마이크로웨이브 FET(전계 효과 트랜지스터) 제조시 이용될 수 있다.
그러나, 나노파이프(nanopipe)로 불리는 쓰레딩 디스로케이션과 같은, cm2당 약 107내지 1011의 밀도인 크리스탈 결함은 단일-크리스탈 GaN 얇은 필름(33)에서 제공된다. 디스로케이션들의 이러한 밀도는 장치 특성을 떨어뜨리기에 충분하다. 따라서, 본 발명의 바람직한 실시예는 부가적인 쌍의 층들이 성장되는 절차를 활용한다.
특히, 제1 단일-크리스탈 GaN 얇은 필름(33)이 제1 버퍼층(32) 상에 약 1mm 성장한 후에, TMGa 공급은 206b에 도시된 것처럼 종결되고 그리고 기판 온도는 500℃로 감소한다. 그다음, TMGa 공급이 다시 시작되고, 적어도 Ga 및 질소를 포함하는 얇은 필름(34)이 207에 도시된 것처럼 증착된다. 저온 증착된 이러한 제2 버퍼층(34)은 다결정이 증착된 상태에서 존재하는 비결정질 반도체다. 비결정질 물질 및 다결정은 208에 도시된 것처럼 가스 흐름을 중단시킨 후에 기판 온도를 1050℃로 증가시킴으로써 단일 크리스탈로 변환된다. 제1 단일-크리스탈 GaN 얇은 필름(33)에서 대부분의 나노파이프들은 결정화된 제2 버퍼층(34)에서 종결된다. 따라서, 다음 GaN 얇은 필름이 209에서 도시된 것처럼 1050℃에서 단일 크리스탈로 성장할 시, 나노파이프 밀도는 거의 0이다. 더욱이, 층(33)과 비교할 시에 이 층에는 보다 적은 수의 크리스탈 결함들이 존재한다. 실험 관측은 cm2당 103보다 작은 결함 추정치를 제공한다.
전술된 층(35)이 상대적으로 낮은 결함 밀도를 갖음에도 불구하고, 결함 밀도를 더 감소시키는 것이 바람직하다. 이러한 더이상의 감소는 2-층 성장 프로세스를 반복함으로써 획득될 수 있다.
본 발명의 전술된 실시예들은 특정 버퍼 및 Ⅲ족 단일 크리스탈 층들을 활용하였다. 그러나, 다른 물질들은 이들 층들 각각에 대해 이용될 수 있다. 예를 들면, 버퍼층은 Ga 및 Al 또는 이들의 결합을 포함할 수 있다. 또한, Ⅲ족 질화물 반도체는 적어도 GaN, AlN, InN, BN, AlInN, GaInN, AlGaN, BAlN, BInN, BGaN, 또는 BAlGaInN을 포함하는 임의의 물질을 포함한다.
또한, 도 2에 형성된 각각의 얇은 필름은 상이한 Ⅲ-Ⅴ족 반도체 물질로 형성될 수 있다. Ⅲ-Ⅴ족 반도체 단일-크리스탈 얇은 필름이 저온 버퍼층 상부에 성장되는 프로세스는 바라는 결함 밀도를 제공하는데 필요한 많큼 여러번 반복될 수 있는 모듈 프로세스다. 프로세스 매개변수는 Ⅲ-Ⅴ족 반도체 물질의 차 및 모듈 프로세스 동안 임의의 치수 차이들을 위해 조정될 수 있다.
다수의 층들을 위해 전술된 제조 방법은 금속유지 증기 상태 에피택시를 활용하였다. 그러나, 분자 빔 에피택시, 할로겐화물 증기 상태 에피택시(HVPE), 및 레이저 연마 에피택시를 사용하여 유사한 결과들을 얻을 수 있다. HVPE에 의해 제조된 두꺼운 필름 GaN 기판 상에서 유니트 프로세스를 실행하여 형성된 노출된 기판에서 조차 동일한 크리스탈 결함 밀도가 확인되었다. 따라서, 본 발명은 큰 Ⅲ-Ⅴ족 기판을 제조하는 효과적인 방법을 제공하는 것이다.
본 발명의 전술된 실시예는 층들이 (0001) 표면 상에 성장된 사파이어 기판을 활용하였다. 그러나, 본 발명의 방법은 또한 사파이어의 다른 면들 및 상이한 유형의 기판들 상에 성장된 층들에 대한 유사한 이점들을 제공하기 위해 도시되왔다. 사파이어 기판 및 6H-SiC, 4H-SiC, 3C-SiC, 첨정석(spinel)(MgAl2O4), Si 및 LiGaO2로 구성된 기판들의 (10-12)면, (11-20)면 및 (10-10) 으로도 유사한 결과들이 획득된다.
제2 버퍼층(34)이 전술된 것처럼 증착되는 층(33)의 상부 표면은 전체 Ⅲ-Ⅴ족 반도체 단일 크리스탈 보다 적게 포함할 수 있다. 따라서, 이 층은 전술된 것처럼 유전체 스트립 또는 고 융점 금속 위에 성장된 층을 시드하는데 이용될 수 있다. 본 발명의 이러한 실시예의 단면도가 도 3에서 60에 도시된다. 그 안에 증착된 유전체 층(62)을 갖는 표면(61)은 저온 버퍼층 및 단일 크리스탈 Ⅲ족 질화물 반도체 필름이 전술된 것처럼 증착되는 표면으로서 이용된다. 제2 단일-크리스탈 얇은 필름(65)의 크리스탈 결함 밀도는 Ⅲ족 질화물 반도체 단일 크리스탈(61)의 크리스탈 결함 밀도보다 훨씬 작다.
저온 필름(63)은 영역들(61,62) 위에 증착된 후, 전술된 것처럼 필름을 결정화하도록 가열된다. 결정화는 Ⅲ족 질화물 반도체 단일 크리스탈(61)에 가까운 곳부터 발생하며, 저온 증착 후에 온도가 증가하는 쪽으로 결정화된다. 결정화는 또한 스트립(62)으로부터 위쪽으로 진행한다. 그 다음, 고온 Ⅲ족 단일 크리스탈 필름을 포함하는 층(65)이 버퍼층 상에 증착된다.
본 발명의 이점은 넓은 범위의 두께에 대해 저온 증착된 버퍼의 두께와는 무관하다. 0.2 nm에서 800nm 이상의 두께에서 유사한 결과들이 획득된다. 본 발명의 바람직한 실시예에서, 저온 증착된 버퍼층은 2nm에서 500nm까지의 두께를 갖는다.
유사하게, 본 발명의 이점은 실온에서 850℃까지의 넓은 증착 온도 범위에서 획득된다. 본 발명의 바람직한 실시예에서, 저온 버퍼층은 200℃ 및 700℃ 사이의 온도에서 증착된다. 증착 동안 온도가 너무 낮을 시, 비결정질 반도체 비율은 다결정 반도체 비율과 비교시 높으며, 결과 층은 불규칙 정도가 심하다. 또한, 층을 결정화하는데 필요한 시간은 버퍼층이 너무 낮은 온도에서 증착될 시 증가된다. 최종적으로, 작은 온도 변화에 대한 제어는 200℃ 이상의 기판 온도에서 보다 양호하다.
본 발명의 바람직한 실시예에서, 저온 증착된 버퍼층의 활성화된 결정화는 기판 홀더(holder)를 가열함으로써 기판 온도를 증가시키는 것외에 CO2가스 레이저로부터의 방사를 버퍼층에 비추어서 가속된다. 저온 증착된 층을 가열하는 다른 형태들이 이용될 수 있다. 예를 들면, 다른 유형의 레이저들 또는 전자빔 조사는 저온 버퍼층의 활성 결정화를 위해 가열하는데 이용될 수 있다.
본 발명에 의해 실행된 기판이 여러 장치들을 형성하는데 이용될 시, 이들 장치들은 통상의 기판 상에 제조된 동일 장치들에 비해 상당히 개선된다. 예를 들면, 본 발명의 기판은 0.25mm의 게이트 길이를 갖는 AlGaN/GaN 변조 도핑된 필드 효과 트랜지스터를 제조하는데 이용된다. FET는 100GHz 이상의 동작 주파수를 갖는다. 본 발명의 기판이 리지 웨이브가이드 레이저 다이오드를 제조하는데 이용될 시, 연속적인 웨이브 동작이 획득되며, 레이저 다이오드는 상당히 낮은 내부 손실을 갖는다. 본 발명의 기판이 pn 접합 광검출 다이오드를 제조하는데 이용될 시, 암전류(dark current)의 감소 및 증폭의 증가는 통상의 기판 상에 구성된 유사 장치에 비례하여 기록된다. 본 발명의 기판이 AlN/GaN 반도체 다층 미러를 제조하는데 이용될 시, 어떤 균열도 관측되지 않으며, 이 미러는 400nm의 파장에서 높은 반사율을 보여준다. 최종적으로, 본 발명의 기판이 AlN/GaN 하부-대역 전이 장치를 구성하는데 이용될 시, 웰 폭의 차에 기초한 1.5mm에서 20mm 까지의 파장에서 제1 여기 레벨과 그라운드 상태 간의 전이가 명백히 관측된다. 종래 기판이 이용될 시, 균열을 방지할 수 없으며, 이 장치는 불완전하게 실행된다.
본 발명이 감소된 결함을 갖는 기판을 제공한다는 것은 전술된 토론으로부터 명백해질 것이다. 또한, 증착 단계들 사이의 리액터로부터 기판을 제거할 필요성으로부터 발생하는 기계적인 결함들이 또한 제거된다. 또한, 기판 상에 증착된 층 쌍들의 수를 조정함으로써 결함 밀도를 제어할 수 있다. 이것이 기판 품질과 프로세싱 비용을 교환하는 수단을 제공한다. 보다 높은 결함 레벨들이 허용될 수 있는 애플리케이션에서는, 보다 적은 수의 층들이 필요하므로, 비용이 감소한다.
본 발명에 대한 여러 가지 수정들은 전술된 설명 및 첨부 도면을 참조하여 당업자들에게 명백해질 것이다. 따라서, 본 발명은 아래 청구항의 범주에 의해서만 제한된다.

Claims (12)

  1. Ⅲ족 반도체를 토대로한 반도체 장치 제조용 기판[30,60]에 있어서,
    베이스 기판[31], 제1 버퍼층[32,63], 및 제1 단일 크리스탈 층[33,65]을 포함하며, 상기 제1 버퍼층[32,63]은 Ⅲ족 물질이 결정화하는 온도 이하에서 상기 베이스 기판[31] 상에 증착된 상기 Ⅲ족 물질을 포함하며, 상기 Ⅲ족 물질은 상기 Ⅲ족 물질이 증착된 후에 상기 Ⅲ족 물질이 단일 크리스탈을 형성하도록 결정화되는 온도 이상으로 상기 버퍼층을 가열함으로써 결정화되며, 상기 제1 단일 크리스탈 층[33,65]이 상기 Ⅲ족 반도전 물질이 결정화하는 온도 이상에서 상기 제1 버퍼층[32,63] 상에 증착된 Ⅲ족 반도전 물질을 포함하는 반도체 장치 제조용 기판.
  2. 제 1 항에 있어서,
    상기 베이스 기판[31]이 사파이어, 6H-SiC, 4H-SiC, 3C-SiC, 첨정석(MgAl2O4), Si, 및 LiGaO2로 구성되는 상기 그룹으로부터 선택된 물질을 포함하는 반도체 장치 제조용 기판.
  3. 제 1 항에 있어서,
    상기 제1 버퍼층[32,63]이 Ga 또는 Al를 포함하는 반도체 장치 제조용 기판.
  4. 제 1 항에 있어서,
    상기 제1 버퍼층[32,63]이 0.2nm 및 800nm 사이의 두께를 갖는 반도체 장치 제조용 기판.
  5. 제 1 항에 있어서,
    상기 Ⅲ-Ⅴ족 반도전 물질이 금속 유지 증기 상태 에피택시, 분자 빔 에피택시, 할로겐화물 증기 상태 에피택시(HVPE), 및 레이저 연마 에피택시로 구성되는 상기 그룹으로부터 선택된 방법에 의해 증착되는 반도체 장치 제조용 기판.
  6. 제 1 항에 있어서,
    제2 버퍼층[34] 및 제2 단일 크리스탈 층[35]을 더 포함하며, 상기 제2 버퍼 층[34]은 상기 Ⅲ족 물질이 결정화되는 온도 이하에서 상기 제1 단일 크리스탈 층[33,65] 상에 증착된 Ⅲ족 물질을 포함하며, 상기 Ⅲ족 물질은 상기 Ⅲ족 물질이 증착된 후에 상기 Ⅲ족 물질이 단일 크리스탈을 형성하도록 결정화되는 온도 이상으로 상기 버퍼층을 가열함으로써 결정화되며, 상기 제2 단일 크리스탈 층[35]은 상기 Ⅲ족 반도전 물질이 결정화되는 온도 이상에서 상기 제2 버퍼층[34] 상에 증착된 Ⅲ-Ⅴ족 반도전 물질을 포함하는 반도체 장치 제조용 기판.
  7. Ⅲ족 반도체에 기초하여 반도체 장치를 제조하는 방법에 있어서,
    상기 Ⅲ족 물질이 결정화되는 온도 이하에서 Ⅲ족 물질을 포함하는 제1 버퍼층[32,63]을 베이스 기판[31] 상에 증착하는 단계, 상기 Ⅲ족 물질이 단일 크리스탈을 형성하도록 결정화되는 온도 이상으로 상기 버퍼층을 가열함으로써 상기 Ⅲ족 물질을 결정화하는 단계, 상기 Ⅲ족 반도전 물질이 결정화되는 온도 이상에서 Ⅲ-Ⅴ족 반도전 물질을 포함하는 제1 단일 크리스탈 층[33,65]을 상기 제1 버퍼층[32,63] 상에 증착하는 단계를 포함하는 반도체 장치 제조 방법.
  8. 제 7 항에 있어서,
    상기 베이스 기판[31]이 사파이어, 6H-SiC, 4H-SiC, 3C-SiC, 첨정석(MgAl2O4), Si, 및 LiGaO2로 구성되있는 상기 그룹으로부터 선택된 물질을 포함하는 반도체 장치 제조 방법.
  9. 제 7 항에 있어서,
    상기 제1 버퍼층[32,63]이 Ga 또는 Al 을 포함하는 반도체 장치 제조 방법.
  10. 제 7 항에 있어서,
    상기 제1 버퍼층[32,63]이 0.2nm 에서 800nm 까지의 두께를 갖는 반도체 장치 제조 방법.
  11. 제 7 항에 있어서,
    상기 Ⅲ-Ⅴ족 반도전 물질이 금속유기 증기 상태 에피택시, 분자 빔 에피택시, 할로겐화물 증기 상태 에피택시(HVPE), 및 레이저 연마 에피택시로 구성되있는 상기 그룹으로부터 선택된 방법에 의해 증착되는 반도체 장치 제조 방법.
  12. 제 7 항에 있어서,
    상기 Ⅲ족 물질이 결정화되는 온도 이하에서 상기 제1 단일 크리스탈 층[33,65] 상에 증착된 Ⅲ족 물질을 포함하는 제2 버퍼층[34]을 증착하는 단계, 상기 Ⅲ족 물질이 단일 크리스탈을 형성하도록 결정화되는 온도 이상으로 상기 제2 버퍼층[34]을 가열함으로써 상기 제2 버퍼층[34]을 결정화하는 단계, 상기 Ⅲ족 반도체 물질이 결정화되는 온도 이상에서 상기 제2 버퍼층[34] 상에 증착된 Ⅲ-Ⅴ족 반도전 물질을 포함하는 제2 단일 크리스탈 층[35]을 증착하는 단계를 더 포함하는 반도체 장치 제조 방법.
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