KR20010022662A - 반도체 장치 - Google Patents

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KR20010022662A
KR20010022662A KR1020007001257A KR20007001257A KR20010022662A KR 20010022662 A KR20010022662 A KR 20010022662A KR 1020007001257 A KR1020007001257 A KR 1020007001257A KR 20007001257 A KR20007001257 A KR 20007001257A KR 20010022662 A KR20010022662 A KR 20010022662A
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반리에벨로헨리쿠스에이엘
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롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

ESD에 대한 프로텍션 견고성을 향상시키기 위해서, 트랜지스터 구조는 절연파괴가 실리콘 몸체 표면에서 일어나는 것이 아니라 표면으로부터 어떤 거리에 있는 실리콘 용적에서 일어나는 것이 제안된다. 이 때문에, 트랜지스터의 드레인은 부분적으로 채널로부터 먼 측면상의 웰 내에 제공되며, 이 웰은 실리콘 몸체와 동일한 도전 유형을 갖지만 상기 몸체보다 높은 도핑 레벨을 갖는다. 보다 높은 도핑 레벨때문에, 절연파괴는 pn-접합부 중 굴곡부 용적에서 발생할 것이다. 중요한 실시예에서, 트랜지스터는 회로의 출력 트랜지스터를 형성한다. 트랜지스터가 균일한 전류 분포를 보장할 필요가 없기 때문에, 컴팩트한 구조 및 보다 낮은 그라운드 바운드가 성취될 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 회로를 외부 공급 도체들에 접속하는 접속 패드와 정전 방전으로 야기되는 손상에 대해 회로를 보호하는 수단을 구비한 집적회로를 포함하는 반도체 몸체를 구비하는 반도체 장치에 관한 것으로, 상기 수단은 접속 패드에 접속되며 절연된 게이트 전극을 갖는 전계 효과 트랜지스터의 드레인 영역에 의해 형성되는 프로텍션(protection) 다이오드를 적어도 구비하며, 이 전계 효과 트랜지스터는 소스 영역 및 드레인 영역을 포함하며, 이들 영역들은 중간 채널 영역에 의해 서로 분리되며, 상기 소스 및 드레인 영역들은 제2, 반대편에 있는, 도전 유형의 표면 면적내에 있는 제1 도전 유형의 표면 면적들에 의해 형성된다.
이 장치는, 예컨대 미국 특허 US-A-5,493,142에 개시된다.
전계 효과 트랜지스터를 ESD에 대한 프로텍션으로 이용하는 것은 일반적으로 공지된 것이다. 종종 ggNMOST(그라운드된 게이트 NMOST)로 불리는 많이 이용되는 구조에서, 게이트 또는 게이트 전극은 소스 영역과 함께 접지 또는 VSS에 접속되는 접속 패드에 접속되는 반면, 드레인은 I/O 패드에 접속된다. 예컨대, 패드가 인체와 접촉함으로써, 접속 패드 상의 전압이 회로를 심각하게 손상시키거나 파괴할 수마저 있는 매우 높은 값으로 증가할 위험이 존재하는 경우, 프로텍션 다이오드는 이러한 손상이 일어나기 전에 절연파괴되어 전하를 제거한다. 프로텍션 다이오드 동작은 "스냅백(snap-back)" 효과로 인해 개선되며, 이에따라 드레인 영역을 컬렉터로 소스 영역과 그 표면 영역을 각각 이미터와 베이스로 하여 형성된 래터럴(lateral) 바이폴라 트랜지스터가 동작하게 된다.
회로의 적절한 동작을 보장하기 위해서, 동작 중 프로텍션 소자의 성질이 절연파괴의 결과에 따라 변하지 않거나 또는 거의 종속되지 않는 것이 중요하다. 이 때문에 다이오드의 누설 전류가 중요한 파라미터가 되는데, 이것은 프로텍션 다이오드의 누설 전류가 너무 커서 전체 회로 품질에 역효과를 내기 때문이다. 실제로, 이 누설 전류가 상당히 증가할 수 있음이 공지됐다. 전술된 특허 US-A 5,493,142에 제안된 것처럼 저항을 드레인과 직렬로 제공함으로써, 프로텍션 소자의 견고성을 증가시킬 수 있다. 저항으로 인해 다이오드 표면 위에 균일한 전류 분포를 제공할 수 있으므로, 지역 전류 농도의 결과로 생성 센터를 형성하는 것이 배제될 수 있다. 이러한 저항의 결점은 정상 동작 동안 트랜지스터를 통과하는 전류가 저항을 통해서도 지난다는 것이다. 전체 저항을 충분히 낮은 레벨로 유지하기 위해서, 부가적인 공간을 필요로하는 트랜지스터를 증가시킴으로써 종종 트랜지스터 저항을 감소시키는 것이 필요하다.
본 발명의 목적은 튼튼하고 컴팩트(compact)한 ESD 프로텍션을 포함하는 집적회로를 제공하는 것이다. 이를 이루기 위해서, 본 발명에 따른 반도체 장치는, 표면 면적이 제2 도전 유형의 표면 면적과 동일한 도전 유형을 지닌 웰(well) 및 표면 면적보다 높은 도핑을 포함하는 것을 특징으로 하는데, 이 웰은 표면으로부터 반도체 몸체속으로 드레인 영역보다 깊이 연장하며, 표면상에서 볼때 채널 영역으로부터 어떤 거리에 위치하고 드레인 영역의 일부 바로 아래로 연장하며, 상기 드레인 영역은 채널 영역으로부터 떨어져서 마주보는 측면상의 웰에 위치하고 채널 영역 상의 경계면상에서 보다 낮은 도핑을 갖는 표면 면적에 위치한다.
본 발명은 공지된 ESD 프로텍션에서 전기 절연파괴가 일반적으로 표면 열화 및 부가적인 표면 조건들을 발생시키는 표면에서 일어난다는 사실에 기초한다. 본 발명에 따른 장치에서, 절연파괴는 웰의 도핑 결과로 드레인 영역과 웰 사이의 pn-접합부 곡률 근처의, 표면으로부터 어떤 거리에 있는 반도체 몸체의 용적내에서 발생한다. 용적-절연파괴의 결과로서, ESD 프로텍션은 공지된 장치보다 훨씬 안정하며, 또한 절연파괴 후에 누설 전류가 낮은 레벨로 남아있게 된다.
전술된 "스냅백" 효과가 매우 효과적으로 이용될 수 있는 바람직한 실시예는, 웰이 제2 도전 유형을 갖고 제1 도전 유형의 표면 면적을 구비하는 것을 특징으로 하는데, 이 표면 면적은 제1 도전 유형의 드레인 영역으로부터 어떤 거리에 위치하며 그리고 베이스 영역과 컬렉터 영역이 제2 도전 유형의 웰과 제1 도전 유형의 드레인 영역으로 각각 형성되는 래터럴 바이폴라 트랜지스터의 이미터를 형성한다. 절연파괴가 드레인 영역에 발생할 시, 이 트랜지스터는 도전하므로 상당 부분의 전하를 제거할 수 있다. 이 접속에서, 바람직한 실시예는, 웰이 제1 도전 유형의 이미터 구역에 도전할 수 있게 접속되는 제2 도전 유형의 강하게 도핑된 접촉 영역을 구비하는 것을 특징으로 하며, 상기 이미터 구역은 표면상에서 볼때 컬렉터 영역과 웰의 접촉 영역 사이에 위치한다.
전술된 ESD 프로텍션의 견고성으로 인해, 드레인 영역의 전류 경로에 더이상 부가적인 저항이 필요없게 된다. 특히 트랜지스터가 회로의 출력 트랜지스터를 형성하는 경우, 특별한 이점을 제공하는 또다른 바람직한 실시예는 전계 효과 트랜지스터가 LDD형인 것을 특징으로 하며, 이 LDD형에서 드레인 영역은 절연된 게이트 전극 측벽상에 배치된 스페이서(spacer)에 의해 결정되는 길이를 갖는 가볍게 도핑된 영역을 구비한다.
본 발명의 이들 및 다른 측면들은 이후에 개시되는 실시예들로부터 명백해질 것이며 이들을 참조하여 명료해질 것이다.
도면에서,
도 1은 ESD 프로텍션을 회로 출력에 갖는 반도체 장치 일부에 대한 평면도,
도 2는 본 발명에 따른 집적회로의 제1 실시예의 단면도,
도 3은 용적 절연파괴와 웰의 도핑 농도 사이의 접속,
도 4는 본 발명에 따른 반도체 장치의 제2 실시예의 단면도,
도 5는 이러한 ESD-프로텍션의 전류-전압 도면,
도 6은 입력에 있는 ESD-프로텍션 - 이것은 본 발명에 따른 반도체 장치에 사용될 수 있다 - 의 단면도,
도 7은 입력(공급) 프로텍션의 변형.
본 발명을 명료하게 하기 위해서, 집적회로 출력에 있는 ESD-프로텍션 원리가 도 1에 도시된다. 도면은 드레인 영역 또는 드레인이 출력 터미널(3)에 접속되는 출력 트랜지스터(2)를 포함하는 회로(1)의 일부를 도시한다. 칩 에지를 따라 접속 패드가 배치되며, 회로는 이 접속 패드를 통해 도면에 도시되지 않은 선로에 의해 외부 공급 도체들, 예컨대 통상의 엔빌로프(envelope) 핀들에 접속될 수 있다. 도면에는, 이들 패드 중 단지 2개만이 도시되며, 즉 패드(4)는 출력 터미널(3)에 접속되며, 패드(5)는 예컨대 접지에 접속된다.
ESD-프로텍션은 도면에서 스위치(6)에 의해 구조적으로 표시된다. 예를 들면, 신체 및 접속 패드(4)에 접속된 핀 사이의 접촉 결과로, 정전 방전의 위험이 있는 경우, 스위치(6)는 트랜지스터가 손상되기 전에 끊어져서, (적어도 접속 패드(4) 상의 양의 전압의 경우에) 전하가 스위치(6)와 접속 패드(5)를 통해 접지로 방출될 수 있다. 스위치(6)를 위해, 트랜지스터(2) 드레인 영역의 pn-접합부가 이용된다. 트랜지스터(2)가 n-채널 트랜지스터 - 이 n-채널 트랜지스터에서 드레인은 p형 표면 면적으로 둘러싸인 반도체 몸체 내의 n형 영역에 의해 형성된다 - 라는 가정 아래, pn-접합부는 양의 펄스가 접속 패드(4) 상에 있는 경우에 역 바이어스된다. 역 전압이 절연 파괴 전압보다 높은 경우, 다이오드는 절연파괴된다. 접속 패드(4) 상의 전하의 일부가 다이오드를 통해 제거될 수 있으며, 또다른 부분은 통상 n형 드레인(컬렉터), p형 표면 면적(베이스) 및 소위 스냅백 효과에 의한 트랜지스터(2)(이미터)의 n형 소스에 의해 형성된 래터럴 바이폴라 npn-트랜지스터를 통해 제거될 수 있다.
도 2는 본 발명에 따른 장치의 제1 실시예에 대한 단면도이며, 이는 표준 CMOS 프로세스에 의해 제조될 수 있다. 회로는 저 저항의 p형 기판(11)과 그위에 제공되는 상대적으로 높은 저항의 p형 에피택셜 실리콘 층(12)을 갖는 실리콘 반도체 몸체(10)를 포함한다. n-채널 및 p-채널 MOS 트랜지스터가 도 2의 왼쪽 부분에 도시되며, 출력 트랜지스터(2)가 도면의 오른쪽 부분에 도시된다. 스위칭 소자가 제공되는 액티브 영역은 전계 산화물 패턴(13)에 의해 정의되며, 이는 도면에서 반도체 몸체(10) 내로 우묵 들어가지만, 표면 넘어로 부분적으로 도출할 수 있다. 단지 한 쌍만이 도면에 도시된 CMOS 쌍들 중 n-채널 트랜지스터는 LDD형(가볍게 도핑된 드레인)이며, p형 에피택셜 층(12) 그리고 영역들 사이에 위치한 도핑된 폴리 게이트(16)에 각각 제공된 강하게 도핑된 n형 소스 및 드레인 영역(14,15)을 포함한다. 영역들(14,15)은 게이트(16) 측벽 상의 산화물 스페이서에 의해 정의된 가볍게 도핑된 n형 확장부(17)에 의해 통상의 방식으로 채널로부터 분리된다. p-채널 트랜지스터는 n형 웰(18)에 형성되며, p형 소스 영역(19), p형 드레인 영역(20) 및 폴리 게이트(21)를 포함한다. 소스 및 드레인 영역은 가볍게 도핑된 p형 확장부를 포함한다.
출력 트랜지스터(2)는 LDD n-채널 유형이며, 에피(epi) 층(12)에 의해 형성된 p형 표면 면적에 제공되는 n형 소스 및 드레인 영역들(22,23)을 각각 포함한다. 트랜지스터는, 측벽이 가볍게 도핑된 n형 소스/드레인 확장부(26) 길이를 결정하는 산화물 스페이서(25)로 덮여있는 폴리 게이트(24)를 포함한다. 게다가, 표면 면적(12)은 cm3당 대략 1017개의 원자 도핑 농도를 갖는 p형 웰(27)을 구비하며, 이는 에피 층(12) 농도 보다 훨씬 높다. 필요한 경우, 강하게 도핑된 p형 접촉 영역(28)이 웰 내에 제공될 수 있다. 웰은 표면으로부터 표면 면적(12) 내의 드레인 영역(23) 보다 더 깊이 연장되며, 소스와 드레인 영역들 사이의 채널 영역으로부터 어떤 거리에 위치하며, 드레인 영역(23)의 일부분 바로 아래로 연장되므로, 드레인은 채널로부터 떨어져서 마주보는 측면상의 웰 내에 그리고 채널 위의 인접 측면상의 에피 층(12) 내에 위치한다. 절연파괴 전압이 가장 낮은 점 P에서의 전기 절연파괴는 pn-접합부 곡률에 의해 및 웰(27)의 보다 강한 도핑에 의해 이 구조로 야기된다. 이것에 의해 공지된 회로에서 누설 전류를 증가시키는 및/또는 드레인 전류 경로에 부가적인 저항을 필요로하는, 표면에서의 절연파괴를 피할 수 있다. 본 발명에 따른 장치에서, 절연파괴는 표면으로부터 어떤 거리에 있는 실리콘 용적에서 발생하기 때문에, 절연파괴 시 pn-접합부 성질은 거의 변하지 않는다. 균일한 전류 분포를 보장해야 하는 부가적인 저항들은 트랜지스터 크기가 증가되지 않도록 충분해야 한다. 더욱이, 보다 낮은 "그라운드 바운드(ground bounce)"에 대한 부가적인 이점이 성취될 수 있다. (적어도 위치 P에서) 웰의 cm3당 대략 1017개의 원자 도핑 농도에서, 대략 10V의 절연파괴가 실제 실시예에서 성취된다. p웰이 없는 절연파괴 전압은 대략 13V이며, 일반적으로 표면 절연파괴와 관련있는 것으로 공지된다.
도 3은 용적 절연파괴 전압(BVd)(수직 축)과 웰(27) 도핑(N)(수평 축) 간의 접속을 도시한다. 보다 낮은 농도에서, 용적 절연파괴 전압은 13V 보다 높다. cm3당 대략 1017개의 원자 농도에서, 용적 절연파괴는 표면 절연파괴보다 빨리 발생하며, 10V의 사용 가능 값이 획득된다.
절연파괴의 경우에, 전자와 홀이 실리콘 물질에 생성된다. 소스 영역(22)으로 충분한 양의 홀이 흐르는 경우, 스냅백 효과는 이미터(22), 베이스(12) 및 컬렉터(23)를 구비하는 래터널 npn 트랜지스터가 도전되게 하므로, 지면으로에 대해 특히 낮은 저항의 전하 소산이 형성되게 한다. 여기에 개시된 ESD-프로텍션은 "스냅백" 효과 없이 전적으로 다이오드 특성에 기초한다. 도 4는 개선된 스냅백 효과를 갖는 출력 트랜지스터의 실시예를 도시한다. 도 4는 단지 집적 회로 중 ESD-프로텍션을 갖는 출력 트랜지스터(2)를 도시하며, 이 회로의 CMOS 트랜지스터 경우에, 도 2를 참조한다. 또한, 도 4에 도시된 트랜지스터는 높은 저항의 p형 에피 층(12)에 제공되며, 폴리 게이트(24) 벽 상의 스페이서에 의해 정의되는 높은 저항의 n형 확장부를 각각 구비하는 n형 소스 및 드레인 영역들(22,23)을 포함한다. 에피 층(12)은 드레인(23) 하측 중간으로 연장하는 p형 웰(27)에 의해 국부적으로 보다 강하게 도핑된다. 웰(27) 도핑의 경우에, 이전 예와 동일한 값이 택하여지므로, 절연파괴는 표면으로부터 어떤 거리에 있는 점 P에서 다시 발생한다. 웰의 p형 접촉 영역(28) 중 어느 한 측면상에서, 강하게 도핑된 n형 영역(29)은 웰(27) 내에 그리고 드레인 영역(23)으로부터 상대적으로 작은 거리에 제공된다. 이 예에서, 영역들(29)은 구조적으로 도시된 접촉부(30)를 통해 p형 영역들(12,27)에 도전할 수 있도록 접속되지만, 그들은 또한 이 회로의 또다른 적당한 점에 접속될 수 있다. 절연파괴의 경우에, 홀이 p형 영역(28)으로 흐르도록 형성되므로, 전압이 웰에 증가되고 래터럴 바이폴라 npn 트랜지스터(29,12,23)가 도전하게 되며, 이 결과로 소자 저항이 감소하여 도 5에 도시된 I-V 특성이 획득된다.
이들 예에서, 출력 트랜지스터에 연결된 ESD 프로텍션이 개시된다. 이 트랜지스터가 회로 입력에서 ESD 프로텍션으로서 이용될 수 있으며, 이 경우에 게이트(24)는 예컨대 접지 또는 Vss에 접속될 수 있다. 도 6은 전술된 소자들 중 하나와 결합하여 회로의 입력 또는 공급에서 프로텍션으로서 이용될 수 있는 프로텍션 다이오드의 보다 단순한 실시예의 단면도다. 도면에, 트랜지스터(33)의 입력(게이트)에 접속된 입력 접속 패드(32)가 도시된다. 선로 저항은 저항(34)으로 표시된다. 프로텍션 다이오드는 선행 예에서 웰(27)과 동일한 도핑을 가지며 강하게 도핑된 n형 캐소드(36)와 p형 애노드(37)를 구비하는 p형 웰(35)에 배치된다. 캐소드는 접속 패드(32)에 접속되며, 애노드는 낮은 기준 전압, 예컨대 Vss에 접속된다. 또한 이 다이오드에서, 접속 패드(32) 상의 높은 전압이 표면이 아니라 크리스탈 용적의 곡륙 근처 P에서 절연파괴를 야기하여, 절연파괴 다이오드의 성질이 상기 절연파괴의 결과로 전혀 변하지 않게 한다. 이 실시예에서, 전하를 제거하기 위해 다이오드 특성이 이용된다. 도 7은 도 6에 도시된 실시예의 변형이며, 여기에서 전술된 스냅백 효과가 다시 유리하게 이용될 수 있다.
도 6 부분에 대응하는 부분들이 동일 인용 번호로 도 7에 나타내어진다. 도 7에 도시된 실시예는 캐소드(36)와 애노드(37) 사이의 강하게 도핑된 n형 영역(38)이 웰(35) 내에 제공된다는 점에서 도 6에 도시된 실시예와 다르며, 이 예에서 동일한 애노드(37)가 Vss에 접속된다. 이 영역은 영역(35)을 갖는 래터럴 바이폴라 트랜지스터의 이미터를 컬렉터로 웰을 베이스로 형성한다. 캐소드 절연파괴의 경우에, 이 트랜지스터는 도전할 수 있으므로, 도5에 도시된 I-V 특성이 획득된다.
본 발명은 전술된 예들로 한정되는 것이 아니며, 당업자들은 본 발명의 범주 내에서 많은 변형을 할 수 있다. 예를 들면, 전술된 예들에서, 도전 유형은 반대로 될 수 있다.

Claims (7)

  1. 회로를 외부 공급 도체들에 접속하는 접속 패드와 정전 방전에 의해 야기되는 손상에 대해 상기 회로를 보호하는 수단을 구비한 집적회로를 포함하는 반도체 몸체를 구비하며, 상기 수단은 접속 패드에 접속되며 절연된 게이트 전극을 갖는 전계 효과 트랜지스터의 드레인 영역에 의해 형성되는 프로텍션 다이오드를 적어도 구비하며, 이 전계 효과 트랜지스터는 중간 채널 영역에 의해 서로로부터 분리되는 소스 영역과 드레인 영역을 포함하며, 상기 소스 및 드레인 영역들은 제2의, 마주보는 도전 유형 표면 영역 내의 제1 도전 유형의 표면 영역들에 의해 형성되는 반도체 장치에 있어서,
    상기 표면 면적은 제2 도전 유형의 표면 면적과 동일한 도전 유형의 웰과 상기 표면 면적 보다 높은 도핑을 포함하며, 이 웰은 상기 반도체 몸체에서 상기 표면으로부터 상기 드레인 영역 보다 더 깊이 연장되며, 상기 표면에서 볼 때 상기 채널 영역으로부터 어떤 거리에 위치하며 상기 드레인 영역 부분 바로 아래로 연장하며, 상기 드레인 영역은 웰 내의, 상기 채널 영역으로부터 떨어져서 마주보는 측면 상에 그리고 보다 낮은 도핑을 갖는 상기 표면 면적 내의 상기 채널 영역 위의 인접 측면 상에 위치하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 소스 영역 및 상기 채널 영역은 둘다 보다 낮은 도핑을 갖는 상기 표면 면적 내에 위치하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 2 항에 있어서,
    상기 웰은 상기 제2 도전 유형을 가지며, 상기 제1 도전 유형의 드레인 영역으로부터 어떤 거리에 위치하며 그리고 베이스 영역 및 컬렉터 영역이 상기 제2 도전 유형의 웰과 상기 제1 도전 유형의 드레인 영역에 의해 각각 형성되는 래터럴 바이폴라 트랜지스터의 이미터를 형성하는 상기 제1 도전 유형의 표면 면적을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 웰은 상기 제1 도전 유형의 이미터 구역에 도전할 수 있게 접속되는 상기 제2 도전 유형의 강하게 도핑된 접촉 영역을 포함하며, 상기 이미터 구역은 표면 상에서 볼때 상기 컬렉터 영역과 상기 웰의 접촉 영역 사이에 위치하는 것을 특징으로 하는 반도체 장치.
  5. 선행 항 중 어느 한 항에 있어서,
    상기 표면 면적의 도핑 농도는 cm3당 대략 1016개의 원자이며, 상기 웰의 도핑 농도는 적어도 상기 드레인 영역의 두께에 대응하는 깊이에서 cm3당 대략 1017개의 원자를 갖는 것을 특징으로 하는 반도체 장치.
  6. 선행 항 중 어느 한 항에 있어서,
    상기 전계 효과 트랜지스터는 LDD형이며, 이 LDD형에서 상기 드레인 영역은 길이가 상기 절연된 게이트 전극 측벽 상에 제공된 스페이서에 의해 결정되는 가볍게 도핑된 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 전계 효과 트랜지스터는 상기 집적회로의 출력 트랜지스터를 형성하는 것을 특징으로 하는 반도체 장치.
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