KR20010014815A - 이득률을 변경할 수 있고 그 가능 범위를 증폭하는 감마변환 회로 - Google Patents

이득률을 변경할 수 있고 그 가능 범위를 증폭하는 감마변환 회로 Download PDF

Info

Publication number
KR20010014815A
KR20010014815A KR1020000021647A KR20000021647A KR20010014815A KR 20010014815 A KR20010014815 A KR 20010014815A KR 1020000021647 A KR1020000021647 A KR 1020000021647A KR 20000021647 A KR20000021647 A KR 20000021647A KR 20010014815 A KR20010014815 A KR 20010014815A
Authority
KR
South Korea
Prior art keywords
node
coupled
voltage
gain
circuit
Prior art date
Application number
KR1020000021647A
Other languages
English (en)
Other versions
KR100404270B1 (ko
Inventor
무라타토시카즈
Original Assignee
가네코 히사시
닛폰 덴키 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네코 히사시, 닛폰 덴키 주식회사 filed Critical 가네코 히사시
Publication of KR20010014815A publication Critical patent/KR20010014815A/ko
Application granted granted Critical
Publication of KR100404270B1 publication Critical patent/KR100404270B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/02—Remote control of amplification, tone or bandwidth
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/14—Picture signal circuitry for video frequency region
    • H04N5/20—Circuitry for controlling amplitude response
    • H04N5/202—Gamma control
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0271—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping
    • G09G2320/0276—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping for the purpose of adaptation to the characteristics of a display device, i.e. gamma correction

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Picture Signal Circuits (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Transforming Electric Information Into Light Information (AREA)

Abstract

본 발명의 감마 변환 회로는 입력 단자와; 출력 단자와; 상기 입력 단자와 상기 출력 단자 사이에 각각 결합되고, 각각이 입력 전압, 이득 설정 전압, 영역 설정 전압을 입력하고 출력 전압을 발생하는 복수의 전압 제어형 증폭기를 포함한다. 상기 이득 설정 전압은 단위 기간동안 상기 출력 전압의 이득의 증가율을 설정하고, 상기 영역 설정 전압은 상기 출력 전압의 증폭 연산 영역을 설정한다.

Description

이득률을 변경할 수 있고 그 가능 범위를 증폭하는 감마 변환 회로{Gamma conversion circuit changeable gain rate and amplifing capable range thereof}
본 발명은 특히 사용자의 필요에 따라 입출력 특성을 변환하는 감마 변환 회로에 관한 것이다.
감마 변환 회로는 특히 사용자가 필요로 하는 특성을 성취하도록 입출력 전압을 변환한다. 그와 같은 감마 변환 회로는 일반적으로 이미터 저항을 포함하는 차동 증폭 회로로 직선 근사를 행하지만, 최근에는 감마 변환의 이득 설정을 자유롭게 변경할 수 있는 회로 설계가 요구되고 있다.
종래에는, 감마 변환 곡선(curb)이 세 직선으로 근사되는 경우를 고려하면, 각 블록은 도 12에 도시된 바와 같이 저항(RE1b및 RE2b)을 갖는 차동 증폭 회로로 구성된다.
또한, 입력(Vin)으로부터 출력(Vout)까지의 블록도는 도 13에 도시된 바와 같이 전술한 차동 증폭 회로(도 12)를 3단 캐스케이드 접속한 것이다.
그러나, 종래 기술은 다음과 같은 문제점이 있다.
도 12에 도시된 바와 같은 이미터 저항을 갖는 차동 증폭 회로인, 각 블록은 외부 설정 차동 전압(V2)이 변경될지라도 도 14에 도시된 바와 같이 상하좌우 방향으로 오프셋 조정을 행할 수 있다. 도 14는 3가지 유형의 오프셋 설정이 되시되어 있고, 각 블록의 외부 설정 전압(V2)이 조정되는 경우에, 입출력 특성은 도 14의 흑점과 굵은 선으로 표시될 것이다.
이 회로 구성(도 12, 도 13)의 제1 문제점은 감마 변환 곡선을 근사하는 직선 부분이, 이미터 저항을 갖는 차동 증폭 회로로 구성되어 있다는 것이다. 이것은 각종 외부 설정 전압(V2)의 조합이 도 15에 도시된 바와 같은 조정 범위내에 있으므로 프리 이득을 갖는 감마 변환 곡선을 얻는 것을 곤란하게 할 것이다.
그 이유는 이미터 저항을 갖는 차동 증폭 회로가 외부 설정 전압(V2)에 의해 선의 경사를 변경할 수 없다는데 있다.
제2 문제점은 이득을 저항으로 설정한다고 하는 회로 구성으로 인해 제품의 저항의분산에 의해 이득이 변하고 수율 요인이 낮아진다고 하는 사실이다.
본원 발명은 그와 같은 문제점을 고려함으로써 성취되고, 본 발명의 목적은 자유 이득을 갖는 감마 변환 곡선을 특징으로 하고 또한 제품의 수율 요인을 높이는 감마 변환 회로를 제공하는데 있다.
본 발명의 감마 변환 회로는 입력 단자와; 출력 단자와; 상기 입력 단자와 상기 출력 단자 사이에 각각 결합되고, 각각이 두 입력 전압을 입력하고 출력 전압을 발생하는 연산 증폭 회로를 갖는 복수의 가변 이득 회로를 포함하고, 상기 출력 전압의 이득은 두 입력 전압간의 차에 따라 변경된다.
본 발명의 감마 변환 회로는 입력 단자와; 출력 단자와; 상기 입력 단자와 상기 출력 단자 사이에 각각 결합되고, 각각이 입력 전압, 이득 설정 전압, 영역 설정 전압을 입력하고 출력 전압을 출력하는 복수의 전압 제어형 증폭기를 포함하고, 상기 이득 설정 전압은 단위 기간동안 상기 출력 전압의 이득의 증가율을 설정하고, 상기 영역 설정 전압은 상기 출력 전압의 증폭 연산 영역을 설정한다.
전압 제어형 증폭기를 갖는 감마 변환 회로에 있어서, 상기 전압 제어형 증폭기는, 이득 설정 전압에 응답하여 제1 제어 신호를 발생하는 제1 차동 증폭기와, 입력 전압과 영역 설정 전압에 응답하여 제2 제어 신호를 발생하는 제2 차동 증폭기와, 상기 제1 제어 신호와 상기 제2 제어 신호에 응답하여 출력 신호를 발생하는 제3 차동 증폭기를 포함한다.
도 1은 본 발명의 감마 변환 회로의 실시예를 도시하는 전기 회로의 블록도.
도 2는 본 발명의 감마 변환 회로(5)를 포함하는 화상 처리 회로(2)가 화상 디스플레이 시스템에 적용되는 예를 도시하는 블록도.
도 3은 본 발명의 감마 변환 회로(5)를 포함하는 화상 처리 회로(2)의 구성예를 도시하는 전기 회로의 블록도.
도 4는 본 발명의 감마 변환 회로(5)의 입출력 특성을 도시하는 블록 구성도.
도 5는 도 1에 도시된 VCA 회로 블록(VCA1)의 내부 회로 구성을 도시하는 전자 회로도.
도 6은 도 1에 도시된 VCA 회로 블록(VCA1)의 입력(Vin)에 대한 출력(Vout)의 범위를 도시하는 그래프.
도 7은 도 1에 도시된 VCA 회로 블록(VCA1,VCA2, VCA3)의 입력(Vin)에 대한 출력(Vout) 및 연산 영역을 도시하는 그래프.
도 8은 모든 VCA 회로 블록(VCA1,VCA2, VCA3)의 중간 이득하에서의 입출력 특성을 도시하는 그래프.
도 9는 VCA 회로 블록(VCA1,VCA2, VCA3)의 각종 이득들의 조합하에서의 입출력 특성을 도시하는 그래프.
도 10은 본 발명의 다른 실시예를 도시하며, 길버트형 곱셈기 회로가 적용되는 VCA 회로 블록(VCA1,VCA2, VCA3)의 내부 회로를 도시하는 전자 회로도.
도 11은 VCA 회로 및 길버트형 곱셈기 회로의 입출력 특성을 도시하는 그래프.
도 12는 종래의 감마 변환 회로를 도시하는 전자 회로도.
도 13은 상기 종래의 감마 변환 회로의 입출력 특성을 도시하는 블록 구성도.
도 14는 상기 종래의 감마 변환 회로의 각 블록에서의 이득 변화의 범위를 도시하는 그래프.
도 15는 상기 종래의 감마 변환 회로의 입출력 특성을 도시하는 그래프.
*도면의 주요 부분에 대한 부호의 설명*
2 : 화상 처리 회로 3 : 디스플레이
4 : 클램프 회로 5 : 감마 변환 회로
6 : 출력 버퍼
본 발명의 이러한 전술한 목적 및 다른 목적, 특징 및 이점은 첨부된 도면들과 관련하여 다음의 본 발명의 상세한 설명을 참조함으로서 보다 명백해진다.
본 발명에 따르면, 외부에서 설정되는 전압에 의해 출력 전압의 이득이 변경되는 전압 제어형 가변 이득 회로들의 다단 접속(전압 제어형 증폭기들: VCA 회로들)은 디스플레이 유닛에서 감마 변환 회로의 일부에 만들어지고, 따라서 자유로운 감마 변환 곡선이 설정될 수 있다.
도 3에 도시된 바와 같은 화상 처리 회로(2)의 구성에서, 감마 변환 회로(5)는 VCA 회로 블록(VCA1, VCA2, VCA3)이 본 발명에 따라 도 1에 도시된 바와 같이 병렬로 접속되도록 구성된다. VCA 회로 블록(VCA1)은 도 5에 도시된 기본 회로로 구성되고, VCA 회로 블록(VCA2, VCA3)은 VCA 회로 블록(VCA1)의 것과 동일한 구성을 갖는다.
이들 VCA 회로 블록(VCA1, VCA2, VCA3)은 각각 도 6에 도시된 바와 같은 입력 전압(Vin)의 소정 범위를 커버하며, 그의 이득은 외부 이득 설정 전압(VG1, VG2, VG3)에 의해 임의로 변경될 수 있다.
따라서, 감마 변환 곡선이 직선 근사에 의해 자유롭게 설정된다는 것이 가능하다고 하는 효과가 얻어진다.
본 발명의 실시예는 다음과 같이 도면을 참조하여 상세히 설명한다.
도 2는 본 발명이 적용되는 화상 처리 단계의 예를 도시하는 블록도이다. 도 2의 화상 출력(1)은 TV 튜너와 개인 컴퓨터 등과 같은 화상 신호 출력 장치이며, 이 화상 신호는 화상 처리 회로(2)를 거쳐 디스플레이(3)에 디스플레이된다. 여기서, 디스플레이(3)의 디스플레이에 있어서는, 디스플레이 장치에서의 특성이나 채색 조정이 필요하게 될 것이다.
도 3은 본 실시예에서 화상 처리 회로(2)의 구성을 도시하는 블록도이며, 화상 신호는 클램프 회로(4)에 입력되어 클램프되고 감마 변환 회로(5)에서 상기 화상의 입출력 변환이 된 후에, 출력 버퍼(6)에 공급된다.
이 감마 변환 회로(5)의 내부 접속은 도 1에 도시된 바와 같이 병렬로 배치되어 있는 VCA 회로 블록(VCA1, VCA2, VCA3)으로 구성된다.
도 1에 도시된 바와 같이, 본 실시예와 관련된 감마 변환 회로(5)는 VCA 회로 블록(VCA1, VCA2, VCA3)과, 그것에 공통으로 접속되는 부하(Ro)를 포함한다. 입력된 전압 즉, 입력(Vin)은 VCA 회로 블록(VCA1, VCA2, VCA3)에 입력되고, 입력(Vin)의 입력 전압의 범위에 의해, VCA 회로 블록(VCA1 내지 VCA3)의 각 블록이 동작된다. 각 블록의 이득은 이득 설정 전압(VG1 내지 VG3)에 의해 설정된다. 각 VCA 회로 블록으로부터의 출력은 서로 접속되고, 전원(Vcc)와의 사이에 제공된 부하(Ro)에 접속된다. 이 부하(Ro)로부터 출력된 전압(출력(Vout))은 출력 버퍼(6)를 거쳐 디스플레이(3)에 공급된다.
전술한 바와 같이, 감마 변환 회로(5)는 VCA 회로 블록(VCA1, VCA2, VCA3)를 이용하여 실현된다. 본 실시예에서는, 감마 변환 회로(5)는 도 4에 도시된 바와 같은 3단 접속된 VCA 회로 블록(VCA1, VCA2, VCA3)으로 구성된다.
VCA 회로 블록(VCA1, VCA2, VCA3)를 구성하는 내부 기본 회로는 도 5에 도시되어 있다. 여기서, 간단히 하기 위해, 감마 변환 곡선이 세 직선으로 근사되는 경우가 고려된다.
다음은 도 5에 도시된 바와 같은 각 VCA의 회로 구성의 예이다.
NPN 바이폴라 트랜지스터(Q1)는 전원(Vcc)으로 공급되는 전원선에 결합된 컬렉터를 갖는다. NPN 바이폴라 트랜지스터(Q2)는 저항(R0)을 거쳐 전원선에 결합된 컬렉터와 상기 트랜지스터(Q1)에 이미터에 결합된 이미터를 갖는다. 출력 단자(출력)는 상기 트랜지스터(Q2)의 컬렉터에 결합된다. NPN 바이폴라 트랜지스터(Q6)는 트랜지스터(Q1, Q2)의 이미터들에 결합된 컬렉터와, 정전류원에 결합된 이미터와, 영역 설정 기준 전압(VR1b)이 공급된 베이스를 갖는다. NPN 바이폴라 트랜지스터(Q5)는 전원선에 결합된 컬렉터와, 정전류원에 결합된 이미터와, 입력 전압(신호)(Vin)이 공급된 베이스를 갖는다. 저항은 트랜지스터(Q5, Q6)의 이미터간에 결합된다. NPN 바이폴라 트랜지스터(Q3)는 다이오드를 거쳐 전원선에 결합된 컬렉터와, 정전류원에 결합된 이미터와, 이득 설정 전압(VG1)이 공급된 베이스를 갖는다. 트랜지스터(Q3)의 컬렉터는 트랜지스터(Q1)의 베이스에 결합된다. NPN 바이폴라 트랜지스터(Q4)는 다이오드를 거쳐 전원선에 결합된 컬렉터와, 정전류원에 결합된 이미터와, 경사 설정 기준 전압(VR1a)이 공급된 베이스를 갖는다. 트랜지스터(Q4)의 컬렉터는 트랜지스터(Q2)의 베이스에 결합된다. 저항은 트랜지스터(Q3, Q4)의 이미터간에 결합된다.
도 6에 도시된 바와 같이, 입력 전압(Vin)이 수평축을 따라 변화될 때, 디스플레이가 γ=2.2인 곡선으로 입출력 변환(감마 변환)될 필요가 있다. 여기서, 도 7에 도시된 바와 같이, 영역 설정 기준 전압(VR1b)은 3개의 입력 전압 범위중 각 하나가 각 블록에 할당되도록 조정된다.
각 VCA 회로 블록(VCA1, VCA2, VCA3)는 VCA 회로이므로, 도 5의 외부 설정 차인 이득 설정 전압(VG1)에 의해 임의의 이득이 설정될 수 있다. 만일 트랜지스터(Q1)와 트랜지스터(Q2)가 평형이면, 부하(Ro)를 통해 흐르는 전류(Io)는 Io=I1로 될 것이다. 이득 설정 전압(VG1)이 변경되는 경우, 트랜지스터(Q1)와 트랜지스터(Q2)는 ±△I의 베이스 전압에 의해 변경되므로, 트랜지스터(Q1)와 트랜지스터(Q2)간의 평형은 깨지고, 예를 들면 Io=(1/2)×I1으로 될 것이다. 즉, 입력 변화에 따라, 다음의 변화가 일어난다:
(1/2)×I1→ (2/3)×I1
그러므로, 부하(Ro)의 전압 강하율이 변한다.
여기서, 경사 설정 기준 전압(VR1a, VR2a, VR3a)은 이득 경사의 경사 레벨을 결정하기 위한 것이며, 영역 설정 기준 전압(VR1b, VR2b, VR3b)는 이득 경사의 경사 중심을 결정하기 위한 것이며, 그들 모두는 외부로부터 설정될 수 있다. 즉, 상기 영역은 증폭 연산이 그 영역내에서 제어가능하고, 가능하거나 연산가능하다는 것을 의미하는 증폭 연산 영역이다. 상기 영역을 넘어서는 출력 전압은 일정하다. 출력 전압은 일정하게 유지된다. 즉, 증폭 연산은 입력 전압이 상기 영역의 외부에서 변경되는 경우에 실행되지 않는다.
도 4는 각 영역이 할당되는 VCA 회로 블록(VCA1, VCA2, VCA3)에 대해 3가지 유형의 이득이 설정되는 경우를 도시하고 있으며, 모든 블록이 중간 이득을 선택하는 경우에는, 입출력 특성은 도 8에 도시된 바와 같이 흑점과 굵은 선으로 표시될 것이며, 따라서, 희망하는 감마 변환 곡선의 직선 근사가 가능하게 될 것이다.
따라서, 각종 이득이 조합되는 경우에 대한 감마 변환 곡선의 예는 도 9에 도시되어 있다.
트랜지스터(Q5, Q6)에 결합된 정전류원의 값을 도 4의 상하 방향으로 변경하고 영역 설정 전압(VR1b)을 도 4의 좌우 방향으로 변경함으로써, VCA 회로 블록(VCA1, VCA2, VCA3) 각각의 최소 출력 전압(도 4의 각 VCA의 오른쪽 끝에서의 출력 전압(흑점))이 제어가능하게 되는 경우이다.
이득 설정 전압(VG1)과 경사 설정 기준 전압(VR1a)간의 차 전압이 일정한 경우에 영역 설정 전압(VR1b)이 변경될 때, 각 VCA의 영역은 상기 영역의 폭을 유지하면서 도 4, 도 7 내지 도 9의 좌우 방향으로 변경된다.
영역 설정 전압(VR1b)이 일정한 경우에 이득 설정 전압(VG1)과 경사 설정 기준 전압(VR1a)간의 차 전압이 변경될 때, 출력 전압의 경사는 도 4, 도 7 내지 도 9의 그 시작점에 따라 각 VCA의 최소 출력으로부터 변경된다.
전술한 바와 같은 구성인, 본 실시예와 관련된 감마 변환 회로(5)는 다음의 효과를 발생할 것이다.
제1 효과는 고정된 경사를 갖는 종래의 감마 변환 회로와 비교해서, 외부로부터 설정된 전압이 언제라도 감마 변환을 자유롭게 실행할 수 있다는 사실이다. 그 이유는 VCA 회로로 감마 변환 곡선의 직선 근사를 행함으로써 외부 차 전압에 의해 이득이 설정될 수 있기 때문이다.
제2 효과는 외부에서 설정된 전압으로 제품의 분산이 조정될 수 있다는 사실이다. 그 이유는 VCA 회로 블록(VCA1, VCA2, VCA3)에 대한 이득이 외부에서 설정된 차 전압(VG1, VG2, VG3)에 의해 조정될 수 있기 때문이다.
본 발명의 실시예에서는, 감마 변환 곡선은 세개의 VCA 회로 블록(VCA1, VCA2, VCA3)으로 직선 근사되지만, 블록의 수에 대한 제한은 없다. 또한, 블록의 수의 증가에 의해 액정 디스플레이 등과 특수한 감마 변환을 갖는 장치에 적용하는 것이 가능하다.
본 발명의 또다른 실시예로서, 전술한 바와 같은 기본 구성을 갖는 것이 있지만, VCA 회로가 길버트형 곱셈기 회로로 대체되어 도 10에 도시되어 있다.
다음은 도 10에 도시된 바와 같은 길버트형 곱셈기 회로의 회로 구성의 설명이다.
NPN 바이폴라 트랜지스터(Q7)는 전원(Vcc)이 공급되는, 전원선에 결합된 컬렉터를 갖는다. NPN 바이폴라 트랜지스터(Q8)는 출력 단자(출력)에 결합된 컬렉터와, 트랜지스터(Q7)의 이미터에 결합된 이미터를 갖는다. NPN 바이폴라 트랜지스터(Q9)는 전원선에 결합된 컬렉터와, 트랜지스터(Q8)의 베이스에 결합된 베이스를 갖는다. NPN 바이폴라 트랜지스터(Q10)는 저항(R0)을 거쳐 전원선에 결합된 컬렉터와, 트랜지스터(Q9)의 이미터에 결합된 이미터를 갖는다. NPN 바이폴라 트랜지스터(Q11)는 트랜지스터(Q7, Q8)의 이미터에 결합된 컬렉터와, 정전류원에 결합된 이미터와, 입력 전압(Vin)이 공급된 베이스를 갖는다. NPN 바이폴라 트랜지스터(Q12)는 트랜지스터(Q9, Q10)의 이미터에 결합된 컬렉터와, 정전류원에 결합된 이미터와, 영역 설정 기준 전압(VR1a)이 공급된 베이스를 갖는다. 저항(RE1)은 트랜지스터(Q11, Q12)의 이미터간에 결합된다. NPN 바이폴라 트랜지스터(Q13)는 다이오드를 거쳐 전원선에 결합된 컬렉터와, 정전류원에 결합된 이미터와, 이득 설정 전압(VG1)이 공급된 베이스를 갖는다. 트랜지스터(Q13)의 컬렉터는 트랜지스터(Q7)의 베이스에 결합된다. NPN 바이폴라 트랜지스터(Q14)는 다이오드를 거쳐 전원선에 결합된 컬렉터와, 정전류원에 결합된 이미터와, 경사 설정 기준 전압(VR1a)이 공급된 베이스를 갖는다. 트랜지스터(Q14)의 컬렉터는 트랜지스터(Q10)의 베이스에 결합된다. 저항(RE2)은 트랜지스터(Q13, Q14)의 이미터간에 결합된다.
도 10에서, 그 기본 동작은 도 5의 회로와 동일하지만, 그의 이득 경사는 도 11에 도시된 바와 같은 입력 전압 범위의 중간점으로 변경될 수 있다.
부수적으로, 본 발명이 한정되지 않는 본 실시예는 본 발명이 적용되는 적절한 방식으로 응용될 수 있다.
또한, 수량, 위치, 형태 등은 전술한 실시예에 한정되지 않으나, 적절한 수량, 위치, 형태 등은 본 발명을 구체화하기 위해 선택될 수 있다.
부수적으로, 각 도면에서, 동일한 참조 번호는 동일한 구성요소를 나타낸다.
전술한 바와 같이 구성되는 본 발명은 자유 이득을 갖는 감마 변환 곡선을 특징으로 하고, 또한, 제품의 수율 요인을 높이는 감마 변환 회로가 제공될 수 있다는 효과를 발생한다.

Claims (20)

  1. 감마 변환 회로에 있어서,
    입력 단자와,
    출력 단자와,
    상기 입력 단자와 상기 출력 단자 사이에 각각 결합되고, 각각이 두 입력 전압을 입력하고 출력 전압을 발생하는 연산 증폭 회로를 갖는 복수의 가변 이득 회로를 포함하고,
    상기 출력 전압의 이득은 두 입력 전압간의 차에 따라 변경되는 감마 변환 회로.
  2. 제 1 항에 있어서,
    상기 가변 이득 회로 각각은 상기 두 입력 전압간의 차에 따라 단위 기간동안 상기 이득의 증가율을 제어하는 경사 제어 회로를 포함하는 감마 변환 회로.
  3. 제 2 항에 있어서,
    상기 가변 이득 회로 각각은 영역 설정 전압에 따라 증폭 연산 영역을 제어하는 영역 제어 회로를 포함하는 감마 변환 회로.
  4. 제 3 항에 있어서,
    상기 경사 제어 회로와 상기 영역 제어 회로는 각각 차동 증폭 회로인 감마 변환 회로.
  5. 제 4 항에 있어서,
    상기 가변 이득 회로는 길버트형 곱셈기(Gilbert-type multiplier) 회로를 포함하는 감마 변환 회로.
  6. 감마 변환 회로에 있어서,
    입력 단자와,
    출력 단자와,
    상기 입력 단자와 상기 출력 단자 사이에 각각 결합되고, 각각이 입력 전압, 이득 설정 전압, 영역 설정 전압을 입력하고 출력 전압을 출력하는 복수의 전압 제어형 증폭기를 포함하고,
    상기 이득 설정 전압은 단위 기간동안 상기 출력 전압의 이득의 증가율을 설정하고, 상기 영역 설정 전압은 상기 출력 전압의 증폭 연산 영역을 설정하는 감마 변환 회로.
  7. 제 6 항에 있어서,
    상기 전압 제어형 증폭기는,
    상기 이득 설정 전압을 수신하여 상기 이득 설정 전압에 따라 제1 제어 신호를 발생하는 제1 차동 증폭기와,
    상기 입력 전압 및 상기 영역 설정 전압을 수신하여 상기 입력 전압과 상기 영역 설정 전압에 따라 제2 제어 신호를 발생하는 제2 차동 증폭기와,
    상기 제1 제어 신호와 상기 제2 제어 신호에 응답하여 상기 출력 신호를 발생하는 제3 차동 증폭기를 포함하는 감마 변환 회로.
  8. 전압 제어형 증폭기를 갖는 감마 변환 회로로서,
    상기 전압 제어형 증폭기는,
    이득 설정 전압에 응답하여 제1 제어 신호를 발생하는 제1 차동 증폭기와,
    입력 전압과 영역 설정 전압에 응답하여 제2 제어 신호를 발생하는 제2 차동 증폭기와,
    상기 제1 제어 신호와 상기 제2 제어 신호에 응답하여 출력 신호를 발생하는 제3 차동 증폭기를 포함하는 감마 변환 회로.
  9. 제 8 항에 있어서,
    상기 제1 차동 증폭기는,
    제1 노드와 제2 노드 사이에 결합되고, 상기 이득 설정 전압을 수신하는 제1 제어 전극을 갖는 제1 트랜지스터와,
    제3 노드와 상기 제2 노드 사이에 결합되고, 기준 전압을 수신하는 제2 제어 전극을 갖는 제2 트랜지스터를 포함하는 감마 변환 회로.
  10. 제 9 항에 있어서,
    상기 제2 차동 증폭기는,
    제4 노드와 제5 노드 사이에 결합되고, 상기 입력 전압을 수신하는 제3 제어 전극을 갖는 제3 트랜지스터와,
    제6 노드와 상기 제5 노드 사이에 결합되고, 상기 영역 설정 전압을 수신하는 제4 제어 전극을 갖는 제4 트랜지스터를 포함하는 감마 변환 회로.
  11. 제 10 항에 있어서,
    상기 제3 차동 증폭기는,
    제7 노드와 상기 제6 노드 사이에 결합되고, 상기 제1 노드에 결합된 제5 제어 전극을 갖는 제5 트랜지스터와,
    출력 노드와 상기 제6 노드 사이에 결합되고, 상기 제3 노드에 결합된 제6 제어 전극을 갖는 제6 트랜지스터를 포함하는 감마 변환 회로.
  12. 제 11 항에 있어서,
    상기 제4 노드와 상기 제7 노드는 전원선에 결합되어 있는 감마 변환 회로.
  13. 제 12 항에 있어서,
    상기 제1 및 제2 노드는 각각의 다이오드를 거쳐 상기 전원선에 결합되어 있는 감마 변환 회로.
  14. 제 13 항에 있어서,
    상기 출력 노드와 상기 전원선 사이에는 저항이 결합되어 있는 감마 변환 회로.
  15. 제 14 항에 있어서,
    상기 제2 노드에는 제1 정전류원이 결합되어 있고, 상기 제6 노드에는 제2 정전류원이 결합되어 있는 감마 변환 회로.
  16. 제 10 항에 있어서,
    상기 제3 차동 증폭기는,
    제7 노드와 상기 제4 노드 사이에 결합되고, 상기 제1 노드에 결합된 제5 제어 전극을 갖는 제5 트랜지스터와,
    출력 노드와 상기 제4 노드 사이에 결합되고, 제6 제어 전극을 갖는 제6 트랜지스터와,
    상기 제7 노드와 상기 제6 노드 사이에 결합되고, 상기 제6 제어 전극에 결합된 제5 제어 전극을 갖는 제7 트랜지스터와,
    제8 노드와 상기 제6 노드 사이에 결합되고, 상기 제2 노드에 결합된 제6 제어 전극을 갖는 제8 트랜지스터를 포함하는 감마 변환 회로.
  17. 제 16 항에 있어서,
    전원선과 상기 제8 노드 사이에는 저항이 결합되어 있는 감마 변환 회로.
  18. 제 17 항에 있어서,
    상기 제7 노드는 상기 전원선에 결합되어 있는 감마 변환 회로.
  19. 제 18 항에 있어서,
    상기 전원선과 상기 제1 노드 사이에는 제1 다이오드가 결합되고, 상기 전원선과 상기 제3 노드 사이에는 제2 다이오드가 결합되어 있는 감마 변환 회로.
  20. 제 19 항에 있어서,
    상기 제2 노드에는 제1 전류원이 결합되고, 상기 제4 노드에는 제2 전류원이 결합되어 있는 감마 변환 회로.
KR10-2000-0021647A 1999-04-23 2000-04-24 이득률을 변경할 수 있고 그 가능 범위를 증폭하는 감마변환 회로 KR100404270B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP99-116759 1999-04-23
JP11116759A JP2000307897A (ja) 1999-04-23 1999-04-23 ガンマ変換回路

Publications (2)

Publication Number Publication Date
KR20010014815A true KR20010014815A (ko) 2001-02-26
KR100404270B1 KR100404270B1 (ko) 2003-11-03

Family

ID=14695044

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0021647A KR100404270B1 (ko) 1999-04-23 2000-04-24 이득률을 변경할 수 있고 그 가능 범위를 증폭하는 감마변환 회로

Country Status (4)

Country Link
US (1) US6346857B1 (ko)
JP (1) JP2000307897A (ko)
KR (1) KR100404270B1 (ko)
TW (1) TW465232B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106160684B (zh) * 2016-07-05 2018-12-04 天津大学 一种高线性度可变增益放大器

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4156283A (en) * 1972-05-30 1979-05-22 Tektronix, Inc. Multiplier circuit
JPS57143908A (en) * 1981-02-28 1982-09-06 Fujitsu Ltd Variable gain amplifying circuit
JPS58130676A (ja) * 1982-01-29 1983-08-04 Toshiba Corp ガンマ補正回路
JP2784803B2 (ja) 1989-07-13 1998-08-06 ソニー株式会社 折れ線信号発生回路
JPH0423506A (ja) * 1990-05-17 1992-01-27 Nec Corp Ａｇｃ検波回路
JPH06253175A (ja) 1993-03-02 1994-09-09 Hitachi Ltd リニアリティ制御回路
JPH089198A (ja) * 1994-06-17 1996-01-12 Sony Corp ガンマ補正回路
JPH089177A (ja) 1994-06-21 1996-01-12 Canon Inc 画像形成装置及びその方法
JP3254339B2 (ja) * 1994-11-08 2002-02-04 沖電気工業株式会社 可変利得増幅回路
JP3058087B2 (ja) * 1996-06-07 2000-07-04 日本電気株式会社 利得可変増幅器
JP3024568B2 (ja) 1996-09-12 2000-03-21 株式会社島津製作所 デジタルｘ線画像処理装置

Also Published As

Publication number Publication date
JP2000307897A (ja) 2000-11-02
US6346857B1 (en) 2002-02-12
KR100404270B1 (ko) 2003-11-03
TW465232B (en) 2001-11-21

Similar Documents

Publication Publication Date Title
KR100431256B1 (ko) 디지털/아날로그 변환기
JP2971552B2 (ja) ディスプレイ装置
JPH07141452A (ja) 乗算回路
US4462003A (en) Variable gain amplifier
US5483151A (en) Variable current source for variably controlling an output current in accordance with a control voltage
JP2000232328A (ja) 可変利得増幅器の利得制御回路
JPH0265514A (ja) 差動増幅回路
KR20030057278A (ko) 이득 제어 회로
KR100404270B1 (ko) 이득률을 변경할 수 있고 그 가능 범위를 증폭하는 감마변환 회로
JP4489438B2 (ja) 改良形の調整可能な利得制御システムおよびその方法
KR930011509B1 (ko) 디지탈 비데오 신호 처리장치
US20150137855A1 (en) Current To Voltage Converter
JPH06310961A (ja) 信号利得制御回路
JPH10322572A (ja) ビデオプリアンプおよびカットオフ制御回路
JPH1155119A (ja) アナログ−デジタル変換器
JPH10135833A (ja) Ａ／ｄ変換デバイス
JPH1041750A (ja) 利得制御周波数変換回路
JP3235745B2 (ja) 利得制御型増幅回路及び原色信号増幅装置
JPH06261228A (ja) ガンマ補正回路
JP2516546B2 (ja) フロ―ティング増幅器
JP3216753B2 (ja) Ｄ−ａ変換回路装置
JP3398907B2 (ja) バイアス電流制御装置
JP2000151311A (ja) ゲイン制御装置
CN112071281A (zh) 动态伽玛调整电路
JP2872020B2 (ja) ガンマ補正回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110920

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20121002

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee