KR20000057300A - 다중 포맷의 비디오 신호 프로세서 - Google Patents

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KR20000057300A
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크리트먼 어윈 엠
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Abstract

비디오 데이터를 여러가지 입력 포맷으로부터 미리 결정된 출력 포맷으로 코드변환할 수 있는 비디오 디코더(10)가 발표된다. 입력 데이터는 표준 선명도(NTSC 또는 PAL) 데이터 또는 MPEG 압축된 데이터일 수 있다. 표준 선명도 데이터는 디코더(10)의 단일 디스플레이 프로세서(40)에 호환 가능한 블록 포맷으로 재배열된다. 디스플레이 프로세서(40)는 블록-대-선 컨버터(56,58)를 포함하며 MPEG 포맷 데이터나 비-MPEG 포맷 데이터 중의 하나를 선택적으로 처리하고 디스플레이 장치에 전달한다. 블록에 기초를 둔 메모리(20)는 MPEG와 비-MPEG 픽셀 블록 데이터를 저장한다. 디코더는 버스트(burst)이면서 비연속적인 전송을 수신 및 디스플레이 할 수 있다.

Description

다중 포맷의 비디오 신호 프로세서{A MULTIPLE FORMAT VIDEO SIGNAL PROCESSOR}
압축된 비디오 신호 전송 시스템, 예를 들면 MPEG-2(동화상 표준화 그룹) 압축 포맷("동화상 및 관련된 오디오의 코딩(Coding of Moving Pictures and Associated Audio)," ISO/IEC JTC1/SC29/WG11 N0702(개정된),1994년 5월 10일)을 사용하는 시스템이 수많은 시험 장소로부터 HDTV(고선명 텔레비전) 디지털 신호를 현재 방송중이다. 상업적인 프로그램 방송은 첫 번째 HDTV 세트가 시장에 나올 때 곧 시작될 것으로 예정되어 있다. HDTV 신호는 미국에서 NTSC 표준 신호를 처리하기 위한 텔레비전 수신기와 같이, 현재의 텔레비전 수신기와 호환되지 않는다. 그러므로, SD(표준 선명도) 세트가 즉시 쓸모없게 되는 것을 방지하기 위하여 NTSC나 PAL 텔레비전 표준에 따른 SD 텔레비전 신호가 계속 방송되는 과도기가 발생할 것이다. 또한 그 기간동안, 몇몇 프로그램은 방송자가 마주치게 될 전환 계획 때문에 MPEG 포맷에서 사용할 수 없을 것이다.
비디오 데이터는 다른 공간 해상도(예를 들면, 라인 당 352, 480, 544, 640, 720...1920 픽셀 및 프레임당 240, 480, 720, 1080 유효선)를 가지고, 다른 포맷(예를 들면 4:3 및 16:9 화상 디스플레이 종횡비; 4:4:4, 4:2:2, 및 4:2:0 데이터 샘플 포맷; 격행주사된 및 비격행주사된)으로 전송된다. 심미적 이유와 비용적 이유 때문에, 사전 전송 포맷으로 압축 해제된 신호를 디스플레이하는 능력을 비디오 신호 수신기에 갖추도록 하는 것은 일반적으로 실용적이지 못하다. 오히려, 사후 압축 해제 처리 회로가 압축 해제된 비디오 신호의 다른 포맷을 원하는 디스플레이 포맷으로 코드변환하기 위해서 포함되는 것이 바람직하다.
비디오 신호 처리 기술의 당업자에게 공지된 수많은 코드변환 또는 공간-시간(spatio-temporal) 변환 시스템이 있다. 일반적으로, 각각의 변환 시스템은 격행 대 비격행 변환, 또는 샘플, 선, 또는 필드율 더블링과 같은 특별한 형식의 변환으로 향하여진다.
비디오 압축 해제 시스템이 회로의 상당한 양을 통합하더라도, 비-압축된 또는 표준 선명도 비디오 신호를 처리하기 위한 추가적인 회로를 사용하는 것이 바람직하다. 수신기에 포함된 사후 처리 회로는 코드변환 회로의 양을 많이 증가시키지 않으면서 SD 비디오 신호를 코드변환 하여야 한다. 디지털 MPEG로 포맷된 텔레비전 신호가 MPEG 호환성의 디스플레이 프로세서에 디코딩된 픽셀 블록 포맷으로 도달하기 때문에 이것은 어렵다. SD 텔레비전 신호는 NTSC 또는 PAL 포맷에서 4:2:2 비율로 멀티플렉스된 아날로그 YCRCB디스플레이-준비된 픽셀 선(주사선)처럼 디스플레이 프로세서에 일반적으로 도착한다.
본 발명은 디스플레이용 비디오 신호를 처리하는 것에 관한 것이다.
도 1은 본 발명의 일실시예의 블록도.
도 2A는 본 발명을 이용한 SD/HDTV MPEG 디코더와 디스플레이 처리 회로의 블록도.
도 2B는 도 2A에서 사용된 것과 같은 MPEG 압축 해제기의 일실시예를 도시하는 블록도.
도 2C는 도 2A의 디스플레이 프로세서의 블록도.
도 3은 선-대-블록 변환의 예를 기술한 도면.
도 4A와 도 4B부터 도 8A와 도 8B는 디코더 회로에 의해서 구현된 여러 가지 신호의 포맷 변환을 기술한 도면.
도 9는 본 발명에 따라서 디코더를 포함하는 수신기를 통한 신호 경로의 흐름도.
본 발명에 따라서, 입력부는 MPEG 포맷된 텔레비전 신호를 받아들이고, 그 신호를 픽셀 블록 포맷으로 디코딩한다. 상기 시스템은 또한 SD 텔레비전 신호를 NTSC, PAL 또는 SECAM 포맷으로 받아들이는데, 상기 신호는 디스플레이 프로세서에 받아들일 수 있는 픽셀 블록으로 재정렬된다. 디스플레이 프로세서는 픽셀 블록 포맷된 비디오 데이터를 받아들이고 디스플레이 구동 신호를 생산한다.
도 1은 본 발명의 바람직한 실시예의 기본 요소를 도시하고 있다. CD 입력 및 MPEG 입력으로부터의 압축된 MPEG 데이터는 압축된 MPEG 데이터를 MPEG 디코더(16)에 제공한다. 디코딩된 MPEG 데이터는 블록 메모리(20)과 디스플레이 프로세서(40)에 제공된다. 표준 고선명도 데이터, 예를 들면 NTSC 포맷된 방송 데이터는 선 데이터를 받아들이고 이것을 블록 데이터로 변환하는 SD 인터페이스(22)에 의해서 수신된다. 블록 메모리(20) 및 동일한 디스플레이 프로세서(40)는 SD 인터페이스(22)로부터 표준 선명도 데이터를 블록 포맷으로 수신한다. 디스플레이 프로세서(40)는 두 소스 모두로부터 블록 데이터를 수신하고, 포맷된 블록-대-선 변환 및 종횡비 변환을 원하는 디스플레이 장치에 공급한다. 구성요소(16,20,22,40) 사이의 버스 구조는 도시된 것과 같이 공통 버스이거나 또는 각각의 구성요소(16,22)를 구성요소(20,40) 둘 다에 연결하는 분리된 버스일 수도 있다.
도 2A는 다른 포맷들에서 발생하는 신호를 바람직한 하나의 포맷이나 복수의 포맷으로 변환하기 위한 디스플레이 처리 회로를 포함하는 압축된 비디오 신호 디코더 일부분을 도시한 블록도이다. 도시된 회로 모두는, 가능한 외부 메모리와 시스템 제어를 제외하고, 본 발명이 실시될 필요가 없더라도 단일의 집적 회로에 포함될 수 있다. 도 2의 장치는 튜너/IF 회로, 디인터리빙(Deinterleaving) 회로, 에러 정정 회로 및 예를 들면 MPEG 압축된 디지털 비디오 신호를 제공하기 위한 역전송 회로를 포함하는, 예를 들면, 고화질 텔레비전 수신기(Advanced Television Receiver;ATV)에 포함될 수 있다. 도 2A의 장치는, 텔레비전 수신기가 CCIR601과 같은 디지털 포맷으로 예를 들면, 구성요소 NTSC, PAL, 또는 SECAM 신호(모두 SD라고 참조되는)를 제공할 것이라고 가정한다. 추가로, 도 2A의 장치는 연속적이고 버스트(burst) 상태로, 일정및 가변 비율로 전송할 수 있는 다른 소스들로부터의 압축된 비디오 신호를 수신하고 디코딩한다. 다른 데이터 포맷은 수용 가능한 포맷으로 신호를 제공하는 컨버터를 추가함으로써 디코더(10)에 입력될 수 있다. 그런 데이터 포맷은 컴퓨터 산업에서, 예를 들면 RGB, VGA, SVGA 등으로 공지된 것일 수도 있다.
디코더(10)는 SD 비디오 데이터 이외의 외부 압축된 비디오 데이터를 디코더와 연결하는 인터페이스를 포함한다. 예를 들면, 입력 인터페이스(12)는 모든 시스템 제어기(14), MPEG 기본 압축 해제기(Decompressor)(16), 그리고 메모리 인터페이스(18)와 연결될 수 있다. 압축된 비디오 데이터는 예를 들면 HD MPEG 포맷된 데이터일 수 있다. 입력 인터페이스(12)는 외부 데이터와 제어 신호를 디코더(10)의 여러 외부 부분에, 본 예에서 21 비트 폭의 RBUS를 통하여 연결한다. 압축된 비디오 데이터는 압축 해제 이전에 MPEG 포맷된 패킷으로부터 보상되고 외부 메모리(20)에 버퍼링 된다.
표준 선명도 디지털 비디오는 외부 소스로부터 SD 인터페이스(22)로 SD DATA BUS로 지정된 8-비트 버스를 통하여 곧바로 적용된다. SD 데이터는 디지털 주사선 포맷, 즉 선-대-선으로 수신된다. SD 인터페이스(22)는 국부 메모리 제어기(local memory controller ; LMC)(24)의 제어하에 작동하며, SD 데이터를 디스플레이 프로세서(40)의 입력 요구에 적합한 픽셀 블록 데이터로서 외부 메모리(20)에 통과시킨다. SD 데이터가 선 포맷된 픽셀 표현이기 때문에, 픽셀 데이터는 분산된 코사인 변환에 의한 것처럼, 몇 가지 다른 표현으로 변형되거나 변환되기 보다는 픽셀 블록으로의 위치에 의해서 단순히 재구성된다. LMC(24)는 픽셀의 선을 MPEG 호환성 디스플레이 프로세서(40)에 호환하는 픽셀 블록으로 재정렬하는 고속 제어기이다. LMC(24)는 주로, 소프트웨어에 의한 데이터의 부분적인 재구성을 포함하는, 하드웨어 제어기이다. SD 데이터를 픽셀 블록으로 변환하는 것은 SD 데이터와 압축 해제된 MPEG2 데이터 둘 모두가 동일한 디스플레이 프로세서에 의해서 처리되도록 하는 것이 유리하다.
SD 인터페이스(22)는 디스플레이 프로세서(40)를 바이패스 하거나 또는 제 2 호환성 디스플레이 프로세서를 제공하는 것보다 더 단순하고 덜 비용이 든다. 픽셀 블록 데이터가 주사선 데이터와 동일하게 처리되지 않기 때문에, 바이패싱은 SD 데이터가 수신될 때 처리하기 위한 디스플레이 프로세서(40)에서 많은 구성요소를 재프로그래밍하고 재구성할 것을 요구한다. SD 인터페이스(22)는 시스템 제어기(14)에 의해서 달리 처리될 어떤 태스크를 처리하는 복잡하지 않은 구성요소이다. 이런 태스크들은 선 당 픽셀의 수를 수신하고 카운트하며, 정확한 양이나 정보가 항상 외부 메모리(20)에 출력되도록 보장하고, 블랭킹(blanking) 기간동안 데이터를 출력하지 않는 것을 포함한다. 더욱이, LMC(24)는 SD 인터페이스(22)에 의해서 수신되는 데이터의 재구성을 지시하는 단순한 알고리즘만을 요구한다.
도 3은 선 형태에서 블록 형태로의 데이터 재구성의 일 예를 도시하고 있다. 일반적으로, SD 인터페이스(22)에 의해서 수신된 데이터는 디지털 형태이다. 그러나, 컨버터(미도시)는 필요할 때 데이터를 디지털 형태로 변환하는 SD 인터페이스(22)의 입력에 또는 그 이전에 쉽게 추가될 수도 있다. A부터 L 행은 4:2:2 종횡비와 주사선 포맷을 구비한 픽셀 데이터를 표현하고 있다. 데이터 행은 수신된 데이터의 포맷에 따라서 계속한다. SD 인터페이스(22)는 휘도와 U와 V 색도 값을 분리함으로써 데이터를 재구성한다. 휘도 데이터는 8×8 블록으로 그룹지어지고, U와 V 색도 데이터는 4×4 블록으로 그룹지어진다. 색도 데이터 블록은 U 블록에서 홀수 데이터 위치를 포함하고 V 블록에서 짝수 위치를 포함한다. 또한, 4:2:2에서 4:2:0 종횡비로의 변환이 재구성하는 동안에 발생하였더라도, 종횡비 변환은 디스플에이 장치의 입력 데이터 요구에 의존할 것이다. 재구성된 데이터는 외부 메모리(20)에 블록으로 저장된다.
한 번만 나타날 수도 있는 압축된 데이터는 가변 비율로 수신되거나 또는 버스트로 수신될 수 있는데, 우선 CD(priority compressed data) 인터페이스(32)상의 디코더(10)에 의해서 수신된다. 데이터가 CD 인터페이스(32)에 표현될 때, 디코더(10)는 적절한 수신을 보증하기 위하여 인터페이스 작용에 우선 순위를 정한다. CD 인터페이스(32)는 압축된 비디오 데이터를 MPEG 호환 포맷으로 수신한다. CD 인터페이스(32)는 압축 해제 이전에 데이터를 변형하고 그것을 외부 메모리(20)로 보내는, 8-비트 입력 및 128-비트 출력을 구비한 버퍼를 포함한다.
외부 메모리(20)는 또한 외부적으로 디코더(10)에 연결하고, 고선명도 텔레비전 신호를 위한 96 메가비트만큼 클 수도 있다. 연결은 멀터플렉서/디멀티플렉서(26)를 통하여 연결되는 64-비트 버스이다. 유닛(26)은 128-비트 내부 메모리 데이터 버스(MEM BUS)로부터 64-비트 메모리 버스로 데이터를 변형한다. LMC(24)는 외부 메모리(20)의 읽기/기록을 여러 가지 인터페이스와 여러 가지 처리 회로의 요구에 따라서 제어한다. LMC(24)는 비디오 데이터를 메모리(20)에 블록 포맷으로 저장하기 위하여 프로그램되는데, 여기서 블록은 8×8 픽셀 데이터의 MPEG 구조로 된 블록에 적합하다.
디코더(10)는 그것의 저장 용량 때문에 압축된 비디오 데이터를 위한 수신 및 타이밍 버퍼로써 외부 프레임 메모리(20)를 사용한다. 큰 저장 공간이 압축 해제 이전에 들어오는 데이터를 저장하기 위하여 필요해진다. 이 버퍼를 집적회로에 넣는 것은 중요한 물리적 공간을 불리하게 차지한다. 또한, 버퍼링은 프레임 재구성을 위한 픽셀 블록 형성을 쉽게한다. 오버헤드 정보는 압축 해제를 위해서 필요한 정보를 얻는 시작 코드 검출기(34)에 의해서 제거된다.
압축된 입력 비디오 데이터는 초기 압축 해제를 위한 외부 메모리(20)에 의해서 보상되고 MEM BUS를 통하여 MPEG 압축 해제기(16)에 적용된다. 압축 해제의 다른 형태는 본 발명의 사상에 영향을 주지 않고 사용될 수 있다. 예언된 프레임의 MPEG 압축 해제는 이미지를 압축 해제하고 재구성할 필요가 있을 때 이전에 압축 해제된 "앵커(anchor)" 프레임이 메모리에 저장되고 보상되는 것을 요구한다. 도 2A의 장치는 완전한 프레임이 메모리(20)에 저장되고, 그것에 의해서 수신기에서 요구되는 외부 메모리의 양이 상당히 감소하기 이전에 압축 해제된 MPEG 비디오 데이터의 제 2 압축을 통합한다. 제 2 압축은 이하에서 재압축으로 언급된다.
제 1 압축 및 다음의 압축 해제는 트랜스포트 스트림에서 방송하기 위한 MPEG 포맷으로 데이터를 포맷팅하는 것이다. 도 2B는 MPEG 압축 해제기의 일 예이다. 도 2A의 압축 해제기(16)는 필요한 일반적 구성요소인 MPEG 압축 해제기를 보여주기 위해서 확장된 것이다. 코드화되고, 압축된 MPEG 데이터는 VLD(가변 길이 디코더)(100)에 의해서 RBUS상에서 수신된다. VLD(100)는 디코딩된 데이터를 역양자화기(102)로 통과시키고, 역양자화기(102)는 역양자화된 데이터를 압축 해제된 블록에 기초를 둔 MPEG 데이터를 생산하는 역분산된 변환 프로세서(104)로 통과시킨다. 이 데이터는 결합기(106)에서 움직임 프로세서(108)로부터의 데이터와 결합되고 재압축기(28)로 통과된다.
재압축기(28)는 MPEG 엔코더에서의 MPEG 압축과 다르며, 많은 형태로 실행될 수 있다. 예를 들면 재압축은 블록 기초의 차동펄스 코드변조와 다음의 고정, 가변, 또는 런 길이 코딩(run length coding)을 포함할 수 있다. 대안적으로 재압축은 블록 기초의 허프만 부호화법(Huffman coding)을 통합할 수도 있다. 압축은 손실이 없거나 손실이 많을 수 있다.
재압축은 MPEG 압축 해제기(16)와 MEM BUS 사이에 결합된 압축기(28)에 의해 도 2에서 실행된다. 따라서, 디코딩되고 압축 해제된 MPEG 비디오 데이터는 외부 메모리(20)에서의 저장 다음에 오는 데이터 재압축을 위한 압축기(28)에 적용된다. 재압축된 비디오 데이터는 움직임 처리 네트워크에서 예언된 MPEG 프레임을 재구성하기 위하여 보상될 때, 그것들은 압축 해제기(30)에 먼저 적용되는데, 압축 해제기(30)는 압축기(28)에 역으로 작동한다. 압축 해제기(30)를 통과한 후, 보상된 데이터는 화상 보상 처리 과정에서 예언된 프레임을 재구성하기 위한 MPEG 디코더(10)에 의해서 사용 가능한 상태가 된다.
HD 재압축된 비디오 프레임과 SD 비디오 프레임 둘 다 외부 메모리(20)로부터 보상되고, 원하는 종횡비와 디스플레이 해상도를 가지는 구성요소 신호로서 디스플레이하거나 저장하기 이전의 처리를 위해 MEM BUS를 통하여 디스플레이 프로세서(40)에 적용된다. 외부 메모리(20)로부터 보상된 데이터는 두 가지 기능을 수행하는 FIFO(42,44,46,48,50)를 통하여 디스플레이 프로세서(40)에 적용된다. 첫 번째가 데이터의 시간 버퍼링이다. 두 번째가 MEM BUS로부터의 16-바이트 폭의 데이터(128 비트)를 1-바이트 폭의 데이터(압축 해제기(52)에 대한 MPEG 데이터) 또는 4-바이트 폭의 데이터(LMU(54)에 대한 SD 데이터)로 변환하는 것이다. 지정된 바이트 폭은 예시적이다.
디스플레이 프로세서(40)가 도 2C에 도시되어 있다. 디스플레이 프로세서(40)에서, 재압축된 MPEG 비디오 데이터가 압축 해제기(52)에 먼저 적용되는데, 이것은 압축 해제기(30)와 유사하다. 압축 해제기(52)는 블록 단위에 기초를 둔 압축 해제된 비디오 휘도(Y)와 색도(C) 비디오 성분 신호를 제공한다. 압축 해제기(52)로부터의 압축 해제된 MPEG 성분 신호는 각각의 휘도 및 색도 블록-대-선 컨버터(56,58)에 적용된다. 블록-대-선 컨버터는 선-대-선 기초의 Y 및 C 성분 신호를 휘도 샘플율 컨버터(LUMA SRC(60))와 색도 샘플율 컨버터(CHROMA SRC(62))에 각각 적용한다. 휘도 및 색도율 컨버터(60,62) 둘 다 수직 포맷 변환과 수평 샘플율 변환을 위한 회로를 포함한다. 수직 및 수평 컨버터는 컨버터 사이의 시간 전이를 조정하기 위해 FIFO에 의해서 분리된다.
샘플율 컨버터는 특별한 시스템의 파라미터에 따라서 프로그램 가능하고, 화상당 선의 개수를 증가시키거나 감소시킬 수 있으며, 그리고/또는 선 당 픽셀의 수를 증가시키거나 감소시킬 수 있다. 샘플율 컨버터로부터의 휘도 및 색도 성분 데이터는 구성요소 비디오 신호상의 오버레이 텍스트 및/또는 그래픽으로써 공지된 각각 상태로 설정되는 온-스크린 디스플레이(on-screen display;OSD(64))에 연결된다. 시스템 제어기(14)나 입력 데이터 스트림 중 어느 하나는 블록 기초상에서가 아니더라도 외부 메모리(20)에 저장되는 OSD 데이터를 제공할 수 있다.
디코더(10)는 비격행 SD 화상 포맷과 상향-샘플된 1125 선 총계(1080 유효 선) 격행주사 출력 또는 480(유효)선 순행 주사 출력을 위한 회로를 포함한다. 이 회로는 LMU(54)에 위치된다. SD 화상 포맷은 480 유효 격행 주사선을 갖는다. 고해상도 모니터에 디스플레이 하기 위한 더 높은 수직 해상도의 출현을 제공하기 위하여, 출력은 적어도 480 유효 순행선(960 유효 격자 선 또한 받아들일 수 있는)으로 증가되어진다. 남아있는 유효선(1080과 960 사이)은 검정일 것이다.
LMU(54)(선형 움직임-적응 상향컨버터)는 출력 이미지 디스플레이 장치에 의해서 요구되는 선 변환을 실행한다. LMU(54)가 이미지 움직임을 계산하기 위해 근접한 프레임으로부터 동시에 SD 신호를 요구하기 때문에, SD 신호는 외부 메모리(20)에 저장되고 그 후 그것으로부터 보상된다. 상기 보상은 그것이 MPEG 포맷에서 공지된 것과 같은 움직임 보상이 아니다. 각각의 필드에 대하여, 관련된 선들은 LMU(54)를 통과하는데, 이것은 이미지 움직임의 양에 기초를 둔 필드 선 간극의 선들을 계산한다. 이미지 움직임은 이전 필드 및 프레임에서 해당 픽셀 값 사이의 차로부터 계산된다. 움직임 값이 일반적으로 0 이라면, 이전 필드로부터의 격행 선은 계산된 선으로써 사용된다. 큰 정도의 움직임이 간극의 선 근처에 존재한다면, 그 다음에 간극의 선은 현재 필드에서 간극의 선 위의 선 및 아래의 선의 평균으로부터 계산된다. 만약 작은 정도의 움직임이 존재한다면, 간극의 선은 이전 필드에서의 선 및 현재 필드로부터의 평균 선의 조합으로부터 계산될 것이다. 더 많은 움직임이 존재할수록, 현재 필드로부터 현재 선의 위 및 아래의 선 평균은 이전 필드로부터의 격행 주사선에 비하여 더 많이 사용된다. 메모리(20)가 선 평균을 위한 인접한 선들을 제공하도록 강요하기 보다는, 휘도 블록-대-블록 컨버터(60) 안쪽의 메모리가 인접한 선으로부터 LMU(54)로 비디오 신호를 동시에 제공하기 위하여 사용되는 것이 유리하다. 게다가, LMU(54)는 프레임 내에서 발생하는 움직임에 기초를 둔 필터와 선 및/또는 필드 지연으로 프레임들을 분명하게 할 수 있다.
데이터는 처리 구성요소 내부의 FIFO 메모리(도면을 간략하게 하기 위하여 도시되지 않은)를 통하여 MEM BUS에 적용될 수도 있고 이로부터 적용될 수도 있다. 도 2A의 구성요소들은 디코더(10)가 심리스(seamless) 방식으로 작용하게 하는 입력 및/또는 출력 FIFO를 구비한다. 데이터의 세그먼트를 버퍼/FIFO로 로딩함으로써, 각각의 구성요소는 시스템 제어기(14)에 관계없이 레지던트 데이터(resident data)를 처리할 수 있는데, 구성요소는 그 자체를 다른 태스크로 충당할 수 있다.
디스플레이 프로세서는 2개의 구역, 압축 해제 클럭 영역(66)과 디스플레이 클럭 영역(68)을 제어하는 2개의 분리된 클럭을 구비한다. 압축 해제 클럭 영역(66)은 블록-대-선 변환 RAM(56,58)과 동시에 인터페이스 해야 하고 원하는 대역폭을 얻기 위하여 40 내지 81 MHz 클록율로 작동해야 하는 모든 기능을 포함한다. 디스플레이 클록 영역(68)은 27 내지 81 MHz 클록율로 마지막 출력을 동시에 실행해야 하는 기능을 포함한다. 두 개의 클록은 적용에 따라서, 동일한 비율이나 다른 비율로 작동할 수 있다. 두 개의 클록 영역 사이를 지나가는 비디오 데이터는 수평 샘플율 컨버터 제어기로부터 나오는 FIFO에 대한 읽기 요구를 가지고 FIFO(71,73)(휘도와 색도에 대하여 각각 하나)를 통과한다.
각각의 FIFO는 디스플레이 프로세서(40)와 LMC(24)로부터의 읽기 및 쓰기 인식 그리고 요구 신호에 응하는 제어 논리를 포함한다. 제어논리는 또한 각각의 FIFO에서 데이터의 양을 추적하고, 데이터 버스와 동일한 클록을 사용하는 FIFO의 "버스" 끝과 디스플레이 클록을 사용하는 FIFO의 "디스플레이" 끝 사이의 비동기 인터페이스를 제어하기 위해 존재한다. 디스플레이 구역이 제어논리를 포함하기 때문에, "버스" 클록을 실제로 중지시키는 회로의 양은 바람직하게 최소화된다.
디스플레이 데이터가 계속 또는 균일한 방법으로 항상 요구되지 않기 때문에, 수직 포맷 변환 처리는 몇 가지 구속을 LMC(24)상에 둔다. 예시적인 실시예에서, 비디오 데이터 경로(FIFO3-FIFO5)의 각각에 대하여 메모리 포인터, 유효 선 레지스터, 상위 필드 시작 레지스터, 및 하위 필드 시작 레지스터가 존재한다. 상위 및 하위 시작 레지스터는 호스트 버스(host bus)에 의해서 읽어져야 할 첫 번째 프레임 선의 주소로 설정되는데, 여기서 선0는 프레임의 첫 번째 유효 선에 해당한다. 각각의 상위 또는 하위 필드의 시작에서, 해당 필드 시작 레지스터로부터의 데이터는 유효 선 레지스터로 전송된다.
각각의 디스플레이 선의 시작에서 LMC(24)는 물리 메모리 주소(필드가 분리되어 저장된다면, 적당한 필드를 선택하기 위해 첫 번째 유효 비트(significant bit)를 사용하여)를 계산하기 위하여 유효 선 레지스터의 내용을 사용한다. 결과는 메모리 포인터로 로드되며, FIFO는 리셋되고 특정한 디스플레이 주사선에 해당하는 데이터로 채워진다. 선 간격(line interval) 동안에, 추가적인 데이터는 메모리 포인터를 수정함에 의해서 요구되는 바대로 패치된다. 동일한 선 간격동안 유효선 레지스터가 n씩 증가되는데, 여기서 n=0,...,7이다. 수직 포맷 컨버터는 각각의 선에 대한 새로운 값 n을 각각의 FIFO에 제공한다.
포맷 변환을 실행할 때, FIFO2(44)가 LMU(54)에 대한 제어어(contol word)를 접근하기 위해서 사용된다. 각각의 제어어는 외부 메모리(20)의 128 비드 워드내에 포함된다. 분리된 상위 및 하위 필드 시작 레지스터도 또한 이 기능을 위하여 요구되지만 오직 하나의 128 비트 워드가 각각의 디스플레이 선을 위하여 사용된다. LMU(54)로부터의 신호는 LMC(24)가 다음의 연속적인 메모리 위치나 필드 시작 레지스터에 의해서 지정되는 위치 중 하나로부터 다음 선의 제어어를 얻도록 지시한다.
첫번째 또는 MPEG 압축 해제된 데이터(그러나 두 번째 재압축된 데이터)는 블록 단위 기초로 외부 메모리(20)로부터 접근되고, 압축 해제된 휘도 및 색도 픽셀 블록 값을 제공하는 제 2 휘도 및 색도 압축 해제기로 FIFO3(46)과 FIFO4(48)를 통하여 적용된다. 압축 해제된 휘도 및 색도 픽셀 값의 블록은 지역 RAM 메모리를 포함하는 각각의 블록-대-선 컨버터(56,58)에 적용된다. 8×8 블록(휘도) 또는 4×4 블록(색도)의 모든 행은 각각의 국부 메모리에 기록된다. 메모리는 메모 출력 메모리에 연결된 컨버터 회로의 인스턴트 기능에 따라서 병렬로 한 줄씩 또는 여러 줄씩 읽어진다. 데이터가 읽어질 때, 새로운 데이터는 요구되는 국부 메모리의 양을 최소화하기 위한 그 위치에 기록된다. 선 컨버터(56,58)에 대한 블록의 국부 메모리를 위한 예시적인 크기는 폭 8 바이트에 깊이 120 바이트 및 폭 8 바이트에 깊이 240 바이트이다. 국부 메모리는 입력 데이터를 국부 메모리에 저장하기 위한 8 바이트 폭의 데이터로 정렬하고, 각각의 수직 샘플율 컨버터에 의해서 사용하기 위하여 메모리로부터 읽어지는 8 바이트 폭의 데이터를 적절하게 정렬하는 입력 멀티플렉서와 출력 멀티플렉서를 포함한다.
고선명도 16:9 디스플레이에 디스플레이 되는 압축 해제된 MPEG 비디오를 처리하기 위한 수평 및 수직 샘플율 컨버터는 각각 표Ⅰ 및 Ⅱ에 실린 선 변환을 실행할 것이다. 수평 컨버터는 81 MHz의 최대 픽셀 출력 비율이 가능해야 한다.
표 Ⅰ : 수평 변환
입력 포맷 출력 포맷
352, 480, 544, 640, 720, 1280, 1920 1920
352, 480, 544, 640, 720, 960 960
352, 480, 544, 640, 720 720
표 Ⅱ : 수직 변환
입력 포맷 출력 포맷
720 순행 480 격행, 480 순행, 1080 격행
1080 격행 480 격행, 480 순행
240 공통 중간 포맷(CIF) 480 격행, 480 순행, 1080 격행
표 Ⅰ 및 Ⅱ는 휘도 신호 변환을 기술하고 있다. 유사한 변환이 색도 신호에서 실행된다. 색도에 대하여, 압축된 신호는 4:2:0 포맷이고, 이전의 색도 변환은 4:2:0에서 4:2:2:로의 추가적인 변환을 포함한다. 대개 이 색도 처리는 임의의 다른 요구되는 수직 처리와 함께 포함될 것이다. 색도 변환에 대하여, 2-탭 다중위상 필터가 결합된 리샘플링과 4:2:2 대 4:2:0 변환을 위하여 일반적으로 사용된다.
도 4 내지 8에 대하여, X와 O가 정렬되지 않거나 부정확하게 중복되는 것이 나타날 수 있다. 도면이 대략의 위치를 도시한 반면에, X 대 O의 일반적인 관계는 정확하다. 확실한 정렬불량 또는 중복은 정확하고 변환의 비-정수 비율 때문에 발생한다.
도 4A 및 4B는 4:2:0 대 4:2:2 변환만이 요구될 때(즉, 480 순행을 수신하고 480 격행을 디스플레이하거나 1080 순행을 수신하고 1080 격행을 디스플레이 하는), 입력 및 출력 색도 선의 수직/시간관계를 그림으로 도시하고 있다. 도 4A 및 4B는 필드에서의 선의 일부를 표현한다. 원은 4:2:0 포맷의 원래 픽셀을 나타낸다. "X"는 변환된 4:2:2 신호의 픽셀을 표현한다. 매 필드에 삽입된 선들은 각 필드의 선으로부터 계산된다.
도 4A는 여기서 프레임에 기초를 둔 디스플레이를 도시하는데 모든 색도 선이 첫 번째 또는 톱 필드(top field)를 생산하기 위하여 사용되고, 다음에 두 번째 또는 보텀 필드(bottom field)를 생산하기 위하여 다시 사용된다. 도 4B는 필드에 기초를 둔 디스플레이를 도시하고 있다. 이런 경우에, 짝수의 색도 선(선 0 으로 시작하는)은 첫 번째 또는 톱 필드를 생성하기 위하여 사용되고, 홀수 색도 선은 두 번째 또는 보텀 필드를 생성하기 위하여 사용된다.
도 5A와 6A는 도 2A에 대하여 기술된 것과 유사한 형태의 휘도 변환 옵션을 도시하고 있다. 도 5A는 720 순행 포맷이 1080 격행 포맷으로 변환될 때 입력 및 출력 휘도 선의 수직 및 시간 관계를 도시하고 있다. 도 6A는 720 순행 포맷이 480 격행 포맷으로 변환될 때 입력 및 출력 휘도 선의 수직 및 시간 관계를 도시하고 있다.
도 5B와 6B는 위에 언급된 휘도 변환에 대하여 대응하는 색도 변환 옵션을 도시하고 있다. 도 5B는 720 순행 포맷이 1080 격행 포맷으로 변환될 때 입력 및 출력 색도 선의 수직 및 시간 관계를 도시하고 있다. 도 6B는 720 순행 포맷이 480 격행 포맷으로 변환될 때 입력 및 출력 색도 선의 수직 및 시간 관계를 도시하고 있다.
어떤 시간적인 처리도 이런 예시적인 변환에 포함되지 않는다. 휘도 및 색도 처리는 수직 방향에서만 발생한다. 게다가, 입력 색도 정보는 프레임에 기초를 두고 있으며, 오직 프레임에 기초를 둔 4:2:0 대 4:2:2 변환만이 고려될 필요가 있다.
도 7A와 7B는 다르다. 도 7A는 1080 격행된 포맷이 480 격행된 포맷으로 변환될 때 입력 및 출력 휘도 선의 수직 및 시간 관계를 도시하고 있다. 도 7B는 1080 격행된 포맷이 480 격행된 포맷으로 변환될 때 입력 및 출력 색도 선의 수직 및 시간 관계를 도시하고 있다.
도 8A와 8B는 LMU(54)에 의해서 실행되는 SD 비디오 신호의 휘도 및 색도 수직 변환을 각각 도시하고 있다. 수직 및 수평 처리가 오로지 수직 처리에서보다는 이런 변환에 포함된다는 것을 상기해야 한다. 일반적으로, 디인터레이싱 알고리즘의 작동은 720×480 격자(즉, CCIR601 해상도)까지의 이미지 크기만이 요구된다. 이런 이미지들은 MPEG 디코딩 처리로부터 또는 SD 입력 포트로부터의 입력으로써 생길 수 있다.
도 9는 본 발명의 원리에 따른 디코더를 포함하는 수신기를 통한 신호 경로의 흐름도이다. 입력 신호는 블록(120)에서 수신기에 의해 수신된다. 입력 신호는 위에 언급된 바와 같이 MPEG 또는 비-MPEG 호환성의 신호로 포맷된다. 신호 포맷은 블록(122)에서 확인되고 적당한 처리 경로로 지시된다. 만약 신호 포맷이 MPEG 호환성이라면, 신호는 위에 언급된 것과 같이 블록(124)에서 디코딩되고, 디스플레이 프로세서와 호환성 있는 블록 데이터가 생산된다. 만약 신호가 MPEG 호환성이 아니라면, 신호는 블록(124)에서 위에 언급된 것과 같이 처리되는데, 이 신호는 또한 디스플레이 프로세서와 호환성 있는 블록 데이터를 생산한다. 디스플레이 프로세서와 호환성 있는 블록 데이터는 블록(128)에서, 특정한 디스플레이 장치나 잠재적으로 또 다른 저장 장치와 호환성이 있는 포맷된 데이터를 생산하는 디스플레이 프로세서로 통과된다. 마지막으로, 디스플레이 호환성 데이터는 블록(130)에서 디스플레이 장치 또는 저장매체로 보내진다.
앞에서 언급한 점에서 보아 이후에 첨부된 청구항에 의해 정의된 것처럼, 본 발명의 시상과 범주 내에서의 다양한 변형이 이루어질 수 있다는 점과 본 발명이 제공된 예에 한정되지 않는다는 점은 당업자에게는 자명할 것이다.

Claims (17)

  1. 다중 포맷의 비디오 신호 프로세서에 있어서,
    MPEG 포맷된 데이터를 수신하기 위한 제 1 입력부(2)와,
    MPEG 디코딩되고 압축 해제된 MPEG 데이터를 생산하기 위해 상기 제 1 입력부에 연결된 MPEG 디코더(16)와,
    비-MPEG 포맷된 데이터를 수신하기 위한 제 2 입력부(4)와,
    상기 비-MPEG 포맷된 데이터를 상기 MPEG 포맷된 데이터와 호환성의 포맷으로 변환하기 위해서 상기 제 2 입력부에 연결된 컨버터(22)와, 그리고
    상기 MPEG 포맷된 데이터와 상기 변환된 비-MPEG 포맷된 데이터를 수신 및 처리하기 위한 디스플레이 프로세서(40)를 포함하는 다중 포맷의 비디오 신호 프로세서.
  2. 제 1항에 있어서,
    상기 디코딩되고 압축 해제된 MPEG 데이터는 블록 포맷이고,
    상기 비-MPEG 포맷된 데이터는 표준 선명도 포맷된 데이터이고,
    상기 디스플레이 프로세서는 블록 포맷의 비디오 데이터를 받아들이고,
    상기 컨버터는 상기 표준 선명도 데이터를 블록 포맷으로 변환하는 다중 포맷의 비디오 신호 프로세서.
  3. 제 1항에 있어서, 상기 제 1 입력부에 의해서 수신되지 않는 압축된 데이터를 수신, 디코딩 및 압축 해제하기 위하여 상기 디코더에 연결되는 제 3 입력부(6)를 더 포함하는 다중 포맷의 비디오 신호 프로세서.
  4. 제 1항에 있어서, 상기 제 1 입력부 및 상기 제 2 입력부에 의해서 수신되는 데이터를 저장하기 위한 메모리(20)를 더 포함하는 다중 포맷의 비디오 신호 프로세서.
  5. 제 3항에 있어서, 상기 입력부들에 의해서 수신되는 데이터를 저장하기 위한 메모리를 더 포함하는 다중 포맷의 비디오 신호 프로세서.
  6. 제 4항에 있어서, 상기 메모리는 블록에 기초를 둔 데이터이며, 상기 컨버터에 의해서 변환된 다음에 저장하기 위한 데이터를 상기 제 1 입력부 및 상기 제 2 입력부로부터 수신하는 다중 포맷의 비디오 신호 프로세서.
  7. 제 4항에 있어서, 상기 메모리에 저장하기 이전에 상기 디코딩되고 압축 해제된 MPEG 데이터를 재압축하기 위한 재압축기(28)를 더 포함하는 다중 포맷의 비디오 신호 프로세서.
  8. 제 1항에 있어서, 상기 디스플레이 프로세서는 상기 디스플레이 프로세서에 연결된 디스플레이 장치와 호환성이 있는 출력 비디오 데이터 포맷을 제공하기 위하여 프로그램 가능한 다중 포맷의 비디오 신호 프로세서.
  9. 제 1항에 있어서, 상기 제 2 입력부는 표준 선명도 비디오 데이터를 수신하는 다중 포맷의 비디오 신호 프로세서.
  10. 제 8항에 있어서, 상기 컨버터는 상기 표준 선명도 데이터를 픽셀 블록으로 포맷하는 다중 포맷의 비디오 신호 프로세서.
  11. 디지털 비디오 신호 처리 시스템에 있어서,
    MPEG 포맷 데이터를 수신하기 위한 입력부(2)와,
    비-MPEG 포맷 데이터를 수신하기 위한 입력부(4)와,
    블록-대-선 컨버터(56)를 포함하며, 블록 포맷 MPEG 데이터와 선-대-블록 변환된(58) 비-MPEG 포맷 데이터를 처리하기 위한 디스플레이 프로세서(40)와,
    데이터를 상기 디스플레이 프로세서로부터 디스플레이 장치에 전달하기 위한 출력부(8)를 포함하는 디지털 비디오 신호 처리 시스템.
  12. 비디오 신호 처리 시스템에 있어서,
    MPEG 포맷 정보를 수신하기 위한 입력부(2)와, MPEG 디코더(16)와, 이미지 정보를 디스플레이 장치에 전달하기 위한 출력부를 구비한 디스플레이 프로세서(40)를 포함하는 제 1 처리 경로와,
    비-MPEG 포맷 정보를 수신하기 위한 입력부(4)와, 선-대-블록 컨버터(22)와, 상기 디스플레이 프로세서를 포함하는 제 2 처리 경로와,
    디스플레이 정보를 상기 제 1 및 제 2 처리 경로를 통하여 상기 디스플레이 출력부에 선택적으로 전달하기 위한 수단과,
    상기 제 1 및 제 2 처리 경로에 연결된 블록에 기초를 둔 메모리(20)를 포함하는 비디오 신호 처리 시스템.
  13. 제 12항에 있어서, 상기 디스플레이 프로세서는 블록-대-선 컨버터를 포함하는 비디오 신호 처리 시스템.
  14. 다중 포맷의 비디오 신호를 처리하기 위한 방법에 있어서,
    처리될 데이터를 포함하는 신호를 수신하는 단계(120)와,
    상기 수신된 신호를 MPEG 포맷 신호와 비-MPEG 포맷 신호중의 하나로 확인하는 단계(122)와,
    수신될 때 블록 포맷 데이터를 생산하기 위하여 입력 MPEG 포맷 신호를 디코딩하는 단계(124)와,
    수신될 때 블록 포맷 데이터를 생산하기 위하여 입력 비-MPEG 포맷 신호를 사전 처리하는 단계(126)와,
    상기 전달된 데이터를 디스플레이에 적당한 포맷으로 조건을 설정하는 단계(128)와,
    디스플레이 조건 설정된 데이터를 디스플레이 장치에 전달하는 단계(130)를 포함하는 다중 포맷의 비디오 신호를 처리하기 위한 방법.
  15. 제 14항에 있어서, 상기 사전 처리 단계는 선 포맷 데이터 또는 블록 포맷 데이터를 변환하는 다중 포맷의 비디오 신호를 처리하기 위한 방법.
  16. 제 14항에 있어서, 상기 조건 설정 단계는 블록 포맷 데이터를 선 포맷 데이터로 변환하는 다중 포맷의 비디오 신호를 처리하기 위한 방법.
  17. 제 14항에 있어서, 메모리에 블록 포맷 데이터를 기록하는 단계와 상기 디스플레이 조건 설정 단계 이전에 메모리로부터 블록 포맷 데이터를 읽는 단계를 더 포함하는 다중 포맷의 비디오 신호를 처리하기 위한 방법.
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