KR100510207B1 - 복수의 포맷을 가진 비디오 신호들을 처리하기 위한 프로세서 및 그 처리 방법 - Google Patents

복수의 포맷을 가진 비디오 신호들을 처리하기 위한 프로세서 및 그 처리 방법 Download PDF

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Abstract

비디오 디코더(10)는 비디오 데이터를 여러가지 입력 포맷으로부터 미리 결정된 출력 포맷으로 코드변환한다. 입력 데이터는 표준 선명도(NTSC 또는 PAL) 데이터 또는 MPEG2 압축된 데이터일 수 있다. 표준 선명도 데이터는 디코더(10)의 단일 디스플레이 프로세서(40)에 호환 가능한 블록 포맷으로 재배열된다. 디스플레이 프로세서는 MPEG2 포맷 데이터나 비-MPEG2 포맷 데이터를 선택적으로 처리하고 디스플레이 장치에 전달한다. 블록에 기초를 둔 프레임 메모리(20)는 처리하는 동안에 래스터 라인 포맷으로 표준 선명도 데이터 뿐만 아니라, MPEG2와 비-MPEG2 픽셀 블록 데이터를 저장한다.

Description

복수의 포맷을 가진 비디오 신호들을 처리하기 위한 프로세서 및 그 처리 방법{A PROCESSOR AND A METHOD FOR PROCESSING MULTIPLE FORMAT VIDEO SIGNAL}
본 발명은 디스플레이용 비디오 신호를 처리하는 것에 관한 것이다.
압축된 비디오 신호 전송 시스템, 예를 들면 MPEG2(동화상 표준화 그룹) 압축 포맷("동화상 및 관련된 오디오의 코딩(Coding of Moving Pictures and Associated Audio)," ISO/IEC JTC1/SC29/WG11 N0702(개정된),1994년 5월 10일)을 사용하는 시스템이 수많은 시험 장소로부터 HDTV(고선명 텔레비전) 디지털 신호를 현재 방송중이다. 상업적인 프로그램 방송은 첫 번째 HDTV 세트가 시장에 나올 때 곧 시작될 것으로 예정되어 있다. HDTV 신호는, 미국에서 NTSC 표준 신호를 처리하기 위한 텔레비전 수신기와 같은 현재의 텔레비전 수신기와는 호환되지 않는다. 그러므로, SD(표준 선명도) 세트가 즉시 쓸모없게 되는 것을 방지하기 위하여 NTSC나 PAL 텔레비전 표준에 따른 SD 텔레비전 신호가 계속 방송되는 과도기가 발생할 것이다. 또한 그 기간동안, 몇몇 프로그램은 방송자가 마주치게 될 전환 계획 때문에 MPEG2 포맷에서 사용할 수 없을 것이다.
비디오 데이터는 다른 공간 해상도(예를 들면, 라인 당 352, 480, 544, 640, 720...1920 픽셀 및 프레임 당 240, 480, 720, 1080 활성라인)를 가지고, 서로 다른 포맷(예를 들면 4:3 및 16:9 화상 디스플레이 종횡비; 4:4:4, 4:2:2, 및 4:2:0 데이터 샘플 포맷; 격행주사된 및 비격행주사된)으로 전송된다. 심미적 이유와 비용적 이유 때문에, 원래의 전송되기 전 포맷으로 압축해제된 신호를 디스플레이하는 능력을 비디오 신호 수신기에 갖추도록 하는 것은 일반적으로 실용적이지 못하다. 오히려, 압축해제된 비디오 신호의 여러 포맷들을 원하는 하나의 디스플레이 포맷으로 코드변환하기 위한 사후 압축해제 처리 회로가 포함되는 것이 바람직하다.
비디오 신호 처리 기술의 당업자에게 알려진 수많은 코드변환 또는 공간-시간(spatio-temporal) 변환 시스템이 있다. 일반적으로, 각각의 변환 시스템은 격행 에서 비격행으로의 변환, 또는 샘플, 라인, 또는 필드율 더블링과 같은 특별한 형식의 변환이 정해진다.
비디오 압축해제 시스템이 회로의 상당한 양의 회로를 포함한다 하더라도, 비-압축된 또는 표준 선명도의 비디오 신호를 처리하기 위한 추가적인 회로를 사용하는 것이 바람직하다. 수신기에 포함된 사후 처리 회로는 코드변환 회로의 양을 많이 증가시키지 않으면서 SD 비디오 신호를 코드변환 하여야 한다. 이것은, 디지털 MPEG2로 포맷의 텔레비전 신호가 디코딩된 픽셀 블록 포맷으로 MPEG2 호환성의 디스플레이 프로세서에 도달하기 때문에, 어렵다. SD 텔레비전 신호는 일반적으로, NTSC 또는 PAL 포맷에서 4:2:2 비율로 멀티플렉스된 아날로그 YCRCB 디스플레이-가능한 픽셀 라인(하나의 래스터 스캔)처럼 디스플레이 프로세서에 도착한다. 또한, SD 신호는 MPEG2 HD 신호와 관련된 많은 고선명도(HD) 디스플레이보다 더 낮은 해상도를 가진다. 영상에서 발생하는 움직임을 정확하게 보정하기 위한 상향변환은 영상이 격행 필드 데이터와 같이 시간적으로 표현되기 때문에 복잡한 처리이다. 디스플레이에 적당한 영상 프레임을 구성하기 위하여는 상당한 메모리가 요구된다.
도 1은 본 발명의 일실시예의 블록도.
도 2A는 본 발명을 이용한 SD/HDTV MPEG2 디코더와 디스플레이 처리 회로의 블록도.
도 2B는 도 2A에서 사용된 것과 같은 MPEG2 압축해제기의 일실시예를 도시하는 블록도.
도 2C는 도 2A의 디스플레이 프로세서의 블록도.
도 3은 라인-블록 변환의 예를 도시한 개략도.
도 4, 및 도 5A와 도 5B부터 도 8A와 도 8B는 디코더 회로에 의해서 구현된 여러 가지 신호의 포맷 변환을 도시한 개략도.
도 9는 본 발명에 따라서 디코더를 포함하는 수신기를 통한 신호 경로의 흐름도.
본 발명에 따라, 디지털 비디오 신호 처리 시스템은 MPEG2 호환성 데이터와 비-MPEG2 호환성 데이터 둘 모두를 수신한다. 블록 포맷 MPEG2 데이터와 라인-블록(line-block) 변환된 비-MPEG2 포맷 데이터를 처리하기 위한 블록-라인(block-to-line) 컨버터를 포함하는 디스플레이 프로세서는 디지털 비디오 데이터를 수신한다. 하나의 공통 메모리가 상기 시스템에 의한 처리동안에 MPEG2 포맷 데이터와 비-MPEG2 포맷 데이터를 저장한다.
도 1은 본 발명의 바람직한 실시예의 기본 요소를 도시하고 있다. 압축 데이터(compressed data ; CD) 입력단 및 MPEG2 입력단으로부터의 압축된 MPEG2 데이터는 압축된 MPEG2 데이터를 MPEG2 디코더(16)에 제공한다. MPEG2 데이터는 MPEG2 표준의 지침에 따라 압축되거나 전송되는 형태의 데이터 중 임의의 것일 수 있다. 이것은, 예를 들면, 고선명도 데이터와 표준 선명도 데이터를 포함한다. 디코딩된 MPEG2 데이터는 블록 메모리(20)에 제공되고, 블록 메모리로부터 디스플레이 프로세서(40)로 제공된다. 비-MPEG2인 표준 고선명도 데이터, 예를 들면 CCIR 601 포맷의 비디오 데이터는 라인 데이터를 받아들이고 이것을 블록 데이터로 변환하는 SD 인터페이스(22)에 의해서 수신된다. 블록 메모리(20)는 SD 인터페이스(22)로부터 표준 선명도(SD) 데이터를 블록 포맷으로 수신하고 필요할 때 이것을 상기 디스플레이 프로세서(40)에 제공한다. 디스플레이 프로세서(40)는 두 소스 모두로부터 메모리(20)를 통하여 블록 데이터를 수신하고, 포맷의 블록-라인 변환 및 종횡비 변환을 원하는 디스플레이 장치에 공급한다. 구성요소(16,20,22,40) 사이의 버스 구조는 도시된 것과 같이 하나의 공통 버스이거나 또는 각각의 구성요소(16,22,40)를 구성요소(20)에 연결하는 분리된 버스일 수도 있다.
도 2A는 서로 다른 포맷들로 발생하는 신호를 바람직한 하나의 포맷이나 복수의 포맷으로 변환하기 위한 디스플레이 처리 회로를 포함하는 압축된 비디오 신호 디코더 일부분을 도시한 블록도이다. 도시된 회로 모두는, 가능한 외부 메모리와 시스템 제어부를 제외하고, 특별한 시스템의 요구에 따라서, 단일 집적회로에 포함되거나 포함되지 않을 수도 있다. 도 2의 장치는 튜너/IF 회로, 디인터리빙(Deinterleaving) 회로, 에러 정정 회로 및 예를 들면 MPEG2 압축된 디지털 비디오 신호를 제공하기 위한 역전송 회로를 포함하는, 예를 들면, 고화질 텔레비전 수신기(Advanced Television Receiver;ATV)에 포함될 수 있다. 도 2A의 장치는, 텔레비전 수신기가 CCIR601과 같은 디지털 포맷으로 예를 들면, 디코딩된 NTSC, PAL, 또는 SECAM 신호(모두 SD라고 지칭되는)를 제공할 것이라고 가정한다. 추가로, 도 2A의 장치는 연속적이거나 버스트(burst) 상태 둘 모두의 형태로, 일정속도 및 가변속도로 전송할 수 있는 다른 소스들로부터의 압축된 비디오 신호를 수신하고 디코딩한다. 다른 데이터 포맷은, 수용 가능한 포맷으로 신호를 제공하는 컨버터를 추가함으로써, 디코더(10)에 입력될 수 있다. 그런 데이터 포맷은 컴퓨터 산업에서, 예를 들면 RGB, VGA, SVGA 등으로 알려진 것일 수도 있다.
디코더(10)는 SD 비디오 데이터가 아닌 외부로부터의 압축된 비디오 데이터를 디코더에 전달하는 인터페이스를 포함한다. 예를 들면, 입력 인터페이스(12)는 전체 시스템 제어기(14), MPEG2 제 1 압축해제기(Decompressor)(16), 그리고 메모리 인터페이스(18)와 연결될 수 있다. 입력 인터페이스(12)는 외부 데이터와 제어 신호를 디코더(10)의 여러 외부 장치에, 본 예에서는 21 비트 폭인 RBUS를 통하여 연결한다. 압축된 비디오 데이터는 압축해제 이전에 MPEG2 포맷의 패킷으로부터 보상되고 외부 메모리(20)에 버퍼링 된다.
비-MPEG2인, 표준 선명도 디지털 비디오는 8-비트 버스를 통하여 외부 소스로부터 SD 인터페이스(22)로 직접 인가된다. SD 데이터는 디지털 래스터 라인 포맷(digital raster line format), 즉 라인 단위(line-by-line)로 수신된다. SD 인터페이스(22)는 국부 메모리 제어기(local memory controller ; LMC)(24)와 함께 작동하며, SD 데이터를 디스플레이 프로세서(40)의 입력 요구에 적합한 픽셀 블록 데이터로서 외부 메모리(20)로 전달한다. SD 데이터가 라인 포맷의 픽셀 표현이기 때문에, 픽셀 데이터가 메모리(20)에 기록될 때, 상기 픽셀 데이터는 단순히 위치가 재구성됨으로서 픽셀 블록으로 된다. SD 데이터를 픽셀 블록으로 변환하는 것은 SD 데이터와 압축해제된 MPEG2 데이터 둘 모두가 동일한 디스플레이 프로세서에 의해서 처리되는 것이 가능해진다는 유리한 점이 있다.
SD 인터페이스(22)는 디스플레이 프로세서(40)를 바이패스시키거나 또는 제 2 호환성 디스플레이 프로세서를 제공하는 것보다 더 단순하고 비용이 덜 든다. 픽셀 블록 데이터가 래스터 라인 데이터와 동일하게 처리되지 않기 때문에, 바이패싱은 SD 데이터가 수신될 때 처리하기 위한 디스플레이 프로세서(40) 내의 많은 소자드을 재프로그래밍하고 재구성할 것을 요구한다. SD 인터페이스(22)는 특정 태스크를 처리하는 복잡하지 않은 소자이다. 이런 태스크들은 수신하며, 라인 당 픽셀의 수를 카운트하여, 정확한 양이나 정보가 항상 외부 메모리(20)에 출력되도록 하고, 블랭킹(blanking) 기간동안 데이터를 출력하지 않는 것을 보장하는 것을 포함한다. 더욱이, LMC(24)는 SD 인터페이스(22)에 의해서 수신되는 데이터의 재구성을 지시하는 단순한 알고리즘만을 요구한다.
도 3은 라인 형태에서 블록 형태로의 데이터 재구성의 일 예를 도시하고 있다. 일반적으로, SD 인터페이스(22)에 의해서 수신된 데이터는 디지털 형태이다. 그러나, 필요한 경우 데이터를 디지털 형태로 변환하는 컨버터(미도시)가 SD 인터페이스(22)의 입력단에 또는 그 이전에 쉽게 추가될 수도 있다. A부터 L 행은 4:2:2 종횡비와 래스터 라인 포맷을 구비한 픽셀 데이터를 표현하고 있다. 데이터 행은 수신된 데이터의 포맷에 따라서 계속된다. SD 인터페이스(22)는 휘도와 U와 V 색도 값을 분리함으로써 데이터를 재구성한다. 휘도 데이터는 8×8 블록으로 그룹지어지고, U와 V 색도 데이터는 4×4 블록으로 그룹지어진다. 색도 데이터 블록은 U 블록에서 홀수 데이터 위치를 포함하고 V 블록에서 짝수 위치를 포함한다. 또한, 4:2:2에서 4:2:0 종횡비로의 변환이 재구성하는 동안에 발생하였지만, 종횡비 변환은 디스플에이 장치의 입력 데이터 요구에 의존할 것이다. 재구성된 데이터는 외부 메모리(20)에 블록으로 저장된다.
한 번만 나타날 수도 있고, 가변 비율로 수신되거나, 또는 버스트로 수신될 수 있는 압축된 데이터는, 우선 CD(priority compressed data) 인터페이스(32)상의 디코더(10)에 의해서 수신된다. 데이터가 CD 인터페이스(32)에 제공될 때, 디코더(10)는 적절한 수신을 보증하기 위하여 상기 인터페이스 동작을 우선적으로 활성화시킨다. CD 인터페이스(32)는 압축된 비디오 데이터를 MPEG2 호환 포맷으로 수신한다. CD 인터페이스(32)는 8-비트 입력 및 128-비트 출력을 구비한 버퍼를 포함하여 데이터를 변형하고, 압축해제 이전에 그것을 외부 메모리(20)로 보낸다.
외부 메모리(20)는 또한 외부적으로 디코더(10)에 연결되며, 고선명도 텔레비전 신호를 위한 128 메가비트만큼 클 수도 있다. 연결부는 멀터플렉서/디멀티플렉서(26)를 통하여 연결되는 64-비트 버스이다. 유닛(26)은 128-비트 내부 메모리 데이터 버스(MEMORY BUS)로부터의 데이터를 64-비트 메모리 버스에 대한 데이터로 변형한다. LMC(24)는 외부 메모리(20)의 읽기/기록을 여러 가지 인터페이스와 여러 가지 처리 회로의 요구에 따라서 제어한다. LMC(24)는 비디오 데이터를 메모리(20)에 블록 포맷으로 저장하도록 프로그램되는데, 여기서 블록은 8×8 픽셀 데이터의 MPEG2 구조로 된 블록에 적합하다.
디코더(10)는 그것의 저장 용량 때문에 압축된 비디오 데이터를 위한 수신 및 타이밍 버퍼로서 외부 프레임 메모리(20)를 사용한다. 들어오는 데이터를 압축해제 이전에 저장하기 위하여 큰 저장 공간이 필요하다. 이 버퍼를 집적회로에 넣는 것은 상당한 물리적 공간을 차지한다는 불리한 점이 있다. 또한, 버퍼링은 프레임 재구성을 위한 픽셀 블록 형성을 쉽게한다. 오버헤드 정보는 압축해제를 위해서 필요한 정보를 얻는 시작 코드 검출기(34)에 의해서 검색된다.
압축된 입력 비디오 데이터는 초기 압축해제를 위해 외부 메모리(20)로부터 검색되고 MEMORY BUS를 통하여 MPEG2 압축해제기(16)에 인가된다. 다른 종류의 압축해제가 본 발명의 사상에 영향을 주지 않고 채용될 수 있다. 예측된 프레임의 MPEG2 압축해제는 영상을 압축해제하고 재구성할 필요가 있을 때 이전에 압축해제된 "앵커(anchor)" 프레임이 메모리에 저장되고 검색되는 것을 요구한다. 도 2A의 장치는 전체 프레임들이 메모리(20)에 저장되기 전에, 압축해제된 MPEG2 비디오 데이터의 제 2 압축을 포함하여, 이에 따라 수신기에서 요구되는 외부 메모리의 양이 상당히 감소하도록 하는 것이 바람직하다. 제 2 압축은 이하에서 재압축이라고 지칭된다.
제 1 압축 및 후속하는 압축해제는 트랜스포트 스트림으로 방송하기 위해 MPEG2 포맷으로 데이터를 포맷팅하는 것이다. 도 2B는 MPEG2 압축해제기의 일 예이다. 도 2A의 압축해제기(16)는 MPEP2 압축해제기를 위해 필요한 일반적 소자들을 보여주기 위해서 확대된 것이다. 코딩되고 압축된 MPEG2 데이터는 VLD(가변 길이 디코더)(100)에 의해서 RBUS상에서 수신된다. VLD(100)는 디코딩된 데이터를 역양자화기(102)로 전달하고, 역양자화기(102)는 역양자화된 데이터를 압축해제된 블록에 기초를 둔 MPEG2 데이터를 생산하는 역 이산 변환 프로세서(104)로 전달한다. 이 데이터는 결합기(106)에서 움직임 프로세서(108)로부터의 데이터와 결합되고 재압축기(28)로 전달된다.
재압축기(28)는 MPEG2 엔코더에서의 MPEG2 압축과 다르며, 많은 형태로 실행될 수 있다. 예를 들면 재압축은 블록 기초의 차동펄스 코드변조 및 후속적으로 고정, 가변, 또는 런-렝쓰 코딩(run length coding)을 포함할 수 있다. 대안적으로 재압축은 블록 기초의 허프만 코딩(Huffman coding)을 포함시킬 수도 있다. 압축은 무손실형 또는 손실형일 수 있다.
재압축은 MPEG2 압축해제기(16)와 MEMORY BUS 사이에 결합된 압축기(28)에 의해 도 2에서 실행된다. 이 경우, 디코딩되고 압축해제된 MPEG2 비디오 데이터는 외부 메모리(20)에의 저장 이후 데이터 재압축을 위한 압축기(28)에 인가된다. 재압축된 비디오 데이터는 움직임 처리 회로망에서 예측된 MPEG2 프레임을 재구성하기 위하여 검색될 때, 그것들은 압축해제기(30)에 먼저 인가되는데, 압축해제기(30)는 압축기(28)에 대해 역으로(inversly) 동작한다. 압축해제기(30)를 통과한 후, 상기 검색된 데이터는 화상 보상 처리 과정에서 예측된 프레임을 재구성하기 위하여 MPEG2 디코더(10)에 의해서 사용 가능한 상태가 된다.
HD 재압축된 비디오 프레임과 SD 비디오 프레임 둘 다 외부 메모리(20)로부터 검색되고, 도 2C에 도시된 것처럼, 원하는 종횡비와 디스플레이 해상도를 가지는 구성요소 신호로서 디스플레이하거나 저장하기 이전의 처리를 위해 MEMORY BUS를 통하여 디스플레이 프로세서(40)에 인가된다. 외부 메모리(20)로부터 검색된 데이터는 두 가지 기능을 수행하는 FIFO(42,44,46,48,50)를 통하여 디스플레이 프로세서(40)에 인가된다. 첫 번째가 데이터의 시간 버퍼링이다. 두 번째가 MEMORY BUS로부터의 16-바이트 폭의 데이터(128 비트)를 1-바이트 폭의 데이터{압축해제기(52)로 가는 MPEG2 데이터} 또는 4-바이트 폭의 데이터{LMU(54)로 가는 SD 데이터}로 변환시키는 것이다. 언급된 바이트 폭은 예시적이다.
디스플레이 프로세서(40)가 도 2C에 도시된다. 디스플레이 프로세서(40)에서, 재압축된 MPEG2 비디오 데이터가 압축해제기(52)에 먼저 인가되는데, 상기 압축해제기(52)는 압축해제기(30)와 유사하다. 압축해제기(52)는 블록 단위(block-by-block) 기반 상으로 압축해제된 비디오 휘도(Y)와 색도(C) 비디오 성분 신호를 제공한다. 압축해제기(52)로부터의 압축해제된 MPEG2 성분 신호는 각각의 휘도 및 색도 블록-라인 컨버터(56,58)에 인가된다. 블록-라인 컨버터는 라인 단위(line-by-line) 기반의 Y 및 C 성분 신호를 각각 휘도 수직 포맷 컨버터{LUMA VFC(60,74)}와 색도 수직 포맷 컨버터{CHROMA VFC(62, 73)}에 인가한다. 휘도 및 색도 율 컨버터(60,74; 62,73) 둘 다 수직 포맷 변환을 위한 회로(60,62) 및 수평 샘플율 변환을 위한 회로(74,73)를 포함한다. 수직 및 수평 컨버터는 컨버터 사이의 시간 전이를 조정하기 위해 FIFO(71,72)에 의해서 분리되어 있다.
샘플율 컨버터는 특정 시스템의 파라미터에 따라서 프로그램 가능하고, 화상당 라인의 개수를 증가시키거나 감소시킬 수 있으며, 그리고/또는 라인 당 픽셀의 수를 증가시킬 수 있다. 샘플율 컨버터로부터의 휘도 및 색도 성분 데이터는 성분 비디오 신호상의 텍스트 및/또는 그래픽을 오버레이하기 위해 알려진 바와 같이 선택적으로 설정되는 온-스크린 디스플레이(on-screen display;OSD)(64)에 연결된다. 시스템 제어기(14)나 입력 데이터 스트림 중 어느 하나는, 블록 기반상으로는 아니라 하더라도, 외부 메모리(20)에 저장되는 OSD 데이터를 제공할 수 있다.
디코더(10)는 SD 화상 포맷을 디인터레이싱(deinterlacing)하기 위한 회로 및 480(활성)라인 순차 주사 출력을 위한 회로를 포함한다는 장점이 있다. 이 회로는 LMU(54) 안에 위치된다. SD 화상 포맷은 480 활성 비월 주사 라인을 갖는다. 고해상도 모니터에 디스플레이 하기 위한 더 높은 수직 해상도가 나타나도록 하기 위하여, 출력은 480 활성 순차 주사 라인으로 증가된다.
LMU(Linear Motion-adaptive Upconverter)(54)는 출력 영상 디스플레이 장치에 의해서 요구되고 하나의 영상 프레임의 필드들을 비월주사함에 의해 유발되는 라인 변환을 실행한다. LMU(54)가 영상 움직임을 계산하고 동일하거나 더 높은 해상도의 순행 주사 출력을 발생시키기 위하여 인접 필드들로부터 동시에 SD 신호를 요구하기 때문에, SD 신호는 외부 메모리(20)에 저장되고 그 후 그것으로부터 검색된다. 이것은, MPEG2 포맷에서 알려진 것과 같은 움직임 보상이 아니다. 각각의 필드에 있어서, 연관된 라인들은 LMU(54)를 통과하며, LMU는 영상 움직임의 양에 기초를 둔 필드 라인들에 개재된(interstitial) 라인들을 계산한다. 영상 움직임은 이전 및 그 다음 필드에서 대응하는 픽셀 값 사이의 차로부터 계산된다. 움직임 값이 일반적으로 0 이라면, 이전 및 그 다음 필드로부터의 라인의 평균은 계산된 라인으로서 사용된다. 만약 정도가 큰 움직임이 현재 계산되고 있는 픽셀에 대해 존재한다면, 그 다음 픽셀값은 현재 필드에서 상기 개재 라인 위 및 아래의 라인들의 평균으로부터 계산된다. 만약 정도가 작은 움직임이 존재한다면, 개재 라인은 이전 필드에서의 라인 및 현재 필드로부터의 라인 평균의 조합으로부터 계산될 것이다. 더 많은 움직임이 존재할수록, 현재 필드의 현재 라인의 위 및 아래의 라인 평균이 인접한 필드들의 비월주사 라인에 비하여 더 많이 사용된다. 라인을 평균하기 위하여 인접한 라인들을 제공하도록 메모리(20)를 구속하기보다는, 휘도 블록-라인 컨버터(60)에 내장된 메모리가 인접한 라인들로부터 LMU(54)로 비디오 신호를 동시에 제공하도록 사용되는 것이 유리하다. 그러나, 이전 또는 이후의 라인들만이 컨버터(60)의 라인 메모리로부터 이용 가능하다. 게다가, LMU(54)는 필터를 통해 프레임들을 명확화하며 상기 프레임 내에서 발생하는 움직임에 기초를 둔 라인 및/또는 필드 지연을 명확화할 수 있다.
LMU(54)는 SD 데이터를 처리하기 위한 메모리를 요구하는데, 왜냐하면 영상 프레임이 원래의 영상로부터 움직임 정보를 정확하게 재구성하도록 시간적으로 처리되어야 하는 2개의 비월주사 필드로 표현되기 때문이다. 처리는 두 필드 모두로부터 인접한 라인이 이용 가능할 때까지는 완료될 수 없다. SD 데이터를 위한 하나의 영상 필드는 대략 240개의 활성라인들이다. 이전에 되었던 것처럼 이 기능을 위해 추가적인 내부 메모리를 제공하는게 아니라, 현재 처리되고 있는 데이터가 메모리(20)에 저장되고 이로부터 검색될 수 있다. 메모리(20)의 상당히 많은 부분은 비어있는데, 왜냐하면 (위에서 언급된) HD 데이터를 처리하기 위해서 이용되는 것과 같이 메모리가 완전히 이용되지는 않기 때문이다. 디스플레이 프로세서 집적회로에 국부 메모리를 제공하는게 아니라, LMU(54)로부터 메모리(20)로 데이터를 전달함으로써, 집적회로의 크기와 비용이 감소된다. 현재의 메모리 버스들(READ DATA BUS 및 WRITE DATA BUS), 그리고 LMU(24)와 관련된 펌웨어 때문에, 메모리(20)로의 전송은 빠르고 효율적이다.
데이터는 처리 소자들에 내장되는 FIFO 메모리(도면을 간략하게 하기 위하여 도시되지 않은)를 통하여 MEMORY BUS로/로부터 인가될 수 있다. 도 2A의 소자들은 디코더(10)가 끊임없는(seamless) 방식으로 동작하게 하는 입력 및/또는 출력 FIFO들을 구비한다. 데이터의 세그먼트를 버퍼/FIFO로 로딩함으로써, 각각의 소자는 해당 처리 소자 내에서 일정한 데이터 흐름을 유지하면서, 상기 데이터 세그먼트가 이용 가능할 때 MEMORY BUS에 접근할 수 있다.
디스플레이 프로세서는 도 2C에 도시된 것과 같이, 분리된 구역들인, 압축해제 클럭 영역(66)과 디스플레이 클럭 영역(68)을 제어하는 2개의 분리된 클럭을 구비한다. 압축해제 클럭 영역(66)은 블록-라인 변환 RAM(56,58)과 동기적으로 인터페이스해야만 하는 기능들 및 원하는 대역폭을 얻기 위하여 40 내지 81 MHz 클록율로 작동하는 기능들 모두를 포함한다. 디스플레이 클록 영역(68)은 27 내지 81 MHz 클록율에서 최종 출력과 동기적으로 작동하는 기능들을 포함한다. 두 개의 클록은 응용예에 따라서, 동일하거나 또는 서로 다른 속도(즉, 율)로 작동할 수 있다. 두 개의 클록 영역 사이를 지나가는 비디오 데이터는 수평 샘플율 컨버터 제어기로부터 나오는 FIFO에 대한 읽기 요구와 함께 FIFO(71,72)(휘도와 색도에 대하여 각각 하나)를 통과한다.
각각의 FIFO는 디스플레이 프로세서(40)와 LMC(24)로부터의 읽기 및 쓰기 승인 그리고 요구 신호에 응하는 제어로직(control logic)을 포함한다. 제어로직은 또한 각각의 FIFO 내 데이터의 양을 추적하고, 데이터 버스와 동일한 클록을 사용하는 FIFO의 "버스"단과 압축해제 클록을 사용하는 FIFO의 "디스플레이"단 사이의 비동기 인터페이스를 제어하기 위해 존재한다. 디스플레이 구역이 상기 제어로직을 포함하기 때문에, "버스" 클록을 실제로 중지시키는 회로의 양은 바람직하게 최소화된다.
제 1의 즉 MPEG2 압축해제된 데이터(그러나 제 2의 재압축된 데이터)는 블록 단위 기반 상에서 외부 메모리(20)에 의해 엑세스되고, 압축해제된 휘도 및 색도 픽셀 블록 값을 제공하는 휘도 및 색도 제 2 압축해제기로 FIFO3(46)과 FIFO4(48)를 통하여 인가된다. 압축해제된 휘도 및 색도 픽셀 값의 블록은 국부 RAM 메모리를 포함하는 각각의 블록-라인 컨버터(56,58)에 인가된다. 8×8 블록(휘도) 또는 4×4 블록(색도)의 모든 행은 각각의 국부 메모리에 기록된다. 메모리는 메모 출력 메모리에 연결된 컨버터 회로의 인스턴트 기능에 따라서 한 줄씩 또는 병렬로 여러 줄씩 읽어진다. 데이터가 읽히고 있을 때, 요구되는 국부 메모리의 양을 최소화하기 위하여 새로운 데이터가 바로 그 위치에 기록된다. 블록-라인 컨버터(56,58)의의 국부 메모리를 위한 예시적인 크기는 폭 16 바이트에 깊이 960 워드 및 폭 16 바이트에 깊이 720 워드이다. 국부 메모리들은, 입력 데이터를 국부 메모리에 저장하기 위한 16 바이트 폭의 데이터로 배열하도록, 그리고 각각의 수직 샘플율 컨버터에 의한 사용을 위한 메모리로부터 읽히는 16 바이트 폭의 데이터를 적절하게 배열하도록 입력 멀티플렉서와 출력 멀티플렉서를 포함한다.
고선명 16:9 디스플레이 상에 디스플레이되어질 압축해제된 MPEG2 비디오를 처리하기 위한 수평 및 수직 샘플율 컨버터는 각각 표 1 및 표 2에 실린 라인 변환을 실행할 것이다. 수평 컨버터는 81 MHz의 최대 픽셀 출력율이 가능해야만 한다.
수평 변환
입력 포맷 출력 포맷
352, 480, 544, 640, 720, 1280, 1920 1920
352, 480, 544, 640, 720, 960 960
352, 480, 544, 640, 720 720
삭제
수직 변환
입력 포맷 출력 포맷
720 순차 480 비월, 540 순차, 1080 비월
1080 비월 480 비월
240 CIF 480 비월, 540 순차, 1080 비월
480 비월 540 순차
삭제
표 1 및 표 2는 휘도 신호 변환을 기술하고 있다. 유사한 변환이 색도 신호에 대해서 실행된다. 색도에 있어서, 압축된 신호는 4:2:0 포맷이고, 상기 색도 변환은 4:2:0에서 4:2:2:로의 추가적인 변환을 포함한다. 대개 이 색도 처리는 임의의 다른 요구되는 수직 처리와 함께 포함될 것이다. 수직 색도 변환에 대하여, 2-탭 다중위상 필터가 결합된 리샘플링 및 4:2:2 대 4:2:0 변환을 위하여 일반적으로 사용된다.
도 4 내지 도 8A 및 8B에 있어서, X와 O가 정렬되지 않거나 부정확하게 중복되는 것이 나타날 수 있다. 도면이 대략의 위치를 도시하고 있기는 하지만, X 대 O의 일반적인 관계는 정확하다. 잘 나타나있는 정렬불량 또는 오버랩은 정확하며, 상기 변환의 비-정수 비(non-integer ratio) 때문에 발생한다.
도 4는 4:2:0 에서 4:2:2 로의 변환만이 요구될 때(즉, 480 순차주사 신호를 수신하고 480 비월주사 신호를 디스플레이하거나 1080 순차주사 신호를 수신하고 1080 비월주사 신호를 디스플레이 하는), 입력 및 출력 색도 라인의 수직/시간 관계를 개략적으로 묘사하고 있다. 도 4는 하나의 필드에서의 라인들의 일부를 표현한다. 원은 4:2:0 포맷에 있어 원래 픽셀을 나타낸다. "X"는 변환된 4:2:2 신호의 픽셀을 표현한다. 매 필드에 삽입된 라인들은 각 필드의 라인으로부터 계산된다. 도 4는 하나에 필드에 기초한 디스플레이를 도시하고 있다. 이런 경우에, 짝수의 색도 라인들(라인 0 으로 시작하는)은 첫 번째 또는 톱 필드(top field)를 생성하기 위하여 사용되고, 홀수의 색도 라인들은 두 번째 또는 보텀 필드(bottom field)를 생성하기 위하여 사용된다.
도 5A와 6A는 도 2A에 대하여 기술된 것과 유사한 형태의 휘도 변환 옵션을 도시하고 있다. 도 5A는 720 순차주사 포맷이 1080 비월주사 포맷으로 변환될 때 입력 및 출력 휘도 라인의 수직 및 시간 관계를 도시하고 있다. 도 6A는 720 순차주사 포맷이 480 비월주사 포맷으로 변환될 때 입력 및 출력 휘도 라인의 수직 및 시간 관계를 도시하고 있다.
도 5B와 6B는 위에 언급된 휘도 변환에 대하여 대응하는 색도 변환 옵션을 도시하고 있다. 도 5B는 720 순차주사 포맷이 1080 비월주사 포맷으로 변환될 때 입력 및 출력 색도 라인의 수직 및 시간 관계를 도시하고 있다. 도 6B는 720 순차주사 포맷이 480 비월주사 포맷으로 변환될 때 입력 및 출력 색도 라인의 수직 및 시간 관계를 도시하고 있다.
이런 예시적인 변환에는 시간적인 처리가 포함되지 않는다. 휘도 및 색도 처리는 수직 방향에서만 발생한다. 게다가, 입력 색도 정보는 프레임 기반이며, 오직 프레임에 기초를 둔 4:2:0 대 4:2:2 변환만이 고려될 필요가 있다.
도 7A와 7B는 다르다. 도 7A는 1080 비월주사 포맷이 480 비월주사 포맷으로 변환될 때 입력 및 출력 휘도 라인의 수직 및 시간 관계를 도시하고 있다. 도 7B는 1080 비월주사 포맷이 480 비월주사 포맷으로 변환될 때 입력 및 출력 색도 라인의 수직 및 시간 관계를 도시하고 있다.
도 8A와 8B는 LMU(54)에 의해서 실행되는 SD 비디오 신호의 휘도 및 색도 수직 변환을 각각 묘사하고 있다. 수직만의 처리가 아니라 수직 및 수평 처리가 이 변환에 포함된다는 것을 상기해야 한다. 일반적으로, 디인터레이싱 알고리즘(deinterlacing algorithm)의 동작은 720×480 비월주사(즉, CCIR601 해상도)까지의 영상 크기만이 요구된다. 이런 영상들은 MPEG2 디코딩 프로세스로부터 유래될 수 있거나 또는 SD 입력 포트로부터의 입력될 수 있다.
도 9는 본 발명의 원리에 따른 디코더를 포함하는 수신기를 통한 신호 경로의 흐름도이다. 입력 신호는 블록단계(120)에서 수신기에 의해 수신된다. 입력 신호는 위에 언급된 바와 같이 MPEG2 또는 비-MPEG2 호환성의 신호로 포맷의다. 신호 포맷은 블록단계(122)에서 식별되고 식별된 신호는 적당한 처리 경로로 향해진다. 만약 신호 포맷이 MPEG2 호환성이라면, 신호는 위에 언급된 것과 같이 블록단계(124)에서 디코딩되고, 디스플레이 프로세서와 호환성 있는 블록 데이터가 생성되어 메모리(20)에 저장된다. 만약 신호가 MPEG2 호환성이 아니라면, 신호는 위에 언급된 것과 같이 블록단계(126)에서 처리되어 메모리(20)에 저장된다. 이 데이터는 또한 도 1의 디스플레이 프로세서(40)와 호환성 있는 블록 데이터이다. 디스플레이 프로세서와 호환성 있는 블록 데이터는 메모리(20)로부터 디스플레이 프로세서(40)로 전달된다. 블록단계(128)는 디스플레이에 적합하게 신호를 콘디셔닝하는데, 즉 특정 디스플레이 장치, 또는 다른 저장 장치와 호환성이 있는 포맷의 데이터를 생성시키는 처리를 한다. 높은 해상도를 요구하는 데이터가 상기 처리 동안에 디스플레이 프로세서(40)와 메모리(20) 사이에서 전송된다. 마지막으로, 블록단계(130)에서 디스플레이 호환성 데이터가 디스플레이 장치(또는 저장매체)로 보내진다.
위에 기술된 공통 구조(common architecture)는 메모리(20)가 다르게 사용되고 있지 않을 때 뿐만 아니라 다른 표준 선명도 데이터 처리 동안에 필드 및 프레임 영상 정보를 메모리(20)에 저장하는데 유용하다. 예를 들면, 표준 선명도 데이터는 흔히 영상 필드나 프레임을 저장하기 위하여 충분한 메모리를 사용할 수 있는 콤필터(comb filter)에 의해서 여과된다. 이 메모리는 다른 기능을 위하여 사용되는 메모리와 일반적으로 구별된다. 상기 기술된 공통적인 구조를 이용함으로써, 프레임 메모리가 사용될 수 있고 그에 따라 설계 및 실현 비용상의 절약이 될 수 있다. 온 스크린 디스플레이는 또한 분리된 메모리에 대한 필요성을 제거하기 위하여 동일한 방식으로 메모리(20)를 사용할 수 있다.
앞에서 언급한 점에서 보아 이후에 첨부된 청구항에 의해 정의된 것처럼, 본 발명의 시상과 범주 내에서의 다양한 변형이 이루어질 수 있다는 점과 본 발명이 제공된 예에 한정되지 않는다는 점은 당업자에게는 자명할 것이다.상술한 바와 같은 본 발명은 디스플레이용 비디오 신호를 처리하는 장치 및 방법 등에 이용할 수 있다.

Claims (14)

  1. 복수의 포맷을 가진 비디오 신호들을 처리하기 위한 디지털 프로세서에 있어서:
    고선명도 포맷의 비디오 데이터와 표준 선명도 포맷의 비디오 데이터를 수신하기 위한 입력 회로망(2,4,6)과;
    상기 입력 회로망에 연결되어, 고선명도 디코딩되고 압축해제된 비디오 데이터를 픽셀 블록 포맷으로 생성하는 디코더(16)와;
    프로세서에 의해서 처리되도록 하기 위하여 고선명도 포맷의 비디오 데이터를 저장하는 메모리(20)와;
    디스플레이하기 위해 상기 고선명도 포맷의 비디오 데이터를 처리하는 디스플레이 프로세서(40)와;
    상기 입력 회로망에 연결되어, 상기 표준 선명도 포맷의 데이터를 상기 고선명도 포맷의 데이터와 호환되는 픽셀 블록 포맷으로 변환하는 컨버터(22)를 포함하고;
    여기서, 상기 메모리(20)는 고선명도 포맷의 비디오 데이터와 변환된 표준 선명도 포맷의 비디오 데이터를 저장하는 공통 메모리를 제공하며;
    상기 디스플레이 프로세서(40)는 디스플레이하기 위해 상기 변환된 표준 선명도 포맷의 비디오 데이터를 또한 처리하는,
    복수의 포맷을 가진 비디오 신호들을 처리하기 위한 디지털 프로세서.
  2. 제 1항에 있어서, 상기 고선명도 포맷의 비디오 데이터는 MPEG2 호환성이며, 상기 디스플레이 프로세서(40)는 픽셀 블록 포맷으로 비디오 데이터를 받아들이는, 복수의 포맷을 가진 비디오 신호들을 처리하기 위한 디지털 프로세서.
  3. 제 2항에 있어서, 상기 메모리(20) 저장하기 전에 상기 디코딩되고 압축해제된 MPEG2 비디오 데이터를 재압축하는 재압축기(28)를 더 포함하는, 복수의 포맷을 가진 비디오 신호들을 처리하기 위한 디지털 프로세서.
  4. 제 1항에 있어서, 상기 입력 회로망(2, 4, 6)은 버스트 압축 비디오 데이터를 수신하는, 복수의 포맷을 가진 비디오 신호들을 처리하기 위한 디지털 프로세서.
  5. 제 2항에 있어서, 상기 메모리는 블록-기반의 데이터와, 래스터 포맷의 필드 및 프레임 데이터를 수신하는, 복수의 포맷을 가진 비디오 신호들을 처리하기 위한 디지털 프로세서.
  6. 제 1항에 있어서, 상기 디스플레이 프로세서(40)는 상기 디스플레이 프로세서(40)에 연결된 디스플레이 장치와 호환성이 있는 출력 비디오 데이터 포맷을 제공하도록 프로그램가능한, 복수의 포맷을 가진 비디오 신호들을 처리하기 위한 디지털 프로세서.
  7. 제 1항에 있어서:
    상기 입력 회로망(2, 4, 6)은, MPEG2 포맷 비디오 데이터를 수신하기 위한 입력부(2)와 비-MPEG2 포맷 비디오 데이터를 수신하기 위한 입력부(4)를 포함하고;
    상기 디스플레이 프로세서(40)는, 블록 포맷 MPEG2 데이터 및 라인-블록(line-to-block) 변환된 비-MPEG2 포맷 데이터를 처리하기 위하여, 블록-라인(block-to-line) 컨버터(56)를 포함하고; 또한
    상기 공통 메모리(20)는 상기 디지털 프로세서에 의해서 처리되는 동안 상기 MPEG2 포맷 데이터와 상기 비-MPEG2 포맷 데이터를 저장하는,
    복수의 포맷을 가진 비디오 신호들을 처리하기 위한 디지털 프로세서.
  8. 제 7항에 있어서, 상기 메모리는 픽셀 블록-기반 데이터와, 래스터 포맷의 필드 및 프레임 데이터를 수신하는, 복수의 포맷을 가진 비디오 신호들을 처리하기 위한 디지털 프로세서.
  9. 제 1항에 있어서:
    상기 입력 회로망(2, 4, 6)과 연관된 제 1 처리 경로로서, MPEG2 포맷 비디오 정보를 수신하기 위한 입력부(2)와, 상기 디코더에 대응하는 MPEG2 디코더(16)와, 영상 정보를 디스플레이 장치에 전달하기 위한 출력부를 구비한 상기 디스플레이 프로세서(40)를 포함하는, 제 1 처리 경로와;
    상기 입력 회로망(2, 4, 6)과 연관된 제 2 처리 경로로서, 표준 선명도 포맷 정보를 수신하기 위한 입력부(4)와, 라인-블록 컨버터(22)와, 상기 디스플레이 프로세서(40)를 포함하는, 상기 입력 회로망과 연관된 제 2 처리 경로와;
    디스플레이 데이터를 상기 제 1 처리 경로 및 상기 제 2 처리 경로를 통하여 상기 디스플레이 출력부에 선택적으로 전달하기 위한 스위칭 수단을,
    포함하며; 여기서
    상기 공통 메모리(20)는 블록-기반형이며 상기 제 1 처리 경로 및 제 2 처리 경로에 연결되며;
    상기 디스플레이 프로세서(40)는 상기 표준 선명도 포맷의 비디오 데이터의 해상도를 변화시키기 위한 수단을 포함하며; 그리고
    상기 스위칭 수단은 상기 표준 선명도 포맷의 비디오 데이터를 상기 메모리에 저장하는,
    복수의 포맷을 가진 비디오 신호들을 처리하기 위한 디지털 프로세서.
  10. 제 9항에 있어서, 상기 메모리(20)는 픽셀 블록-기반 비디오 데이터와, 래스터 포맷의 필드 및 프레임 데이터를 수신하는, 복수의 포맷을 가진 비디오 신호들을 처리하기 위한 디지털 프로세서.
  11. 복수의 포맷을 가진 비디오 신호들을 처리하기 위한 방법에 있어서:
    처리될 데이터를 포함하는 신호를 수신하는 단계(120)와;
    상기 수신된 신호를 MPEG2 포맷 신호 및 표준 선명도 포맷 신호 중의 하나로서 식별하는 단계(122)와;
    수신될 때 입력 MPEG2 포맷 신호를 디코딩하여 픽셀 블록 포맷 비디오 데이터를 생성시키는 단계(124)와;
    상기 MPEG2 포맷 비디오 데이터를 메모리에 저장하는 단계와;
    입력 표준 선명도 포맷 신호를 사전-처리하여 상기 MPEG2 포맷의 비디오 데이터와 호환되는 픽셀 블록 포맷 비디오 데이터를 생성하는 단계(126)와;
    상기 사전-처리된 표준 해상도 포맷 비디오 데이터를 상기 메모리에 저장하는 단계와;
    상기 픽셀 블록 포맷 비디오 데이터를 영상 디스플레이하기에 적절한 포맷으로 콘디셔닝(conditioning)하는 단계(128); 및
    디스플레이 콘디셔닝된 비디오 데이터를 디스플레이 장치에 전달하는 단계(130)를
    포함하는, 복수의 포맷을 가진 비디오 신호들을 처리하기 위한 방법.
  12. 제 11항에 있어서, 상기 사전-처리 단계는 라인 포맷 비디오 데이터를 픽셀 블록 포맷 비디오 데이터로 변환하는, 복수의 포맷을 가진 비디오 신호들을 처리하기 위한 방법.
  13. 제 11항에 있어서, 상기 콘디셔닝 단계는 픽셀 블록 포맷 비디오 데이터를 라인 포맷 비디오 데이터로 변환하는, 복수의 포맷을 가진 비디오 신호들을 처리하기 위한 방법.
  14. 제 11항에 있어서: 상기 메모리는 픽셀 블록-기반 데이터와, 래스터 포맷의 필드 및 프레임 데이터를 수신하는, 복수의 포맷을 가진 비디오 신호들을 처리하기 위한 방법.
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