KR0134483B1 - 디코더에 있어서 어드레스 보정 회로(address correction circuit of the decoder) - Google Patents

디코더에 있어서 어드레스 보정 회로(address correction circuit of the decoder)

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KR0134483B1 KR1019940013293A KR19940013293A KR0134483B1 KR 0134483 B1 KR0134483 B1 KR 0134483B1 KR 1019940013293 A KR1019940013293 A KR 1019940013293A KR 19940013293 A KR19940013293 A KR 19940013293A KR 0134483 B1 KR0134483 B1 KR 0134483B1
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Abstract

본 발명에 의한 어드레스 보정 회로에서는 MPEG-2의 매크로 블럭을 각 블럭별로 6분할하여 이를 병렬 처리할 경우 생기는 각 모듈별 어드레스 오차를 이진코딩한 블럭 모듈의 고유 번호와 움직임 벡터에서 블럭위치를 나타내는 비트열을 이용하여 간단히 판단 및 보정할 수 있는 회로 구성이 가능하다는 이점이 있다.

Description

디코더에 있어서 어드레스 보정 회로
제 1도는 MPEG-2에 있어서 매크로 블럭을 구성하는 각 블럭들의 저장 위치를 설명하기 위한 도면.
제 2도는 Y프레임 상에서 움직임 벡터에 의해 구성된 매크로 블럭의 예를 나타낸 도면.
제 3도는 Y프레임 상에서 움직임 벡터에 의해 구성된 매크로 블럭과 매크로 블럭을 구성하는 각 블럭들의 예를 나타낸 도면.
제 4도는 MPEG-2의 메인 프로파일 하이 레벨에 해당하는 수평방향 움직임 벡터의 비트별 의미를 나타낸 도면.
제 5도는 MPEG-2의 메인 프로파일 하이 레벨에 해당하는 수직방향 움직임 벡터의 비트별 의미를 나타낸 도면.
제 6a도는 본 발명에 의한 어드레스 보정 회로의 제1실시예를 설명하기 위한 테이블.
제 6b도는 본 발명에 의한 어드레스 보정 회로의 제1실시예에 따른 회로도.
제 7a도는 본 발명에 의한 어드레스 보정 회로의 제2실시예를 설명하기 위한 테이블.
제 7b도는 본 발명에 의한 어드레스 보정 회로의 제2실시예에 따른 회로도.
*도면의 주요부분에 대한 부호의 설명*
11,13:앤드 게이트15,17:인크리멘터
21,23:배타적 부정 논리합 게이트25,27:멀티플렉서
본 발명은 디코더에 있어서 어드레스 보정 회로에 관한 것으로, 특히 MPEG-2 6분할 구조의 디코더에 있어서 움직임 벡터와 블럭번호를 이용하여 간단히 어드레스를 보정하기 위한 회로에 관한 것이다.
1980년대의 디지탈 비디오 기술의 눈부신 발전에 힘입어 화상회의, 디지탈 방송코덱, 화상전화 등과 같은 다양한 전기통신 응용에 디지탈 비디오 압축기술의 이용이 가능하게 되었다.
또한, 컴퓨터 업계, 전기통신업계 및 가전업계들도 점진적으로 디지탈 비디오 압축 등과 같은 많은 기술들을 공유하고 있다.
정보처리 업계들의 다른 응용부분 사이의 기술공유 관점에서 ISO(International Organization for Standardization)는 디지탈 저장매체(DSM)용의 비디오 및 관련 오디오 표준개발을 시작했다.
여기서, 디지탈 저장 매체 개념은 CD-ROM, DAT와 같은 일반적인 저장장치들 뿐만 아니라 ISDN 및 LAN과 같은 전기통신 채널들도 포함된다.
이러한 표준화 노력은 MPEG(Moving Picture Experts Group)을 탄생시켰다.
MPEG 표준화활동은 MPEG-비디오, MPEG-오디오 및 MPEG-시스템으로 구성되어 있다.
그 중 MPEG-비디오는 비디오 신호압축 알고리즘 표준화를, MPEG-오디오는 디지탈 오디오 신호압축 알고리즘 표준화를, 그리고 MPEG-시스템은 압축된 다단 비디오 및 오디오 비트 스트림의 동기 및 다중화문제를 다루고 있다.
MPEG 표준화활동은 응용코덱의 데이타율에 따라, 일반적으로 MPEG-1 및 MPEG2(MPEG-3 포함)단계로 나눈다.
그 중 MPEG-1은 비디오 및 관련 오디오를 약 1.5Mbps 이하로, MPEG-2는 약 15Mbps 급으로 압축시킬 수 있는 알고리즘을 연구한다.
제 1도는 MPEG-2 6분할 처리구조에 있어서 매크로 블럭을 구성하는 각 블럭들의 저장 위치를 설명하기 위한 도면으로서, 한 매크로 블럭을 구성하는 여섯개의 블럭들(Y0,Y1,Y2,Y3,U,V)을 여섯개의 독자 모듈을 통해 병렬로 움직임 보상하는 경우, Y0~Y3을 담당하는 4개의 모듈은 실제 매크로 블럭의 1/4만큼의 데이타만을 각 로컬 메모리에 저장한다.
그러나, 매 매크로 블럭에 따라오는 움직임 벡터는 전체 매크로 블럭을 그 단위로 사용함으로써 각 모듈(Y0~Y3)이 병렬적으로 움직임 벡터를 해석하게 되면 각 로컬 메모리에서의 위치가 달라지게 된다.
이를 제2도와 제3도를 참조하여 상세히 설명하면 다음과 같다.
제 2도에 도시된 바와 같이 Y프레임 상에서 움직임 벡터에 의해 구성된 한 매크로 블럭의 예를 살펴보면, Y0~Y3이 분할 처리되는 경우 각 모듈은 자기 모듈에 해당하는 블럭 정보만을 로컬 메모리에 담고 있다.
즉, a부분은 Y1모듈에, b부분은 Y3모듈에, c부분은 Y0모듈에, d부분은 Y2모듈에 저장되어 있다.
그러나, 제 3도에 도시된 바와 같이 움직임 벡터가 수평으로 5번째이며 수직으로 2번째인 매크로 블럭에서, 수평으로 10번째이며 수직으로 5번째인 화소를 가리켰다면, 제2도에 도시된 예의 경우 Y1블럭은 정확한 어드레스를 가리키게 되지만 나머지 Y0,Y2,Y3블럭은 잘못된 어드레스를 가리키게 된다.
따라서, Y0,Y2,Y3블럭 모듈들은 원래의 움직임 벡터로부터 구한 어드레스를 해당하는 로컬 메모리에 맞도록 보정해야 할 필요가 있다.
따라서 본 발명의 목적은 MPEG-2의 매크로 블럭을 각 블럭별로 6분할하여 이를 병렬처리할 경우 각 블럭에서의 예상 어드레스를 임직임 벡터와 블럭 번호를 이용하여 보정하기 위한 어드레스 보정 회로를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명에 의한 어드레스 보정회로는 MPEG-2의 매크로 블럭을 6분할하여 병렬 처리하는 디코더에 있어서, 상기 분할된 블럭모듈의 고유번호와 수평, 수직성분 움직임 벡터에서 블럭위치를 나타내는 비트열을 이용하여 수평, 수직 예상 어드레스가 매크로 블럭 단위의 보정이 필요한지 여부를 판단하기 위한 어드레스 보정 판단부; 및 상기 어드레스 보정 판단부의 판단에 따라서 상기 수평, 수직 예상 어드레스를 1만큼 증가시켜 출력하기 위한 어드레스 보정부를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여 본 발명에 의한 어드레스 보정 회로는 MPEG-2의 매크로 블럭을 6분할하여 병렬 처리하는 디코더에 있어서, 상기 분할된 블럭 모듈의 고유 번호와 수평, 수직 성분 움직임 벡터에서 블럭 위치를 나타내는 비트열을 이용하여 수평, 수직 예상 어드레스가 화소 단위의 보정이 필요한지 여부를 판단하기 위한 어드레스 보정 판단부; 및 상기 어드레스 보정 판단부의 판단에 따라서 상기 수평화소성분과 `0'중 하나를, 수직라인성분과 '0'중 하나를 선택적으로 출력하기 위한 어드레스 보정부를 포함하는 것을 특징으로 한다.
이하, 본 발명에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제 4도는 MPEG-2의 메인 프로파일 하이 레벨에 해당하는 수평 방향 움직임 벡터의 비트별 의미를 나타낸 도면으로서, '0'비트는 반화소(half PEL(Picture ELement)), `1~3' 비트는 수평 화소위치, '4'비트는 매크로 블럭에서 수평 블럭위치, '5~11'비트는 매크로 블럭 번호, '12'비트는 부호 비트를 각각 나타낸다.
제 5도는 MPEG-2의 메인 프로파일 하이 레벨에 해당하는 수직 방향 움직임 벡터의 비트별 의미를 나타낸 도면으로서, '0'비트는 반화소(half pel), '1~3'비트는 수직 라인번호, '4'비트는 매크로 블럭에서 수직 블럭위치, '5~7'비트는 수직 슬라이스번호, '8'비트는 부호비트를 각각 나타낸다.
제 6a도는 본 발명에 의한 어드레스 보정 회로의 제1실시예를 설명하기 위한 테이블이고, 제 6b도는 본 발명에 의한 어드레스 보정 회로의 제1실시예에 따른 회로도로서, 어드레스 보정 판단부를 구성하는 두개의 앤드게이트(11,13)와 어드레스 보정부를 구성하는 두개의 인크리멘터(15,17)로 이루어진다.
제 7a도는 본 발명에 의한 어드레스 보정 회로의 제 2실시예를 설명하기 위한 테이블이고, 제 7b도 본 발명에 의한 어드레스 보정 회로의 제 2실시예에 따른 회로도로서, 어드레스 보정 판단부를 구성하는 두개의 배타적 부정 논리합 게이트(21,23)와 어드레스 보정부를 구성하는 두개의 멀티플렉서(25,27)로 이루어진다.
그러면 제5도 내지 제7도를 참조하여 본 발명의 동작에 대하여 설명하기로 한다.
우선, 각 모듈(Y0~Y3)의 고유번호를 0~3으로 주고, 이들의 이진 수치인 00, 01, 10,11과 수평, 수직방향 움직임 벡터 성분 중 블럭의 위치를 나타내는 υ4, ｈ4비트와의 관계로부터 어드레스 보정 여부를 알아낼 수 있다.
어드레스의 보정은 크게 매크로 블럭 단위의 보정과 화소 단위의 보정으로 나눌 수 있다.
움직임 벡터는 매크로 블럭을 기준으로 코딩되었기 때문에 블럭 단위의 병렬 처리시에는 각 모듈의 고유 번호에 따라 수평방향 혹은 수직방향으로 매크로 블럭 위치를 1만큼 증가시켜야 하는 경우가 생긴다.
또한, ｈ1~ｈ3, υ1~υ3이 가리키는 블럭내의 화소 위치가 각 모듈의 고유번호에 따라 적용되어야 하는 경우와, 그렇지 않은 경우로 나누어진다.
이와 같은 두 종류의 어드레스 보정은 다음과 같은 방법에 의해 간단히 이루어질 수 있다.
우선, 매크로 블럭 단위의 보정은, 제 6A도에 도시된 테이블에 있어서, BN은 각 모듈의 고유번호를, υ4ｈ4는 움직임 벡터(수직, 수평)의 성분으로부터 이루어진 두 비트열을 나타내고, 테이블내의 각 요소는 수직, 수평방향의 어드레스에 대하여 매크로 블럭 단위 보정의 필요 여부를 나타낸다.
즉, '1'은 어드레스 보정이 필요한 것을 나타내고, '0'은 필요 없음을 나타낸다.
제 6A도와 같은 테이블을 구현하기 위해서는 제 6B도와 같은 회로가 필요하다.
제 6B도를 참조하면, 제 1앤드 게이트(11)는 v4 와 에 대하여 논리곱을 수행하여 그 결과 신호를 inc_h 신호로서 제 1인크리멘터(15)에 공급하고, 제 2앤드 게이트(13)는 ｈ4와에 대하여 논리곱을 수행하여 그 결과 신호를 inc_v 신호로서 제 2인크리멘터(17)에 공급한다.
제 1인크리멘터(15)와 제 2인크리멘터(17)는 각각 제 1앤드게이트(11)와 제 2앤드 게이트(13)에서 출력되는 inc_h, inc_v 신호에 따라서 입력되는 수평 어드레스 성분과 수직 어드레스 성분을 1만큼 증가시켜 출력한다.
즉, 제1인크리멘터(15)는 inc_h가 '하이' 논리상태이면 수평어드레스 성분을 1만큼 증가시켜 출력하는 한편, '로우'논리상태이면 그대로 통과시키고, 제 2인크리멘터(17)는 inc_v 신호가 '하이'논리상태이면 수직 어드레스 성분을 1만큼 증가시켜 출력하는 한편, '로우'논리상태이면 그대로 통과시킨다.
한편, 화소 위치의 보정은, 제 7a도에 도시된 테이블에 있어서 BN은 각 모듈의 고유번호를, υ4ｈ4는 움직임 벡터(수직, 수평)의 성분으로부터 이루어진 두 비트열을 나타내고, 테이블 내의 각 요소는 수직, 수평방향의 어드레스에 대하여 화소위치 보정의 필요 여부를 나타낸다.
즉, '1'은 어드레스 보정이 필요한 것을 나타내고, '0'은 필요없음을 나타낸다.
제 7a도와 같은 테이블을 구현하기 위해서는 제7b도와 같은 회로가 필요하다.
제 7b도를 참조하면, 제 1배타적 부정 논리합 게이트(21)는 ｈ4와 BN0에 대하여 배타적 논리합을 수행하여 그 결과신호를 sel 신호로서 제1멀티플렉서(25)에 공급하고, 제2배타적 부정 논리합 게이트(23)는υ4와 BN1에 대하여 배타적 논리합을 수행하여 그 결과 신호를 sel 신호로서 제2멀티플렉서(27)에 공급한다.
제1멀티플렉서(25)는 제1배타적 부정 논리합 게이트(21)에서 출력되는 sel 신호에 따라서 입력되는 수평 화소 성분과 '0'을 선택적으로 출력하고, 제2멀티플렉서(27)는 제 2배타적 부정 논리합 게이트(23)에서 출력되는 sel 신호에 따라서 입력되는 수직 라인성 분과 '0'을 선택적으로 출력한다.
즉, 제 1멀티플렉서(25)는 sel 신호가 '하이'논리상태이면 수평 화소 성분을, '로우'논리상태이면 '0'을 출력하고, 제 2멀티플렉서(27)는 sel신호가 '하이'논리상태이면 수직 라인 성분을, '로우'논리상태이면 '0'을 출력한다.
상술한 바와 같이 본 발명에 의한 어드레스 보정 회로에서는 MPEG-2의 매크로 블럭을 각 블럭별로 6분할하여 이를 병렬 처리할 경우 이진코딩한 블럭 모듈의 고유 번호와 움직임 벡터에서 블럭 위치를 나타내는 비트열을 이용하여 어드레스 보정 여부를 판단한 후 각 블럭에서의 예상 어드레스를 보정함으로써 회로를 간소화한 이점이 있다.

Claims (2)

  1. MPEG-2의 매크로 블럭을 6분할하여 병렬 처리하는 디코더에 있어서,
    상기 분할된 블럭 모듈의 고유 번호와 수평, 수직 성분 움직임 벡터에서 블럭위치를 나타내는 비트열을 이용하여 수평, 수직 예상 어드레스가 매크로 블럭 단위의 보정이 필요한지 여부를 판단하기 위한 어드레스 보정 판단부; 및
    상기 어드레스 보정 판단부의 판단에 따라서 상기 수평, 수직 예상 어드레스를 1만큼 증가시켜 출력하기 위한 어드레스 보정부를 포함하는 것을 특징으로 하는 어드레스 보정 회로.
  2. MPEG-2의 매크로 블럭을 6분할하여 병렬 처리하는 디코더에 있어서,
    상기 분할된 블럭 모듈의 고유 번호와 수평, 수직 성분 움직임 벡터에서 블럭위치를 나타내는 비트열을 이용하여 수평, 수직 예상 어드레스가 화소 단위의 보정이 필요한지 여부를 판단하기 위한 어드레스 보정 판단부; 및
    상기 어드레스 보정 판단부의 판단에 따라서 상기 수평 화소 성분과 '0'중 하나를, 수직 라인 성분과 '0'중 하나를 선택적으로 출력하기 위한 어드레스 보정부를 포함하는 것을 특징으로 하는 어드레스 보정 회로.
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