JP2001526848A - 多重フォーマットビデオ信号処理装置 - Google Patents

Abstract

(57)【要約】 ビデオデータを様々な入力フォーマットから所定の出力フォーマットにトランスコードする機能を備えたビデオ復号器（１０）を開示する。入力データは、標準精細度（ＮＴＳＣまたはＰＡＬ）データでもＭＰＥＧ圧縮データでもよい。標準精細度データは、復号器（１０）の単一表示処理装置（４０）との互換性を持たせるためにブロックフォーマットに再配置される。表示処理装置（４０）はブロック／ライン変換器（５６、５８）を含み、ＭＰＥＧフォーマットデータまたは非ＭＰＥＧフォーマットデータのいずれかを選択的に処理して、表示装置に搬送する。ブロックベースメモリ（２０）は、ＭＰＥＧと非ＭＰＥＧの画素ブロックデータを格納する。復号器は、バースト伝送と非連続伝送の受信および表示が可能である。

Description

【発明の詳細な説明】 多重フォーマットビデオ信号処理装置 技術分野 本発明は、ビデオ信号を表示するための処理に関する。 背景情報 圧縮ビデオ信号伝送システム、たとえばＭＰＥＧ−２（Ｍｏｔｉｏｎ Ｐｉｃ ｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）圧縮フォーマット（「Ｃｏｄｉｎｇ ｏｆ Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅｓ ａｎｄ Ａｓｓｏｃｉａｔｅｄ Ａｕ ｄｉｏ」ＩＳＯ／ＩＥＣ ＪＴＣＩ／ＳＣ２９／ＷＧ１１ Ｎ０７０２（改訂） １９９４年５月１０日）を使用したシステムでは、現在数カ所の試験場からＨＤ ＴＶ（高精細度テレビジョン）のデジタル信号を放送している。最初のＨＤＴＶ 受像機が市場に登場するのに合わせて商用プログラム放送が開始される計画であ る。ＨＤＴＶ信号と現在のテレビジョン受像機との間には、米国のＮＴＳＣ標準 信号処理におけるような互換性がない。したがって、ＳＤ受像機がすぐにも使い ものにならなくなることのないように移行期間が設けられ、その間はＮＴＳＣま たはＰＡＬテレビジョン標準方式に準拠するＳＤ（標準精細度）テレビジョン信 号の放送が継続される。さらに、放送局が移行準備によって、一部のプログラム が一定期間ＭＰＥＧフォーマットでは利用できなくなる。 ビデオデータは、様々なフォーマット（たとえば、画像表示縦横比４：３およ び１６：９、データサンプルフォーマット４：４：４、４：２：２、および４： ２：０、飛び越し／非飛び越し走査など）ならびに様々な空間解像度（たとえば 、ライン当たり画素数３５２、４８０、５４４、６４０、７２０…１９２０およ びフレーム当たりアクティブライン２４０、４８０、７２０、１０８０など）で 伝送される。通常、ビデオ信号受信機に伝送前のフォーマットで圧縮解除信号を 表示できる機能を備えるのは、美的感覚および経費の両面から見て非実用的であ る。むしろ、圧縮解除後処理回路を組み込んで、様々なフォーマットの圧縮解除 ビデオ信号を希望の表示フォーマットにトランスコードする方が好ましい。 ビデオ信号処理分野の当業者に知られている数多くのトランスコーディングま たは時空変換システムがある。一般に、それぞれが飛び越しから非飛び越しへの 変換、あるいはサンプル、ライン、またはフィールドレートの倍加など、特定タ イプの変換を対象としている。 ビデオ圧縮解除システムには相当量の回路が組み込まれているが、非圧縮また は標準精細度のビデオ信号を処理する追加回路を採用することが望ましい。受信 機に含まれる後処理回路は、トランスコーディング回路の量を著しく増加させず にＳＤビデオ信号をトランスコードするものでなければならない。デジタルのＭ ＰＥＧフォーマットテレビジョン信号は、復号された画素ブロックフォーマット でＭＰＥＧ互換表示処理装置に到来するので、これは困難である。ＳＤテレビジ ョン信号は、通常ＮＴＳＣまたはＰＡＬいずれかのフォーマットで、多重化アナ ログＹＣ_RＣ_B表示対応画素ライン（ラスタ走査）として４：２：２の割合で表示 処理装置に到来する。 発明の概要 本発明によれば、ＭＰＥＧフォーマットテレビジョン信号を受理しこれを画素 ブロックフォーマットに復号する。このシステムはまた、ＳＤテレビジョン信号 をＮＴＳＣ、ＰＡＬ、またはＳＥＣＡＭのいずれかのフオーマットで受理し、受 理した信号は表示処理装置が受理可能な画素ブロックに再配列される。表示処理 装置は、画素ブロックフォーマットのビデオデータを受理し、表示ドライブ信号 を生成する。 図面の簡単な説明 図１は、本発明の一実施例を示す構成図である。 図２Ａは、本発明を採用したＳＤ／ＨＤＴＶ ＭＰＥＧ復号器および表示処理 回路の構成図である。 図２Ｂは、図２Ａで使用されたＭＰＥＧ圧縮解除装置の一実施例を示す構成図 である。 図２Ｃは、図２Ａの表示処理装置の構成図である。 図３は、ラインからブロックへの変換例を示す図である。 図４Ａおよび図４Ｂから図８Ａおよび図８Ｂは、復号器回路が実施する様々な 信号フォーマット変換を示す図である。 図９は、本発明に基づく、復号器を含む受信機を通る信号経路の流れ図である 。 好ましい実施例の説明 図１に、本発明の好ましい実施例の基本要素を示す。ＣＤ入力からおよびＭＰ ＥＧ入力からの圧縮されたＭＰＥＧデータは、圧縮されたＭＰＥＧデータをＭＰ ＥＧ復号器１６に提供する。復号されたＭＰＥＧデータは、ブロックメモリ２０ および表示処理装置４０に提供される。標準精細度データ、たとえばＮＴＳＣフ ォーマットの放送データは、ＳＤインターフェース２２によって受信され、これ がラインデータを受理しブロックデータに変換する。ブロックメモリ２０および 同一の表示処理装置４０は、標準精細度データをＳＤインターフェース２２から ブロックフォーマットで受信する。表示処理装置４０は、両方のソースからブロ ックデータを受信し、所望の表示装置に合わせたフォーマットのブロック／ライ ン変換ならびに縦横比変換を行う。各要素１６、２０、２２、および４０の間の バス構造は、図のような共通バスでもよいが、要素１６および２２のそれぞれを 要素２０および４０の両方に接続する別々のバスでもよい。 図２Ａは、異なるフォーマットで発生する信号を１つまたは複数の好ましいフ ォーマットに変換するための表示処理回路を含む、圧縮ビデオ信号復号器の一部 分を示す構成図である。図示されたすべての回路は、外部メモリおよびシステム 制御を除き、単一の集積回路に組み込むこともできるが、本発明を実施するには それは必ずしも必要ではない。たとえば図２Ａの装置は、ＭＰＥＧ圧縮デジタル ビデオ信号などを供給する、チューナ／中間周波回路、インターリーブ解除回路 、エラー修正回路、および逆移送（ｔｒａｎｓｐｏｒｔ）回路などを含んだ、高 性能テレビジョン受像機（ＡＴＶ）に組み込むことができる。図２Ａの装置は、 テレビジョン受信機が、たとえばコンポーネントＮＴＳＣ、ＰＡＬ、またはＳＥ ＣＡＭ信号（すべてＳＤと呼ばれる）をＣＣＩＲ６０１などのデジタルフォーマ ットで供給することを想定している。さらに図２Ａの装置は、連続的にまたは バーストで一定速度および可変速度で伝送される、他のソースからの圧縮ビデオ 信号を受信して復号する。受理可能なフォーマットで信号を供給する変換器を追 加することで、復号器１０に他のデータフォーマットを入力することもできる。 そのようなデータフォーマットは、コンピュータ業界でたとえばＲＧＢ、ＶＧＡ 、ＳＶＧＡなどとして知られているものである。 復号器１０は、ＳＤビデオデータ以外の外部圧縮ビデオデータを復号器に結合 する、入力インターフェース１２を含んでいる。たとえば入力インターフェース １２は、全システムコントローラ１４、ＭＰＥＧ１次圧縮解除装置１６、および メモリインターフェース１８に結合される。圧縮ビデオデータとは、たとえばＨ Ｄ ＭＰＥＧフォーマットデータなどである。入力インターフェース１２は、こ の例では２１ビット幅であるＲＢＵＳを介して、外部データおよび制御信号を復 号器１０の様々な部分と結合する。圧縮ビデオデータはＭＰＥＧフォーマットの パケットから取り出され、圧縮解除の前に外部メモリ２０のバッファへ格納され る。 標準精細度デジタルビデオは、外部ソースからＳＤ ＤＡＴＡ ＢＵＳと呼ば れる８ビットバスを介してＳＤインターフェース２２へ直接加えられる。ＳＤデ ータは、デジタルラスタラインフォーマットで、すなわちラインごとに受信され る。ＳＤインターフェース２２は、ＬＭＣ２４（ローカルメモリコントローラ） の制御下で動作し、ＳＤデータを表示処理装置４０の入力要件に適合する画素ブ ロックデータとして外部メモリ２０へ渡す。ＳＤデータはラインフォーマットの 画素表示であるため、画素データは離散コサイン変換などを使用して他の表示に 変換するのではなく、単に位置によって画素ブロックに再編成されるだけである 。ＬＭＣ２４は、画素のラインをＭＰＥＧ互換表示処理装置４０に適合する画素 ブロックに再配列する高速コントローラである。ＬＭＣ２４は主としてハードウ ェアコントローラであり、ソフトウェアによるデータの部分的再編成を含んでい る。ＳＤデータを画素ブロックに変換すると、ＳＤデータおよび圧縮解除したＭ ＰＥＧデータの両方が同一の表示処理装置によって処理できるので有利である。 ＳＤインターフェース２２は、表示処理装置４０をバイパスしたり第２の互換 表示処理装置を提供したりするよりも、簡単かつ低価格である。画素ブロックデ ータはラスタラインデータのように処理されないため、バイパスを行うには、Ｓ Ｄデータの受信時に表示処理装置４０内にある多数の要素の再プログラミングお よび再構成を処理する必要がある。ＳＤインターフェース２２は、他の方法でな らシステムコントローラ１４が処理するはずのある種のタスクを処理する単純な 要素である。これらのタスクには、１ライン当たりの画素数を受信およびカウン トすること、常に正しい量または情報が外部メモリ２０に出力されるようにする こと、およびブランキング期間中はデータが出力されないようにすることが含ま れる。さらにＬＭＣ２４は、ＳＤインターフェース２２が受信したデータの再編 成を指示する単純なアルゴリズムのみを必要とする。 図３には、ラインフォーマットからブロックフォーマットへデータを再編成す る例を示す。一般に、ＳＤインターフェース２２が受信するデータはデジタルフ ォーマットである。ただし、ＳＤインターフェース２２の入力時または入力前に 変換器（表示せず）を簡単に追加して、必要に応じてデータをデジタルフォーマ ットに変換することができる。ＡからＬまでの行は、４：２：２の縦横比および ラスタラインフォーマットを有する画素データを示す。データ行は受信したデー タフォーマットに基づいて継続する。ＳＤインターフェース２２は、ルミナンス （ルマ）とＵおよびＶクロミナンス値とを分離することによってデータを再編成 する。ルミナンスデータは８×８ブロックのグループに分けられ、ＵおよびＶク ロミナンスデータは４×４ブロックのグループに分けられる。クロミナンスデー タブロックには、Ｕブロックの奇数データ位置とＶブロックの偶数位置とが含ま れる。また、再編成時に縦横比が４：２：２から４：２：０に変換されているが 、縦横比変換は表示装置の入力データ要件によって異なる。再編成されたデータ は、ブロックとして外部メモリ２０に格納される。 １回だけ表示される、可変速度で受信される、またはバーストで受信される圧 縮データは、優先ＣＤ（圧縮データ）インターフェース３２の復号器１０で受信 される。データがＣＤインターフェース３２上にあると、復号器１０は正しい受 信を行うためにそのインターフェースの動作を最優先にする。ＣＤインターフェ ース３２は、圧縮ビデオデータをＭＰＥＧ互換フォーマットで受け取る。Ｃ Ｄインターフェース３２は８ビット入力および１２８ビット出力を有するバッフ ァを含み、このバッファがデータを変換し、圧縮解除の前に外部メモリ２０に送 信する。 外部メモリ２０はさらに復号器１０に外部接続されており、高精細度テレビジ ョン信号用に９６Ｍビットの大きさまで可能である。接続は、マルチプレクサ／ ディマルチプレクサ２６を介して結合された６４ビットバスである。ユニット２ ６は、データを１２８ビット内部メモリデータバス（ＭＥＭ ＢＵＳ）から６４ ビットメモリバスに変換する。ＬＭＣ２４は、様々なインターフェースおよび様 々な処理回路の要求に応じて、外部メモリ２０への読み取り／書き込みを制御す る。ＬＭＣ２４は、ビデオデータをブロックフォーマットでメモリ２０に格納す るようにプログラムされ、この場合１ブロックは８×８画素データのＭＰＥＧ構 造化ブロックと一致する。 復号器１０は、その記憧域容量上の理由から、外部フレームメモリ２０を圧縮 ビデオデータ用の受信およびタイミングバッファとして使用する。受信データを 圧縮解除する前にバッファに入れるには、大容量の記憶域が必要である。このバ ッファを集積回路に含めると、物理領域をかなり占有するので不利である。また 、バッファリングはフレームを再構築するための画素ブロックの構成を容易にす る。開始コード検出器３４がオーバーヘッド情報を取り去り、圧縮解除に必要な 情報を取得する。 圧縮された入力ビデオデータが初回圧縮解除のために外部メモリ２０から取り 出され、ＭＥＭ ＢＵＳを介してＭＰＥＧ圧縮解除装置１６に加えられる。本発 明の趣旨を変えることなく、他の圧縮解除フォーマットを利用することもできる 。予測フレームのＭＰＥＧ圧縮解除を行うには、予め圧縮解除した「アンカ（ａ ｎｃｈｏｒ）」フレームをメモリに格納し、圧縮解除してイメージを再構築する 必要が生じたときに取り出す必要がある。図２Ａの装置は、全フレームをメモリ ２０に格納する前に、圧縮解除したＭＰＥＧビデオデータの２次圧縮を組み込む ので、受信機が必要とする外部メモリの量が著しく減少する。以下では、２次圧 縮を再圧縮と呼ぶ。 初回圧縮およびそれ以降に行う圧縮解除は、移送（ｔｒａｎｓｐｏｒｔ）スト リームにおける放送用ＭＰＥＧフォーマットでのデータのフォーマット化である 。図２Ｂは、ＭＰＥＧ圧縮解除装置の例である。図２Ａの圧縮解除装置１６は、 ＭＰＥＧ圧縮解除装置に必要な一般要素を示した拡大図である。符号化および圧 縮されたＭＰＥＧデータは、ＶＬＤ（可変長復号器）１００によってＲＢＵＳ上 で受信される。ＶＬＤ１００は復号されたデータを逆量子化器１０２に渡し、こ れが未量子化データを逆離散変形処理装置１０４に渡し、これがＭＰＥＧ圧縮解 除ブロックベースデータを作成する。このデータは結合器１０６にある動作処理 装置１０８からのデータと結合され、再圧縮装置２８に渡される。 再圧縮装置２８はＭＰＥＧ符号器内のＭＰＥＧ圧縮とは異なり、数多くのフォ ーマットで実施される。たとえば再圧縮は、ブロックベースの差分パルス符号変 調と、それに続く固定長、可変長、またはランレングス符号化を含むことがある 。あるいは、ブロックベースのハフマン符号化を組み込んでいることもある。圧 縮による損失は、ない場合とある場合がある。 再圧縮は、図２ＡのＭＰＥＧ圧縮解除装置１６とＭＥＭ ＢＵＳとの間を結合 する圧縮装置２８で実行される。したがって、ＭＰＥＧの復号および圧縮解除ビ デオデータは、圧縮装置２８に加えられてデータ再圧縮された後、外部メモリ２ ０に格納される。再圧縮されたビデオデータが動作処理ネットワークにおけるＭ ＰＥＧ予測フレームの再構築のために取り出されると、まず圧縮解除装置３０に 加えられ、この装置が圧縮装置２８とは逆の処理を行う。圧縮解除装置３０を通 過した後に取り出されたデータは、ＭＰＥＧ復号器１０が一連の動作補正処理で 予測フレームを再構築するために使用する状態になっている。 ＨＤ再圧縮ビデオフレームとＳＤビデオフレームは、どちらも外部メモリ２０ から取り出され、表示または格納の前にコンポーネント信号として希望の縦横比 および表示解像度で処理するために、ＭＥＭ ＢＵＳを介して表示処理装置４０ に加えられる。外部メモリ２０から取り出されたデータは、２つの機能を実行す るＦＩＦＯの４２、４４、４６、４８、５０を通じて表示処理装置４０に加えら れる。その１つはデータのタイムバッファリング機能である。もう１つは、ＭＥ Ｍ ＢＵＳからの１６バイト幅データ（１２８ビット）を、１バイト幅データ（ 圧縮解除装置５２へのＭＰＥＧデータ）または４バイト幅データ（ＬＭＵ５４ へのＳＤデータ）に変換する機能である。ここで指定したバイト幅は例示的なも のである。 表示処理装置４０は図２Ｃに示してある。表示処理装置４０では、再圧縮され たＭＰＥＧビデオデータが最初に圧縮解除装置５２に加えられる。この装置は圧 縮解除装置３０と同じである。圧縮解除装置５２は、圧縮解除したビデオルミナ ンス（Ｙ）およびクロミナンス（Ｃ）ビデオコンポーネント信号をブロックごと に提供する。圧縮解除装置５２からの圧縮解除されたＭＰＥＧコンポーネント信 号は、それぞれ、ルミナンスおよびクロミナンスのブロック／ライン変換器５６ および５８に加えられる。ブロック／ライン変換器は、ＹおよびＣコンポーネン ト信号をそれぞれルミナンスサンプルレート変換器（ＬＵＭＡ ＳＲＣ６０）と クロミナンスサンプルレート変換器（ＣＨＲＯＭＡ ＳＲＣ６２）へラインごと に加える。ルミナンスおよびクロミナンスレート変換器６０と６２のどちらにも 、垂直フォーマット変換用および水平サンプルレート変換用の回路が含まれる。 垂直および水平変換器は、変換器間のタイミング移行を処理するようにＦＩＦＯ によって分割される。 サンプルレート変換器は特定システムのパラメータに応じてプログラム可能で あり、画像当たりのライン数を増減したり、ライン当たりの画素数を増減したり することができる。サンプルレート変換器からのルミナンスおよびクロミナンス コンポーネントデータは、コンポーネントビデオ信号上のオーバーレイテキスト および／またはグラフィックスが認識するように選択的に調整された画面上表示 （ＯＳＤ６４）に結合される。システムコントローラ１４または入力データスト リームのいずれかが外部メモリ２０に格納されているＯＳＤデータを提供するが 、ブロックごとではない。 復号器１０は、ＳＤ画像フォーマットの飛び越し解除、ならびにアップサンプ リングした合計１１２５本のライン（アクティブラインは１０８０本）飛び越し 走査出力または４８０本（アクティブ）のライン順次走査出力の生成のための回 路を含んでいるので有利である。この回路はＬＭＵ５４に配置されている。ＳＤ 画像フォーマットには４８０本のアクティブ飛び越しラインが含まれる。より高 い垂直解像度表示を高解像度モニタ画面に提供するために、出力のアクティブ順 次ラインは最低４８０本にまで増やされる（９６０本のアクティブ飛び越しライ ンも可能か）。残りのアクティブライン（１０８０から９６０を引いた数）は黒 になる。 ＬＭＵ５４（直線動き対応アップコンバータ）は、出力イメージ表示装置が必 要とするライン変換を実行する。ＳＤ信号は外部メモリ２０に格納され、その後 、ＬＭＵ５４がイメージ動作を算出するために隣接フレームからのＳＤ信号を同 時に必要とするので外部メモリ２０から取り出される。これは、ＭＰＥＧフォー マットで知られる動き補正ではない。各フィールドでは、関連付けられたライン がＬＭＵ５４を通過し、イメージの動き量に基づいてフィールドラインの隙間に あるラインを推定する。イメージの動きは、前のフィールドとフレームとの対応 する画素値の差から推定する。動き値が通常ゼロの場合、前のフィールドからの 飛び越しラインが推定ラインとして使用される。大きな動きが隙間ラインの近傍 にある場合、その隙間ラインは現在のフィールドの隙間ラインより上および下に あるラインの平均から推定される。小さな動きしかない場合、その隙間ラインは 、前のフィールドにあるラインと現在のフィールドから平均したラインとの組み 合わせから推定される。動きが多いほど、前のフィールドからの飛び越しライン に関連して使用される現在のフィールドからの現在のラインより上および下にあ るラインの平均も多くなる。ラインの平均値算出のためにメモリ２０に隣接ライ ンを強制的に提供させるのではなく、ルミナンスのブロック／ライン変換器６０ の内部にあるメモリを使用して、隣接ラインからＬＭＵ５４へビデオ信号を同時 に提供するので有利である。さらに、ＬＭＵ５４は、フィルタと、ラインまたは フィールドあるいはその両方の遅延を使用し、フレーム内で発生した動作を基準 にしてフレームを明瞭にする。 処理要素内部のＦＩＦＯメモリ（図を簡略するため図示せず）を介してＭＥＭ ＢＵＳからおよびＭＥＭ ＢＵＳへデータを加えることができる。図２Ａの要素 には入力ＦＩＦＯまたは出力ＦＩＦＯあるいはその両方があり、復号器１０はこ れを使用して途切れなく機能することができる。各要素は、データのセグメント をバッファ／ＦＩＦＯにロードして、システムコントローラ１４から独立して常 駐データを処理することができるので、システムコントローラ１４は他のタスク に専念できる。 表示処理装置には、異なるセクションを制御する２つの異なるクロックがある 。１つは圧縮解除クロックドメイン６６で、もう１つは表示クロックドメイン６ ８である。圧縮解除クロックドメイン６６には、ブロック／ライン変換ＲＡＭ５ ６、５８と同期的にインターフェースする必要があり、希望の帯域幅を達成する ために４０ＭＨｚから８１ＭＨｚのクロック速度で動作する必要のある、すべて の機能が含まれている。表示クロックドメイン６８には、２７ＭＨｚから８１Ｍ Ｈｚのクロック速度で最終出力と同期的に動作する必要のある機能が含まれてい る。この２つのクロックは、アプリケーションによって同じ速度で動作する場合 と異なる速度で動作する場合がある。２つのクロックドメイン間で受け渡される ビデオデータは、水平サンプルレート変換器コントローラから入力されるＦＩＦ Ｏの読み取り要求によって、ＦＩＦＯ７１、７３（ルミナンスおよびクロミナン スにそれぞれ１つ）を介して渡される。 それぞれのＦＩＦＯには、表示処理装置４０とＬＭＣ２４からの読み取りおよ び書き込みアクノリッジおよび要求信号に応答する制御論理が含まれる。制御論 理には、それぞれのＦＩＦＯにあるデータ量を追跡するという目的と、データバ スと同じクロックを使用するＦＩＦＯの「バス」エンドと表示クロックを使用す るＦＩＦＯの「表示」エンドとの間で非同期インターフェースを制御するという 目的もある。表示セクションには、実際には「バス」クロックなしで動作してい る回路の量をできる限り少なくする制御論理が含まれる。 表示データは必ずしも連続していたり均一である必要がないので、垂直フォー マット変換処理は、ＬＭＣ２４にいくつかの制約を与えている。この実施例では 、それぞれのビデオデータ経路（ＦＩＦＯ３〜ＦＩＦＯ５）について、メモリポ インタ、アクティブラインレジスタ、上部フィールド開始レジスタ、および下部 フィールド開始レジスタがある。上部および下部のフィールド開始レジスタは、 ホストバスによって、最初に読み取られるフレームラインのアドレスに設定され る。ここで、ライン０はフレームの最初のアクティブラインに対応している。上 部または下部それぞれのフィールドが開始すると、対応するフィールド開始レジ スタからのデータが、アクティブラインレジスタに転送される。 ＬＭＣ２４は各表示ラインの開始位置で、アクティブラインレジスタの内容を 使用して（フィールドが別々に格納されている場合は、最初の有効ビットを使用 して適切なフィールドを選択して）物理メモリアドレスを算出する。算出結果は メモリポインタにロードされ、ＦＩＦＯはリセットされて指定した表示ラインに 対応するデータが入力される。ラインインターバルでは、必要に応じてメモリポ インタを修正し、追加データがフェッチ（ｆｅｔｃｈｅｄ）される。同じライン インターバルで、アクティブラインレジスタはｎずつ増分する。ただしｎは、０ から７までである。垂直フォーマット変換器は、各ＦＩＦＯの各ラインに対して 新しい値ｎを提供する。 フォーマット変換を実行する場合、ＦＩＦＯ２ ４４を使用してＬＭＵ５４の 制御ワードにアクセスする。それぞれの制御ワードは、外部メモリ２０の１２８ ビットワードに含まれている。この機能には、別々の上部および下部フィールド 開始レジスタが必要であるが、各表示ラインには１つの１２８ビットワードだけ が使用される。ＬＭＵ５４からの信号は、次の連続するメモリ位置から、または フィールド開始レジスタが指定した位置から、次のラインの制御ワードを取得す るようにＬＭＣ２４に指示する。 １次またはＭＰＥＧ圧縮解除データ（ただし２次的に再圧縮されたデータ）に は、ブロックベースで外部メモリ２０からアクセスする。このデータはＦＩＦＯ ３ ４６およびＦＩＦＯ４ ４８を介してルミナンスおよびクロミナンス２次圧 縮解除装置に加えられ、この装置が、圧縮解除したルミナンスおよびクロミナン ス画素ブロック値を与える。圧縮解除したルミナンスおよびクロミナンス画素値 のブロックは、ローカルＲＡＭメモリを備えるブロック／ライン変換器５６と５ ８とにそれぞれ加えられる。８×８ブロック（ルミナンス）または４×４ブロッ ク（クロミナンス）の全行が、それぞれのローカルメモリに書き込まれる。この メモリは、メモリ出力メモリに接続された変換器回路の即時機能に応じて、ライ ンごとまたは平行な複数ラインごとに読み出される。データが読み出されると新 しいデータがその位置に書き込まれて、必要なローカルメモリ量を最小限にする 。ブロック／ライン変換器５６と５８のローカルメモリの例示サイズは、幅８バ イト深さ１２０バイトと幅８バイト深さ２４０バイトである。ローカルメモリに は 入力マルチプレクサと出力マルチプレクサが含まれており、入力データをローカ ルメモリ内の記憶域用に８バイト幅データに配列し、メモリから読み取った８バ イト幅データをそれぞれの垂直サンプルレート変換器で使用するように適切に配 列する。 圧縮解除されたＭＰＥＧビデオを高精細度の１６：９画面上に表示するための 処理を行う水平および垂直のサンプルレート変換器は、それぞれ表Ｉおよび表Ｉ Ｉに記載したライン変換を実行する。水平変換器は、８１ＭＨｚまでの最大画素 出力レートが可能であるものとする。 表Ｉ：水平変換 表ＩＩ：垂直変換 表Ｉおよび表ＩＩは、ルミナンス信号変換について記載したものである。クロ ミナンス信号でも同様の変換が実行される。クロミナンスについて言えば、圧縮 された信号は４：２：０フォーマットであり、前述のクロミナンス変換には４： ２：０から４：２：２への追加変換が含まれる。通常このクロミナンス処理は、 他の何らかの必要な垂直処理に含まれる。クロミナンス変換の場合、通常、結合 再サンプリングおよび４：２：０／４：２：２変換用に２タップ多相フィルタが 採用される。 図４から図８では、ＸおよびＯが位置合わせされていないかまたは不正にオー バーラップしている場合がある。これらの図は配置を近似したものであるが、Ｘ とＯの全体的位置関係は正確である。見かけの位置合わせ不良やオーバーラップ は正常で、変換の非整数比によって生じるものである。 図４Ａおよび図４Ｂは、４：２：０／４：２：２変換のみが必要な場合（すな わち、４８０順次を受け取り４８０飛び越しを表示するか、１０８０順次を受け 取り１０８０飛び越しを表示する）に、入力クロミナンスラインと出力クロミナ ンスラインとの垂直／時間関係を図示したものである。図４Ａおよび図４Ｂは、 フィールドのライン部分を示したものである。円は４：２：０フォーマットの元 の画素を示している。Ｘは４：２：２信号に変換された画素を示している。各フ ィールドの補間ラインは、それぞれのフィールドのラインから算出される。 図４Ａはフレームベースの表示を示したもので、すべてのクロミナンスライン を使用して第１すなわち上のフィールドを生成した後、第２すなわち下のフィー ルドをもう一度生成する。図４Ｂはフィールドベースの表示を示したものである 。この場合、偶数のクロミナンスライン（ライン０から始まる）を使用して第１ すなわち上のフィールドを生成し、奇数のクロミナンスラインを使用して第２す なわち下のフィールドを生成する。 図５Ａおよび図６Ａは、図２Ａに関して説明したのと同じフォーマットのルミ ナンス変換オプションを示したものである。図５Ａは、７２０順次フォーマット を１０８０飛び越しフォーマットに変換する場合の、入力ルミナンスラインと出 力ルミナンスラインの垂直／時間関係を示したものである。図６Ａは、７２０順 次フォーマットを４８０飛び越しフォーマットに変換する場合の、入力ルミナン スラインと出力起動ラインの垂直／時間関係を示したものである。 図５Ｂおよび図６Ｂは、前述のルミナンス変換に関連した対応するクロミナン ス変換オプションを示したものである。図５Ｂは、７２０順次フォーマットを１ ０８０飛び越しフォーマットに変換する場合の、入力クロミナンスラインと出力 クロミナンスラインとの垂直／時間関係を示したものである。図６Ｂは、７２０ 順次フォーマットを４８０飛び越しフォーマットに変換する場合の、入力クロミ ナンスラインと出力クロミナンスラインとの垂直／時間関係を示したものである 。 これら例示的変換に、時間処理は含まれていない。ルミナンスおよびクロミナ ンス処理は、垂直方向の場合にのみ生じる。さらに、入力クロミナンス情報はフ レームベースであるため、フレームベースの４：２：０／４：２：２変換につい てのみ考察すればよい。 図７Ａと図７Ｂとは異なるものである。図７Ａは、１０８０飛び越しフォーマ ットを４８０飛び越しフォーマットに変換する場合の、入力ルミナンスラインと 出力ルミナンスラインとの垂直／時間関係を示したものである。図７Ｂは、１０ ８０飛び越しフォーマットを４８０飛び越しフォーマットに変換する場合の、入 力クロミナンスラインと出力クロミナンスラインとの垂直／時間関係を示したも のである。 図８Ａおよび図８Ｂは、それぞれ、ＬＭＵ５４が実行するＳＤビデオ信号のル ミナンス垂直変換とクロミナンス垂直変換とを図示したものである。垂直および 時間処理は、垂直のみの処理ではなくこれらの変換に含まれるということを想起 されたい。通常、飛び越し解除アルゴリズムの演算は、７２０×４８０飛び越し （すなわちＣＣＩＲ６０１解像度）サイズまでのイメージにのみ必要である。こ れらのイメージは、ＭＰＥＧ復号プロセスから、またはＳＤ入力ポートからの入 力として発生させることができる。 図９は、本発明の原理に従った復号器を含む受信機を通る信号経路の流れ図で ある。受信機はこの入力信号を受信する（１２０）。前述のように、この入力信 号はＭＰＥＧまたは非ＭＰＥＧの互換信号としてフォーマット化される。信号フ ォーマットは識別され（１２２）、適切な処理経路に送られる。信号フォーマッ トがＭＰＥＧ互換の場合、信号は前述のように復号化され（１２４）、表示処理 装置と互換性のあるブロックデータが生成される。信号がＭＰＥＧ互換でない場 合、信号は前述のように処理され（１２６）、表示処理装置と互換性のあるブロ ックデータが生成される。表示処理装置互換ブロックデータは表示処理装置に渡 され、フォーマット化され特定の表示装置あるいは別の記憶装置との互換性を持 たせたデータを生成する（１２８）。最終的に表示互換データは、表示装置また は記憶媒体に送信される（１３０）。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年１２月２２日（１９９８．１２．２２） 【補正内容】 請求の範囲 １．多重フォーマットのビデオ信号処理装置であって、 ＭＰＥＧフォーマットデータを受信するための第１入力（２）と、 前記第１入力に結合された、ＭＰＥＧ復号および圧縮解除ＭＰＥＧデータを生 成するためのＭＰＥＧ復号器（１６）と、 非ＭＰＥＧフォーマットデータを受信するための第２入力（４）と、 前記第２入力に結合された、前記非ＭＰＥＧフォーマットデータを前記ＭＰＥ Ｇフォーマットデータと互換性のあるフォーマットに変換するための変換器（２ ２）と、 前記ＭＰＥＧフォーマットデータと前記変換された非ＭＰＥＧフォーマットデ ータとを受信および処理するための、表示処理装置（４０）とを備える処理装置 。 ２．前記復号および圧縮解除ＭＰＥＧデータがブロックフォーマットであり、 前記非ＭＰＥＧフォーマットデータが標準精細度フォーマットデータであり、 前記表示処理装置がブロックフォーマットのビデオデータを受理し、 前記変換器が前記標準精細度データをブロックフォーマットに変換する請求項 １に記載の処理装置。 ３．前記復号器に結合された、前記第１入力が受信しない圧縮データを受信し、 復号し、圧縮解除するための第３入力（６）をさらに備える請求項１に記載の処 理装置。 ４．前記第１入力と前記第２入力が受信したデータを格納するためのメモリ（２ ０）をさらに備える請求項１に記載の処理装置。 ５．前記入力が受信したデータを格納するためのメモリをさらに備える請求項３ に記載の処理装置。 ６．前記メモリがブロックベースであり、前記変換器による変換後、前記第１入 力からおよび前記第２入力からデータを受信し格納する請求項４に記載の処理装 置。 ７．前記復号および圧縮解除ＭＰＥＧデータを前記メモリに格納する前に再圧縮 する再圧縮装置（２８）をさらに備える請求項４に記載の処理装置。 ８．前記表示処理装置が、前記表示処理装置に結合された表示装置に適合する出 力ビデオデータフォーマットを提供するようにプログラム可能である請求項１に 記載の処理装置。 ９．前記第２入力が標準精細度ビデオデータを受信する請求項１に記載の処理装 置。 １０．前記変換器が、前記標準精細度ビデオデータを画素ブロックにフォーマッ トする請求項８に記載の処理装置。 １１．デジタルビデオ信号処理システムであって、 ＭＰＥＧフォーマットデータを受信するための入力（２）と、 非ＭＰＥＧフォーマットデータを受信するための入力（４）と、 ブロックフォーマットのＭＰＥＧデータと、ライン／ブロック変換を行った（ ５８）非ＭＰＥＧフォーマットデータとを処理するブロック／ライン変換器（５ ６）を備える表示処理装置（４０）と、 前記表示処理装置から表示装置ヘデータを搬送するための出力（８）とを備え るシステム。 １２．ＭＰＥＧフォーマットの情報を受信するための前記第１入力（２）と、前 記ＭＰＥＧ復号器（１６）と、前記表示処理装置（４０）とを備え、前記表示処 理装置（４０）がイメージ情報を表示装置に搬送するための出力を有する第１処 理経路と、 非ＭＰＥＧフォーマットの情報を受信するための前記第２入力（４）と、ライ ン／ブロック変換器（２２）と、前記表示処理装置とを備えた第２処理経路と、 前記第１処理経路および前記第２処理経路を介して前記表示出力に表示情報を 選択的に搬送する手段と、 前記第１処理経路および前記第２処理経路に結合されたブロックベースメモリ （２０）とを備える請求項１に記載の処理装置。 １３．前記表示処理装置がブロック／ライン変換器を含む請求項１２に記載のシ ステム。 １４．多重フォーマットのビデオ信号を処理する方法であって、 処理すべきデータを含む信号を受信するステップ（１２０）と、 前記受信信号を、ＭＰＥＧフォーマット信号および非ＭＰＥＧフォーマット信 号の１つとして識別するステップ（１２２）と、 受信時に入力ＭＰＥＧフォーマット信号を復号化してブロックフォーマットの データを生成するステップ（１２４）と、 受信時に入力非ＭＰＥＧフォーマット信号を事前処理してブロックフォーマッ トのデータを生成するステップ（１２６）と、 前記搬送データを表示に適したフォーマットに調整するステップ（１２８）と 、 表示調整したデータを表示装置に搬送するステップ（１３０）とを含む方法。 １５．前記事前処理ステップが、ラインフォーマットデータまたはブロックフォ ーマットデータを変換する請求項１４に記載の方法。 １６．前記調整ステップが、ブロックフォーマットデータをラインフォーマット データに変換する請求項１４に記載の方法。 １７．ブロックフォーマットデータをメモリに書き込むステップと、ブロックフ ォーマットデータを前記表示調整ステップの前にメモリから読み取るステップと をさらに含む請求項１４に記載の方法。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，Ｆ Ｉ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ， ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，Ｍ Ｗ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ， ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者 クラナウェター，グレッグ，アラン. アメリカ合衆国 92692 カリフォルニア 州 ミッション ヴィエジョ マルゲリー タ パークウェイ 21622 アパートメン ト 597

Claims (1)

1. 【特許請求の範囲】 １．多重フォーマットのビデオ信号処理装置であって、 ＭＰＥＧフォーマットデータを受信するための第１入力（２）と、 前記第１入力に結合された、ＭＰＥＧ復号および圧縮解除ＭＰＥＧデータを生 成するためのＭＰＥＧ復号器（１６）と、 非ＭＰＥＧフォーマットデータを受信するための第２入力（４）と、 前記第２入力に結合された、前記非ＭＰＥＧフォーマットデータを前記ＭＰＥ Ｇフォーマットデータと互換性のあるフォーマットに変換するための変換器（２ ２）と、 前記ＭＰＥＧフォーマットデータと前記変換済み非ＭＰＥＧフォーマットデー タとを受信および処理するための、表示処理装置（４０）とを備える処理装置。 ２．前記復号および圧縮解除ＭＰＥＧデータがブロックフォーマットであり、 前記非ＭＰＥＧフォーマットデータが標準精細度フォーマットデータであり、 前記表示処理装置がブロックフォーマットのビデオデータを受理し、 前記変換器が前記標準精細度データをブロックフォーマットに変換する請求項 １に記載の処理装置。 ３．前記復号器に結合された、前記第１入力が受信しない圧縮データを受信し、 復号し、圧縮解除するための第３入力（６）をさらに備える請求項１に記載の処 理装置。 ４．前記第１入力と前記第２入力が受信したデータを格納するためのメモリ（２ ０）をさらに備える請求項１に記載の処理装置。 ５．前記入力が受信したデータを格納するためのメモリをさらに備える請求項３ に記載の処理装置。 ６．前記メモリがブロックベースであり、前記変換器による変換後、前記第１入 力からおよび前記第２入力からデータを受信し格納する請求項４に記載の処理装 置。 ７．前記復号および圧縮解除ＭＰＥＧデータを前記メモリに格納する前に再圧縮 する再圧縮装置（２８）をさらに備える請求項４に記載の処理装置。 ８．前記表示処理装置が、前記表示処理装置に結合された表示装置に適合する出 力ビデオデータフォーマットを提供するようにプログラム可能である請求項１に 記載の処理装置。 ９．前記第２入力が標準精細度ビデオデータを受信する請求項１に記載の処理装 置。 １０．前記変換器が、前記標準精細度ビデオデータを画素ブロックにフォーマッ トする請求項８に記載の処理装置。 １１．デジタルビデオ信号処理システムであって、 ＭＰＥＧフォーマットデータを受信するための入力（２）と、 非ＭＰＥＧフォーマットデータを受信するための入力（４）と、 ブロックフォーマットのＭＰＥＧデータと、ライン／ブロック変換を行った（ ５８）非ＭＰＥＧフォーマットデータとを処理するブロック／ライン変換器（５ ６）を備える表示処理装置（４０）と、 前記表示処理装置から表示装置ヘデータを搬送するための出力（８）とを備え るシステム。 １２．ビデオ信号処理システムであって、 ＭＰＥＧフォーマットの情報を受信するための入力（２）と、ＭＰＥＧ復号器 （１６）と、イメージ情報を表示装置に搬送するための出力を有する表示処理装 置（４０）とを備えた第１処理経路と、 非ＭＰＥＧフォーマットの情報を受信するための入力（４）と、ライン／ブロ ック変換器（２２）と、前記表示処理装置とを備えた第２処理経路と、 前記第１処理経路および前記第２処理経路を介して前記表示出力に表示情報を 選択的に搬送する手段と、 前記第１処理経路および前記第２処理経路に結合されたブロックベースのメモ リ（２０）とを備えるシステム。 １３．前記表示処理装置がブロック／ライン変換器を含む請求項１２に記載のシ ステム。 １４．多重フォーマットのビデオ信号を処理する方法であって、 処理すべきデータを含む信号を受信するステップ（１２０）と、 前記受信信号を、ＭＰＥＧフォーマット信号および非ＭＰＥＧフォーマット信 号の１つとして識別するステップ（１２２）と、 受信時に入力ＭＰＥＧフォーマット信号を復号化してブロックフォーマットの データを作成するステップ（１２４）と、 受信時に入力非ＭＰＥＧフォーマット信号を事前処理してブロックフォーマッ トのデータを作成するステップ（１２６）と、 前記搬送データを表示に適したフォーマットに調整するステップ（１２８）と 、 表示調整したデータを表示装置に搬送するステップ（１３０）とを含む方法 。 １５．前記事前処理ステップが、ラインフォーマットデータまたはブロックフォ ーマットデータを変換する請求項１４に記載の方法。 １６．前記調整ステップが、ブロックフォーマットデータをラインフォーマット データに変換する請求項１４に記載の方法。 １７．ブロックフォーマットデータをメモリに書き込むステップと、ブロック フォーマットデータを前記表示調整ステップの前にメモリから読み取るステップ とをさらに含む請求項１４に記載の方法。