JP2001506455A - 多重フォーマットビデオ信号処理装置のためのメモリ構造 - Google Patents

多重フォーマットビデオ信号処理装置のためのメモリ構造

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Abstract

(57)【要約】 ビデオ復号器(10)は、ビデオデータを様々な入力フォーマットから所定の出力フォーマットにトランスコードする。入力データは、標準精細度(NTSCまたはPAL)データでもMPEG2圧縮データでもよい。標準精細度データは、復号器(10)の単一表示処理装置(40)との互換性を持たせるためにブロックフォーマットに再配置される。表示処理装置は、MPEG2フォーマットデータまたは非MPEG2フォーマットデータのいずれかを選択的に処理して、表示装置に搬送する。ブロックベースフレームメモリ(20)は、処理中にラスターラインフォーマットの標準精細度データと同様に、MPEG2および非MPEG2の画素ブロックデータを格納する。

Description

【発明の詳細な説明】 多重フォーマットビデオ信号処理装置のためのメモリ構造 技術分野 本発明は、ビデオ信号を表示するための処理に関する。 背景情報 圧縮ビデオ信号伝送システム、たとえばMPEG2(Motion Pict ure Experts Group)圧縮フォーマット(「Coding o f Moving Pictures and Associated Aud io」ISO/IEC JTC1/SC29/WG11 N0702(改訂)1 994年5月10日)を使用したシステムでは、現在数カ所の試験場からHDT V(高精細度テレビジョン)のデジタル信号を放送している。最初のHDTV受 像機が市場に登場するのに合わせて商用プログラム放送が開始される計画である 。HDTV信号と現在のテレビジョン受像機との間には、米国のNTSC標準信 号処理におけるような互換性がない。したがって、SD受像機がすぐにも使いも のにならなくなることのないように移行期間が設けられ、その間はNTSCまた はPALテレビジョン標準方式に準拠するSD(標準精細度)テレビジョン信号 の放送が継続される。さらに、放送局が移行準備によって、一部のプログラムが 一定期間MPEG2フォーマットでは利用できなくなる。 ビデオデータは、様々なフォーマット(たとえば、画像表示縦横比4:3およ び16:9、データサンプルフォーマット4:4:4、4:2:2、および4: 2:0、飛び越し/非飛び越し走査など)ならびに様々な空間解像度(たとえば 、ライン当たり画素数352、480、544、640、720…1920およ びフレーム当たりアクティブライン240、480、720、1080など)で 伝送される。通常、ビデオ信号受信機に伝送前のフォーマットで圧縮解除信号を 表示できる機能を備えるのは、美的感覚および経費の両面から見て非実用的であ る。むしろ、圧縮解除後処理回路を組み込んで、様々なフォーマットの圧縮解除 ビデオ信号を希望の表示フォーマットにトランスコードする方が好ましい。 ビデオ信号処理分野の当業者に知られている数多くのトランスコーディングま たは時空変換システムがある。一般に、それぞれが飛び越しから非飛び越しへの 変換、あるいはサンプル、ライン、またはフィールドレートの倍加など、特定タ イプの変換を対象としている。 ビデオ圧縮解除システムには相当量の回路が組み込まれているが、非圧縮また は標準精細度のビデオ信号を処理する追加回路を採用することが望ましい。受信 機に含まれる後処理回路は、トランスコーディング回路の量を著しく増加させず にSDビデオ信号をトランスコードするものでなければならない。デジタルのM PEG2フォーマットテレビジョン信号は、復号された画素ブロックフォーマッ トでMPEG2互換表示処理装置に到来するので、これは困難である。SDテレ ビジョン信号は、通常NTSCまたはPALいずれかのフォーマットで、多重化 アナログYCRB表示対応画素ライン(ラスタ走査)として4:2:2の割合で 表示処理装置に到来する。また、SD信号は、MPEG2HD信号と協働する多 くの高精細度(HD)表示装置よりも低い解像度である。画像内に発生する動き を正確に補償するアップコンバージョンは、複合処理である。というのは、その 画像が飛び越しフィールドデータとして一時的に表されるからである。重要なメ モリが、表示に適合する画像フレームを構成するために要請される。 発明の概要 本発明によれば、デジタルビデオ信号処理システムがMPEG2互換のデータ および非MPEG2互換のデータの両方を受信する。表示処理装置は、ブロック フォーマットMPEG2データおよびデジタルビデオデータを受信するライン/ ブロック変換された非MPEG2フォーマットデータを処理するブロック/ライ ン変換器を含む。共通のメモリは、前記システムによって処理する間に、MPE G2フォーマットデータおよび非MPEG2フォーマットデータを格納する。 図面の簡単な説明 図1は、本発明の一実施例を示す構成図である。 図2Aは、本発明を採用したSD/HDTV MPEG2復号器および表示処 理回路の構成図である。 図2Bは、図2Aで使用されたMPEG2圧縮解除装置の一実施例を示す構成 図である。 図2Cは、図2Aの表示処理装置の構成図である。 図3は、ラインからブロックへの変換例を示す図である。 図4および、図5Aおよび図5Bから図8Aおよび図8Bは、復号器回路が実 施する様々な信号フォーマット変換を示す図である。 図9は、本発明に基づく、復号器を含む受信機を通る信号経路の流れ図である 。 好ましい実施例の説明 図1に、本発明の好ましい実施例の基本要素を示す。圧縮されたデータ(CD )入力からおよびMPEG2入力からの圧縮されたMPEG2データは、圧縮さ れたMPEG2データをMPEG2復号器16に提供する。MPEG2は、MP EG2標準のガイドライン内の圧縮されたおよび送信されたいずれかのタイプの データである。これは、たとえば、高精細度データおよび標準精細度データを含 む。この復号されたMPEG2データは、ブロックメモリ20およびそこから表 示処理装置40に提供される。非MPEG2、標準精細度データ、たとえばCC IR601フォーマットのビデオデータは、SDインターフェース22によって 受信され、これがラインデータを受理しブロックデータに変換する。ブロックメ モリ20は、標準精細度(SD)データをSDインターフェース22からブロッ クフォーマットで受信し、それを同じ表示処理装置40に供給する。表示処理装 置40は、両方のソースからメモリ20を介してブロックデータを受信し、所望 の表示装置に合わせたフォーマットのブロック/ライン変換ならびに縦横比変換 を行う。各要素16、20、22、および40の間のバス構造は、図のような共 通バスでもよいが、要素16、22および40のそれぞれを要素20に接続する 別々のバスでもよい。 図2Aは、異なるフォーマットで発生する信号を1つまたは複数の好ましいフ ォーマットに変換するための表示処理回路を含む、圧縮ビデオ信号復号器の一部 分を示す構成図である。図示されたすべての回路は、外部メモリおよびシステ ム制御を除き、特定のシステムの要求にしたがって、単一の集積回路に組み込む こと、または組み込まないこともできるが、本発明を実施するにはそれは必ずし も必要ではない。たとえば図2Aの装置は、MPEG2圧縮デジタルビデオ信号 などを供給する、チューナ/中間周波回路、インターリーブ解除回路、エラー修 正回路、および逆移送(transport)回路などを含んだ、高性能テレビ ジョン受像機(ATV)に組み込むことができる。図2Aの装置は、テレビジョ ン受信機が、たとえば復号化されたNTSC、PAL、またはSECAM信号( すべてSDと呼ばれる)をCCIR601などのデジタルフォーマットで供給す ることを想定している。さらに図2Aの装置は、連続的にまたはバーストで一定 速度および可変速度で伝送される、他のソースからの圧縮ビデオ信号を受信して 復号する。受理可能なフォーマットで信号を供給する変換器を追加することで、 復号器10に他のデータフォーマットを入力することもできる。そのようなデー タフォーマットは、コンピュータ業界でたとえばRGB、VGA、SVGAなど として知られているものである。 復号器10は、SDビデオデータ以外の外部圧縮ビデオデータを復号器に結合 する、入力インターフェース12を含んでいる。たとえば入力インターフェース 12は、全システムコントローラ14、MPEG2の1次圧縮解除装置16、お よびメモリインターフェース18に結合される。入力インターフェース12は、 この例では21ビット幅であるRBUSを介して、外部データおよび制御信号を 復号器10の様々な部分と結合する。圧縮ビデオデータはMPEG2フォーマッ トのパケットから取り出され、圧縮解除の前に外部メモリ20のバッファへ格納 される。 非MPEG2、標準精細度デジタルビデオは、外部ソースから8ビットバスを 介してSDインターフェース22へ直接加えられる。SDデータは、デジタルラ スタラインフォーマットで、すなわちラインごとに受信される。SDインターフ ェース22は、LMC24(ローカルメモリコントローラ)と協働して動作し、 SDデータを表示処理装置40の入力要件に適合する画素ブロックデータとして 外部メモリ20へ渡す。SDデータはラインフォーマットの画素表示であるため 、画素データは、メモリ20内に書き込まれているように、単に位置によって画 素 ブロックに再編成される。SDデータを画素ブロックに変換すると、SDデータ および圧縮解除したMPEGデータの両方が同一の表示処理装置によって処理で きるので有利である。 SDインターフェース22は、表示処理装置40をバイパスしたり第2の互換 表示処理装置を提供したりするよりも、簡単かつ低価格である。画素ブロックデ ータはラスタラインデータのように処理されないため、バイパスを行うには、S Dデータの受信時に表示処理装置40内にある多数の要素の再プログラミングお よび再構成を処理する必要がある。SDインターフェース22は、ある種のタス クを処理する単純な要素である。これらのタスクには、1ライン当たりの画素数 を受信およびカウントすること、常に正しい量または情報が外部メモリ20に出 力されるようにすること、およびブランキング期間中はデータが出力されないよ うにすることが含まれる。さらにLMC24は、SDインターフェース22が受 信したデータの再編成を指示する単純なアルゴリズムのみを必要とする。 図3には、ラインフォーマットからブロックフォーマットへデータを再編成す る例を示す。一般に、SDインターフェース22が受信するデータはデジタルフ ォーマットである。ただし、SDインターフェース22の入力時または入力前に 変換器(表示せず)を簡単に追加して、必要に応じてデータをデジタルフォーマ ットに変換することができる。AからLまでの行は、4:2:2の縦横比および ラスタラインフォーマットを有する画素データを示す。データ行は受信したデー タフォーマットに基づいて継続する。SDインターフェース22は、ルミナンス (ルマ)とUおよびVクロミナンス値とを分離することによってデータを再編成 する。ルミナンスデータは8×8ブロックのグループに分けられ、UおよびVク ロミナンスデータは4×4ブロックのグループに分けられる。クロミナンスデー タブロックには、Uブロックの奇数データ位置とVブロックの偶数位置とが含ま れる。また、再編成時に縦横比が4:2:2から4:2:0に変換されているが 、縦横比変換は表示装置の入力データ要件によって異なる。再編成されたデータ は、ブロックとして外部メモリ20に格納される。 1回だけ表示される、可変速度で受信される、またはバーストで受信される圧 縮データは、優先CD(圧縮データ)インターフェース32の復号器10で受信 される。データがCDインターフェース32上にあると、復号器10は正しい受 信を行うためにそのインターフェースの動作を最優先にする。CDインターフェ ース32は、圧縮ビデオデータをMPEG2互換フォーマットで受け取る。CD インターフェース32は8ビット入力および128ビット出力を有するバッファ を含み、このバッファがデータを変換し、圧縮解除の前に外部メモリ20に送信 する。 外部メモリ20はさらに復号器10に外部接続されており、高精細度テレビジ ョン信号用に128Mビットの大きさまで可能である。接続は、マルチプレクサ /ディマルチプレクサ26を介して結合された64ビットバスである。ユニット 26は、データを128ビット内部メモリデータバス(MEM BUS)から6 4ビットメモリバスに変換する。LMC24は、様々なインターフェースおよび 様々な処理回路の要求に応じて、外部メモリ20への読み取り/書き込みを制御 する。LMC24は、ビデオデータをブロックフォーマットでメモリ20に格納 するようにプログラムされ、この場合1ブロックは8×8画素データのMPEG 2構造化ブロックと一致する。 復号器10は、その記憶域容量上の理由から、外部フレームメモリ20を圧縮 ビデオデータ用の受信およびタイミングバッファとして使用する。受信データを 圧縮解除する前にバッファに入れるには、大容量の記憶域が必要である。このバ ッファを集積回路に含めると、物理領域をかなり占有するので不利である。また 、バッファリングはフレームを再構築するための画素ブロックの構成を容易にす る。開始コード検出器34がオーバーヘッド情報を回収し、圧縮解除に必要な情 報を取得する。 圧縮された入力ビデオデータが初回圧縮解除のために外部メモリ20から取り 出され、MEM BUSを介してMPEG2圧縮解除装置16に加えられる。本 発明の趣旨を変えることなく、他の圧縮解除フォーマットを利用することもでき る。予測フレームのMPEG2圧縮解除を行うには、予め圧縮解除した「アンカ (anchor)」フレームをメモリに格納し、圧縮解除してイメージを再構築す る必要が生じたときに取り出す必要がある。図2Aの装置は、全フレームをメモ リ20に格納する前に、圧縮解除したMPEG2ビデオデータの2次圧縮を好 ましくは組み込むので、受信機が必要とする外部メモリの量が著しく減少する。 以下では、2次圧縮を再圧縮と呼ぶ。 初回圧縮およびそれ以降に行う圧縮解除は、移送(transport)スト リームにおける放送用MPEG2フォーマットでのデータのフォーマット化であ る。図2Bは、MPEG2圧縮解除装置の例である。図2Aの圧縮解除装置16 は、MPEG2圧縮解除装置に必要な一般要素を示した拡大図である。符号化お よび圧縮されたMPEG2データは、VLD(可変長復号器)100によってR BUS上で受信される。VLD100は復号されたデータを逆量子化器102に 渡し、これが未量子化データを逆離散変形処理装置104に渡し、これがMPE G2圧縮解除ブロックベースデータを作成する。このデータは結合器106にあ る動作処理装置108からのデータと結合され、再圧縮装置28に渡される。 再圧縮装置28はMPEG2符号器内のMPEG2圧縮とは異なり、数多くの フォーマットで実施される。たとえば再圧縮は、ブロックベースの差分パルス符 号変調と、それに続く固定長、可変長、またはランレングス符号化を含むことが ある。あるいは、ブロックベースのハフマン符号化を組み込んでいることもある 。圧縮による損失は、ない場合とある場合がある。 再圧縮は、図2AのMPEG2圧縮解除装置16とMEM BUSとの間を結 合する圧縮装置28で実行される。したがって、MPEG2の復号および圧縮解 除ビデオデータは、圧縮装置28に加えられてデータ再圧縮された後、外部メモ リ20に格納される。再圧縮されたビデオデータが動作処理ネットワークにおけ るMPEG2予測フレームの再構築のために取り出されると、まず圧縮解除装置 30に加えられ、この装置が圧縮装置28とは逆の処理を行う。圧縮解除装置3 0を通過した後に取り出されたデータは、MPEG2復号器10が一連の動作補 正処理で予測フレームを再構築するために使用する状態になっている。 HD再圧縮ビデオフレームとSDビデオフレームは、図2Cに示されるように 、どちらも外部メモリ20から取り出され、表示または格納の前にコンポーネン ト信号として希望の縦横(aspect)比および表示解像度で処理するために 、MEM BUSを介して表示処理装置40に加えられる。外部メモリ20から 取り出されたデータは、2つの機能を実行するFIFOの42、44、46、4 8、 50を通じて表示処理装置40に加えられる。その1つはデータのタイムバッフ ァリング機能である。もう1つは、MEM BUSからの16バイト幅データ( 128ビット)を、1バイト幅データ(圧縮解除装置52へのMPEGデータ) または4バイト幅データ(LMU54へのSDデータ)に変換する機能である。 ここで指定したバイト幅は例示的なものである。 表示処理装置40は図2Cに示してある。表示処理装置40では、再圧縮され たMPEG2ビデオデータが最初に圧縮解除装置52に加えられる。この装置は 圧縮解除装置30と同じである。圧縮解除装置52は、圧縮解除したビデオルミ ナンス(Y)およびクロミナンス(C)ビデオコンポーネント信号をブロックご とに提供する。圧縮解除装置52からの圧縮解除されたMPEG2コンポーネン ト信号は、それぞれ、ルミナンスおよびクロミナンスのブロック/ライン変換器 56および58に加えられる。ブロック/ライン変換器は、YおよびCコンポー ネント信号をそれぞれルミナンス垂直フォーマット変換器(LUMA VFC6 0)とクロミナンス垂直フォーマット変換器(CHROMA VFC62)へラ インごとに加える。ルミナンスおよびクロミナンスレート変換器60と62のど ちらにも、垂直フォーマット変換用および水平サンプルレート変換用の回路が含 まれる。垂直および水平変換器は、変換器間のタイミング移行を処理するように FIFOによって分割される。 サンプルレート変換器は特定システムのパラメータに応じてプログラム可能で あり、画像当たりのライン数を増減したり、および/またはライン当たりの画素 数を増加したりすることができる。サンプルレート変換器からのルミナンスおよ びクロミナンスコンポーネントデータは、コンポーネントビデオ信号上のオーバ ーレイテキストおよび/またはグラフィックスが認識するように選択的に調整さ れた画面上表示(OSD64)に結合される。システムコントローラ14または 入力データストリームのいずれかが外部メモリ20に格納されているOSDデー タを提供するが、ブロックごとではない。 復号器10は、SD画像フォーマットの飛び越し解除、および480本(アク ティブ)のライン順次走査出力のための回路を効果的に含んでいる。この回路は LMU54に配置されている。SD画像フォーマットには480本のアクティブ 飛び越しラインが含まれる。より高い垂直解像度表示を高解像度モニタ画面に提 供するために、出力は、480のアクティブ順次ラインにまで増やされる。 LMU54(直線動き対応アップコンバータ)は、出力イメージ表示装置によ って要求され、画像フレームからの飛び越しフィールドに起因するライン変換を 実行する。SD信号は外部メモリ20に格納され、その後、LMU54がイメー ジの動きを算出し、同じかそれより高い解像度で順次走査を発生するために隣接 フィールドからのSD信号を同時に必要とするので外部メモリ20から取り出さ れる。これは、MPEG2フォーマットで知られる動き補正ではない。各フィー ルドでは、関連付けられたラインがLMU54を通過し、イメージの動き量に基 づいてフィールドラインの隙間にあるラインを推定する。イメージの動きは、前 および続くフィールドの対応する画素値の差から推定する。動き値が通常ゼロの 場合、前および続くフィールドからのラインの平均が推定ラインとして使用され る。大きな動きが推定された画素に対してある場合、その画素値は現在のフィー ルドの隙間ラインより上および下にあるラインの平均から推定される。小さな動 きしかない場合、その隙間ラインは、前のフィールドにあるラインと現在のフィ ールドから平均したラインとの組み合わせから推定される。動きが多いほど、隣 のフィールドからの飛び越しラインに関連して使用される現在のフィールドから の現在のラインより上および下にあるラインの平均も多くなる。ラインの平均値 算出のためにメモリ20に隣接ラインを強制的に提供させるのではなく、ルミナ ンスのブロック/ライン変換器60の内部にあるメモリを効果的に使用して、隣 接ラインからLMU54へビデオ信号を同時に提供する。しかしながら、先行す るまたは引き続くラインだけが、変換器60内のラインメモリから利用できる。 さらに、LMU54は、フィルタと、ラインまたはフィールドあるいはその両方 の遅延を使用し、フレーム内で発生した動作を基準にしてフレームを明瞭にする 。 LMU54は、SDデータを処理するためにメモリを必要とする。というのは 、画像フレームが、原画像から動き情報を正確に再構成するために一時的に処理 される2つの飛び越しフィールド内に表れるからである。処理は、両方のフィー ルドからの隣接ラインが利用されるまで完了しない。SDデータに対する画像 フィールドは、約240のアクティブなラインである。以前に行ったと同様にこ の機能のために付加的内部メモリを供給するよりは、処理中のデータは、メモリ 20に格納し、メモリ20から取り出すことができる。(上述した)HDデータ を処理する際にフルに使用されないので、メモリ20の十分な部分が利用できる 。LMU54からのデータをメモリ20に導くことによって、表示処理集積回路 内にローカルメモリを供給するよりは、集積回路のサイズとコストが削減される 。メモリバスREAD DATA BUSおよびWRITE DATA BUS があり、LMU24と協働するファームウェアがあるので、メモリ20に対する 伝送は速く、かつ効率的である。 処理要素内部のFIFOメモリ(図を簡略するため図示せず)を介してMEM BUSからおよびMEM BUSへデータを加えることができる。図2Aの要素 には入力FIFOまたは出力FIFOあるいはその両方があり、復号器10はこ れを使用して途切れなく機能することができる。データのセグメントをバッファ /FIFOにロードすることによって、処理要素内の一様な(steady)デ ータフローを維持する間、各要素は、それが利用できるようにMEM BUSを アクセスすることができる。 表示処理装置には、異なるセクションを制御する2つの異なるクロックがある 。図2Cに示されるように、1つは圧縮解除クロックドメイン66で、もう1つ は表示クロックドメイン68である。圧縮解除クロックドメイン66には、ブロ ック/ライン変換RAM56、58と同期的にインターフェースする必要があり 、希望の帯域幅を達成するために40MHzから81MHzのクロック速度で動 作する、すべての機能が含まれている。表示クロックドメイン68には、27M Hzから81MHzのクロック速度で最終出力と同期的に動作する機能が含まれ ている。この2つのクロックは、アプリケーションによって同じ速度で動作する 場合と異なる速度で動作する場合がある。2つのクロックドメイン間で受け渡さ れるビデオデータは、水平サンプルレート変換器コントローラから入力されるF IFOの読み取り要求によって、FIFO71、73(ルミナンスおよびクロミ ナンスにそれぞれ1つ)を介して渡される。 それぞれのFIFOには、表示処理装置40とLMC24からの読み取りおよ び書き込みアクノリッジおよび要求信号に応答する制御論理が含まれる。制御論 理には、それぞれのFIFOにあるデータ量を追跡するという目的と、データバ スと同じクロックを使用するFIFOの「バス」エンドと圧縮解除クロックを使 用するFIFOの「表示」エンドとの間で非同期インターフェースを制御すると いう目的もある。表示セクションには制御論理が含まれているので、実際には「 バス」クロックなしで動作している回路の量は可能な限り少なくなる。 1次またはMPEG2圧縮解除データ(ただし2次的に再圧縮されたデータ) には、ブロックベースで外部メモリ20からアクセスする。このデータはFIF O3 46およびFIFO4 48を介してルミナンスおよびクロミナンス2次 圧縮解除装置に加えられ、この装置が、圧縮解除したルミナンスおよびクロミナ ンス画素ブロック値を与える。圧縮解除したルミナンスおよびクロミナンス画素 値のブロックは、ローカルRAMメモリを備えるブロック/ライン変換器56と 58とにそれぞれ加えられる。8×8ブロック(ルミナンス)または4×4ブロ ック(クロミナンス)の全行が、それぞれのローカルメモリに書き込まれる。こ のメモリは、メモリ出力メモリに接続された変換器回路の即時機能に応じて、ラ インごとまたは平行な複数ラインごとに読み出される。データが読み出されると 新しいデータがその位置に書き込まれて、必要なローカルメモリ量を最小限にす る。ブロック/ライン変換器56と58のローカルメモリの例示サイズは、幅1 6バイト幅960ワード深さと16バイト幅720ワード深さである。ローカル メモリには入力マルチプレクサと出力マルチプレクサが含まれており、入力デー タをローカルメモリ内の記憶域用に16バイト幅データに配列し、メモリから読 み取った16バイト幅データをそれぞれの垂直サンプルレート変換器で使用する ように適切に配列する。 圧縮解除されたMPEG2ビデオを高精細度の16:9画面上に表示するため の処理を行う水平および垂直のサンプルレート変換器は、それぞれ表Iおよび表 IIに記載したライン変換を実行する。水平変換器は、81MHzまでの最大画 素出力レートが可能であるものとする。 表I:水平変換 表II:垂直変換 表Iおよび表IIは、ルミナンス信号変換について記載したものである。クロ ミナンス信号でも同様の変換が実行される。クロミナンスについて言えば、圧縮 された信号は4:2:0フォーマットであり、前述のクロミナンス変換には4: 2:0から4:2:2への追加変換が含まれる。通常このクロミナンス処理は、 他の何らかの必要な垂直処理に含まれる。垂直クロミナンス変換の場合、通常、 結合再サンプリングおよび4:2:0/4:2:2変換用に2タップ多相フィル タが採用される。 図4から図8では、XおよびOが位置合わせされていないかまたは不正にオー バーラップしている場合がある。これらの図は配置を近似したものであるが、X とOの全体的位置関係は正確である。見かけの位置合わせ不良やオーバーラップ は正常で、変換の非整数比によって生じるものである。 図4は、4:2:0/4:2:2変換のみが必要な場合(すなわち、480順 次を受け取り480飛び越しを表示するか、1080順次を受け取り1080飛 び越しを表示する)に、入力クロミナンスラインと出力クロミナンスラインとの 垂直/時間関係を図示したものである。図4は、フィールドのライン部分を示し たものである。円は4:2:0フォーマットの元の画素を示している。Xは4: 2:2信号に変換された画素を示している。各フィールドの補間ラインは、それ ぞれのフィールドのラインから算出される。 図4はフィールドベースの表示を示したものである。この場合、偶数のクロミ ナンスライン(ライン0から始まる)を使用して第1すなわち上のフィールドを 生成し、奇数のクロミナンスラインを使用して第2すなわち下のフィールドを生 成する。 図5Aおよび図6Aは、図2Aに関して説明したのと同じフォーマットのルミ ナンス変換オプションを示したものである。図5Aは、720順次フォーマット を1080飛び越しフォーマットに変換する場合の、入力ルミナンスラインと出 力ルミナンスラインの垂直/時間関係を示したものである。図6Aは、720順 次フォーマットを480飛び越しフォーマットに変換する場合の、入力ルミナン スラインと出力起動ラインの垂直/時間関係を示したものである。 図5Bおよび図6Bは、前述のルミナンス変換に関連した対応するクロミナン ス変換オプションを示したものである。図5Bは、720順次フォーマットを1 080飛び越しフォーマットに変換する場合の、入力クロミナンスラインと出力 クロミナンスラインとの垂直/時間関係を示したものである。図6Bは、720 順次フォーマットを480飛び越しフォーマットに変換する場合の、入力クロミ ナンスラインと出力クロミナンスラインとの垂直/時間関係を示したものである 。 これら例示的変換に、時間処理は含まれていない。ルミナンスおよびクロミナ ンス処理は、垂直方向の場合にのみ生じる。さらに、入力クロミナンス情報はフ レームベースであるため、フレームベースの4:2:0/4:2:2変換につい てのみ考察すればよい。 図7Aと図7Bとは異なるものである。図7Aは、1080飛び越しフォーマ ットを480飛び越しフォーマットに変換する場合の、入力ルミナンスラインと 出力ルミナンスラインとの垂直/時間関係を示したものである。図7Bは、10 80飛び越しフォーマットを480飛び越しフォーマットに変換する場合の、入 力クロミナンスラインと出力クロミナンスラインとの垂直/時間関係を示したも のである。 図8Aおよび図8Bは、それぞれ、LMU54が実行するSDビデオ信号のル ミナンス垂直変換とクロミナンス垂直変換とを図示したものである。垂直および 時間処理は、垂直のみの処理ではなくこれらの変換に含まれるということを想起 されたい。通常、飛び越し解除アルゴリズムの演算は、720×480飛び越し (すなわちCCIR601解像度)サイズまでのイメージにのみ必要である。こ れらのイメージは、MPEG2復号プロセスから、またはSD入力ポートからの 入力として発生させることができる。 図9は、本発明の原理に従った復号器を含む受信機を通る信号経路の流れ図で ある。受信機はこの入力信号を受信する(120)。前述のように、この入力信号 はMPEG2または非MPEG2の互換信号としてフォーマット化される。信号 フォーマットは識別され(122)、識別された信号は適切な処理経路に送られる 。信号フォーマットがMPEG2互換の場合、信号は前述のように復号化され( 124)、表示処理装置と互換性のあるブロックデータが生成され、メモリ20 に格納される。信号がMPEG2互換でない場合、信号は前述のように処理され 、メモリ20に格納される(126)。このデータは、図1の表示処理装置40と 互換性のあるブロックデータである。表示処理装置互換ブロックデータはメモリ 20から表示処理装置40に渡される。特定の表示装置あるいは別の記憶装置と の互換性があるフォーマット化されたデータが生成される(128)。より高い解 像度が要求されるデータは、このような処理の間に、表示処理装置40およびメ モリ20間を転送される。最終的に表示互換データは、表示装置(または記憶媒 体)に送信される(130)。 上述した共通の構造は、メモリ20が他に使用されない場合と同様に他の標準 精細度データを処理する間、メモリ20内にフィールドおよびフレーム画像情報 を格納することに対して有用である。例えば、標準精細度データは、画像フィー ルドおよびフレームを格納するのに充分なメモリを使用するくし形フィルタによ ってしばしば、ろ過される。このメモリは、他の機能に使用されるメモリから通 常分離される。上述した共通構造の使用によって、フレームメモリは、設計およ び実行コストを節約することに使用される。スクリーン上の表示は、メモリを分 離する必要を除くために、同様の方法で、メモリ20を使用することができる。
【手続補正書】特許法第184条の8第1項 【提出日】平成10年12月21日(1998.12.21) 【補正内容】 (請求の範囲) 1.多重フォーマットのビデオ信号を処理するための共通構造を持つデジタル処 理装置であって、 高精細度フォーマットビデオデータおよび標準精細度ビデオデータを受信する ための入力ネットワーク(2,4,6)と、 前記入力ネットワークに結合された、高精細度復号および圧縮解除データを生 成するための復号器(16)と、 前記入力ネットワークに結合された、前記標準精細度フォーマットデータを前 記高精細度フォーマットデータと互換性のあるフォーマットに変換するための変 換器(22)と、 前記処理装置によって処理される間、高精細度および標準精細度フォーマット データを格納する共通メモリ(20)と、 表示のための、前記高精細度フォーマットデータと前記変換された標準精細度 フォーマットデータとを処理するための表示処理装置(40)とを備える処理装 置。 2.前記復号および圧縮解除高精細度データがブロックフォーマットであり、 前記高精細度データがMPEG2互換であり、 前記表示処理装置がブロックフォーマットのビデオデータを受理し、 前記変換器が前記標準精細度データをブロックフォーマットに変換する請求項 1に記載の処理装置。 3.前記入力ネットワークがバースト圧縮データを受信する請求項1に記載の処 理装置。 4.前記メモリがブロックベースのデータと、ラスターフォーマットのフィール ドおよびフレームデータとを受け入れる請求項1に記載の処理装置。 5.前記復号および圧縮解除MPEG2データを前記メモリに格納する前に再圧 縮する再圧縮装置(28)をさらに備える請求項2に記載の処理装置。 6.前記表示処理装置が、前記表示処理装置に結合された表示装置に適合する出 力ビデオデータフォーマットを提供するようにプログラム可能である請求項1に 記載の処理装置。 7. 前記入力ネットワークが、MPEG2フォーマットデータを受信するため の入力(2)と、非MPEG2フォーマットデータを受信するための入力(4) とを含み、 前記表示処理装置(40)が、ブロックフォーマットのMPEG2データと、 ライン/ブロック変換を行った非MPEG2フォーマットデータとを処理するブ ロック/ライン変換器(56)を含み、 前記共通メモリ(20)が、システムによって処理する間、前記MPEG2フ ォーマットデータと前記非MPEG2フォーマットデータとを格納する請求項1 に記載の処理装置。 8.前記メモリがブロックベースのデータと、ラスターフォーマットのフィール ドおよびフレームデータとを受け入れる請求項7に記載のシステム。 9. MPEG2フォーマットの情報を受信するための入力(2)と、前記復号 器に応答するMPEG2復号器(16)と、イメージ情報を表示装置に搬送する ための出力を有する前記表示処理装置(40)とを備え、前記入力ネットワーク と協働する第1処理経路と、 標準精細度フォーマットの情報を受信するための入力(4)と、ライン/ブロ ック変換器(22)と、前記表示処理装置とを備え、前記入力ネットワークと協 働する第2処理経路と、 前記第1処理経路および前記第2処理経路を介して前記表示出力に表示情報を 選択的に搬送するためのスイッチング手段とを備え、 前記共通メモリ(20)が、ブロックベースであり、且つ前記第1処理経路お よび前記第2処理経路に結合され、 前記表示処理装置が、前記標準精細度フォーマットの情報の解像度を変更する ための手段を含み、 前記スイッチング手段が、処理の間、前記メモリ内に前記標準精細度フォーマ ットの情報を格納する請求項1に記載の処理装置。 10.前記メモリがブロックベースのデータと、ラスターフォーマットのフィー ルドおよびフレームデータとを受け入れる請求項9に記載のシステム。 11.多重フォーマットのビデオ信号を処理する方法であって、 処理すべきデータを含む信号を受信するステップ(120)と、 前記受信信号を、MPEG2フォーマット信号および標準精細度フォーマット 信号の1つとして識別するステップ(122)と、 受信時に入力MPEG2フォーマット信号を復号化してブロックフォーマット のデータを生成するステップ(124)と、 受信時に入力標準精細度フォーマット信号を前処理してブロックフォーマット のデータを生成するステップ(126)と、 前記搬送データを表示に適したフォーマットに調整するステップ(128)と 、 処理の間、共通メモリ内に前記MPEG2フォーマットデータと前記標準精細 度フォーマットデータを格納するステップと、 表示調整したデータを表示装置に搬送するステップ(130)とを含む方法。 12.前記前処理ステップが、ラインフォーマットデータをブロックフォーマッ トデータに変換する請求項11に記載の方法。 13.前記調整ステップが、ブロックフォーマットデータをラインフォーマット データに変換する請求項11に記載の方法。 14.前記メモリがブロックベースのデータと、ラスターフォーマットのフィー ルドおよびフレームデータとを受け入れる請求項11に記載の方法。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 EP(AT,BE,CH,DE, DK,ES,FI,FR,GB,GR,IE,IT,L U,MC,NL,PT,SE),OA(BF,BJ,CF ,CG,CI,CM,GA,GN,ML,MR,NE, SN,TD,TG),AP(GH,GM,KE,LS,M W,SD,SZ,UG,ZW),EA(AM,AZ,BY ,KG,KZ,MD,RU,TJ,TM),AL,AM ,AT,AU,AZ,BA,BB,BG,BR,BY, CA,CH,CN,CU,CZ,DE,DK,EE,E S,FI,GB,GE,GH,HU,ID,IL,IS ,JP,KE,KG,KP,KR,KZ,LC,LK, LR,LS,LT,LU,LV,MD,MG,MK,M N,MW,MX,NO,NZ,PL,PT,RO,RU ,SD,SE,SG,SI,SK,TJ,TM,TR, TT,UA,UG,US,UZ,VN,YU,ZW (72)発明者 キャンフィールド,バース,アラン. アメリカ合衆国 46236 インディアナ州 インディアナポリス インディアン レ イク ブールバード ノース ドライブ 10421 (72)発明者 パットン,スティーブン,ワイン. アメリカ合衆国 80120 コロラド州 リ トルトン サウス ラウザン ストリート 7747

Claims (1)

  1. 【特許請求の範囲】 1.多重フォーマットのビデオ信号を処理するための共通構造を持つデジタル処 理装置であって、 高精細度フォーマットビデオデータおよび標準精細度ビデオデータを受信する ための入力ネットワーク(2,4,6)と、 前記入力ネットワークに結合された、高精細度復号および圧縮解除データを生 成するための復号器(16)と、 前記入力ネットワークに結合された、前記標準精細度フォーマットデータを前 記高精細度フォーマットデータと互換性のあるフォーマットに変換するための変 換器(22)と、 前記処理装置によって処理される間、高精細度および標準精細度フォーマット データを格納する共通メモリ(20)と、 表示のための、前記高精細度フォーマットデータと前記変換された標準精細度 フォーマットデータとを処理するための表示処理装置(40)とを備える処理装 置。 2.前記復号および圧縮解除高精細度データがブロックフォーマットであり、 前記高精細度データがMPEG2互換であり、 前記表示処理装置がブロックフォーマットのビデオデータを受理し、 前記変換器が前記標準精細度データをブロックフォーマットに変換する請求項 1に記載の処理装置。 3.前記入力ネットワークがバースト圧縮データを受信する請求項1に記載の処 理装置。 4.前記メモリがブロックベースのデータと、ラスターフォーマットのフィール ドおよびフレームデータとを受け入れる請求項1に記載の処理装置。 5.前記復号および圧縮解除MPEG2データを前記メモリに格納する前に再圧 縮する再圧縮装置(28)をさらに備える請求項2に記載の処理装置。 6.前記表示処理装置が、前記表示処理装置に結合された表示装置に適合する出 力ビデオデータフォーマットを提供するようにプログラム可能である請求項1に 記載の処理装置。 7.デジタルビデオ信号処理システムであって、 MPEG2フォーマットデータを受信するための入力(2)と、 非MPEG2フォーマットデータを受信するための入力(4)と、 ブロックフォーマットのMPEG2データと、ライン/ブロック変換を行った 非MPEG2フォーマットデータとを処理するブロック/ライン変換器(56) を備える表示処理装置(40)と、 前記システムによって処理する間、前記MPEG2フォーマットデータと前記 非MPEG2フォーマットデータとを格納するための共通メモリ(20)と、 前記表示処理装置から表示装置へデータを搬送するための出力(8)とを備え るシステム。 8.前記メモリがブロックベースのデータと、ラスターフォーマットのフィール ドおよびフレームデータとを受け入れる請求項7に記載のシステム。 9.ビデオ信号処理システムであって、 MPEG2フォーマットの情報を受信するための入力(2)と、MPEG2復 号器(16)と、イメージ情報を表示装置に搬送するための出力を有する表示処 理装置(40)とを備えた第1処理経路と、 標準精細度フォーマットの情報を受信するための入力(4)と、ライン/ブロ ック変換器(22)と、前記表示処理装置とを備えた第2処理経路と、 前記第1処理経路および前記第2処理経路を介して前記表示出力に表示情報を 選択的に搬送する手段と、 前記第1処理経路および前記第2処理経路に結合されたブロックベースの共通 メモリ(20)とを備え、 前記表示処理装置が、前記標準精細度フォーマットの情報の解像度を変更する ための手段を含み、 前記手段が、処理の間、前記メモリ内に前記標準精細度フォーマットの情報を 格納するシステム。 10.前記メモリがブロックベースのデータと、ラスターフォーマットのフィー ルドおよびフレームデータとを受け入れる請求項9に記載のシステム。 11.多重フォーマットのビデオ信号を処理する方法であって、 処理すべきデータを含む信号を受信するステップ(120)と、 前記受信信号を、MPEG2フォーマット信号および標準精細度フォーマット 信号の1つとして識別するステップ(122)と、 受信時に入力MPEG2フォーマット信号を復号化してブロックフォーマット のデータを生成するステップ(124)と、 受信時に入力標準精細度フォーマット信号を前処理してブロックフォーマット のデータを生成するステップ(126)と、 前記搬送データを表示に適したフォーマットに調整するステップ(128)と 、 処理の間、共通メモリ内に前記MPEG2フォーマットデータと前記標準精細 度フォーマットデータを格納するステップと、 表示調整したデータを表示装置に搬送するステップ(130)とを含む方法。 12.前記前処理ステップが、ラインフォーマットデータをブロックフォーマッ トデータに変換する請求項11に記載の方法。 13.前記調整ステップが、ブロックフォーマットデータをラインフォーマット データに変換する請求項11に記載の方法。 14.前記メモリがブロックベースのデータと、ラスターフォーマットのフィー ルドおよびフレームデータとを受け入れる請求項11に記載の方法。
JP52785098A 1996-12-18 1997-12-15 多重フォーマットビデオ信号処理装置のためのメモリ構造 Expired - Lifetime JP3907706B2 (ja)

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