KR20000008719A - 레이아웃 면적을 최소화하는 리던던시 회로 - Google Patents

레이아웃 면적을 최소화하는 리던던시 회로 Download PDF

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Abstract

레이아웃 면적을 최소화하는 리던던시 회로가 개시된다. 본 발명의 리던던시 회로는 리페어 제어부 및 n개의 단위 리던던시 회로들을 구비한다. 그리고 n개의 단위 리던던시 회로들은 공통적으로 리페어 제어신호에 의하여 제어된다. 단위 리던던시 회로는 인에이블 퓨즈의 절단에 의하여 인에이블되고, 리페어 제어신호에 응답하여 활성되는 리던던트 인에이블 신호를 발생하는 인에이블 제어부; 및 리던던트 인에이블 신호의 활성에 의하여 인에이블되며, 불량 셀의 어드레스를 수신할 때 활성하는 리던던트 신호를 발생하는 리던던트부를 구비한다. 인에이블 제어부는 리페어 제어신호의 활성에 의하여 게이팅되는 모스 트랜지스터; 모스 트랜지스터의 제1 접합에 상기 접지 전압을 공급하며, 절단가능한 안정화 퓨즈; 및 리던던트 인에이블 신호를 발생하는 모스 트랜지스터의 제2 접합에 상기 승압 전압을 공급하며, 절단가능한 상기 인에이블 퓨즈를 구비한다.

Description

레이아웃 면적을 최소화하는 리던던시 회로
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 레이아웃 면적을 최소화하는 반도체 메모리 장치의 리던던시 회로에 관한 것이다.
반도체 메모리 장치는 많은 수의 노말 메모리 셀들로 구성되는 노말 메모리 셀 어레이를 가진다. 즉, 반도체 메모리 장치의 노말 메모리 셀들은 데이터 선택 구조와 동작 속도 및 레이아웃 면적을 고려하여 다수개의 노말 메모리 어레이로 나누어 구성된다. 그런데 노말 메모리 셀들 중에서 한 개의 불량 셀이라도 존재하면, 반도체 메모리 장치는 제구실을 수행하지 못하므로 불량품으로 처리된다. 따라서, 반도체 메모리 장치는 테스트를 통하여 발견되는 노말 메모리 셀 어레이의 불량 셀을 리페어하기 위하여, 리던던트 메모리 셀들로 구성되는 다수개의 리던던트 메모리 셀 어레이와 이를 제어하기 위한 리던던시 회로를 내장한다.
도 1은 종래의 리던던시 회로의 전체적 구성을 나타내는 블락도이다. 도 1을 참조하면, 각각의 리던던트 메모리 셀 어레이를 제어하는 다수개의 단위 리던던시 회로들(11_1, 11_2 ,11_3, …)이 존재한다. 상기 단위 리던던시 회로들(11_1, 11_2, 11_3, …)은 반도체 메모리 장치의 전원 공급시에 활성하는 파워-업 신호(PWUP)에 의하여 인에이블되어, 어드레스와 각각의 퓨즈의 절단에 따라 대응하는 리던던트 메모리 셀 어레이의 셀을 선택하는 리던던트 신호들(REDL1, REDL2, REDL3, …)을 활성시킨다. 각각의 리던던시 회로들에는 일반적으로 전원 전압(VCC)가 공급된다.
도 2는 도 1의 단위 리던던시 회로를 나타내는 도면이다. 이를 참조하면, 반도체 메모리 장치의 전원 공급시에 하이레벨로 활성되는 펄스 신호인 상기 파워-업 신호(PWUP)에 응답하여 앤모스 트랜지스터(23)가 턴온됨으로써 상기 앤모스 트랜지스터(23)의 드레인 단자(N24)는 로우레벨로 된다. 그리고 상기 앤모스 트랜지스터(23)의 드레인 단자(N24)의 신호는 인버터(27)에 의하여 반전된다.
그리고 종래의 리던던시 회로는 어드레스 신호들(A0, A1, …) 및 반전 어드레스 신호들(/A0, /A1, …)을 전송하는 다수개의 전송 수단들(29_1, 29_2, …)을 구비한다. 상기 전송 수단들(29_1, 29_2, …) 각각은 데이터의 손실없이 어드레스 신호들 및 반전 어드레스 신호들을 전송하기 위하여, 전송 게이트로 구현된다. 그리고 전송 게이트는 최소한 하나의 앤모스 트랜지스터(Ni, i=1,2,…)와 하나의 피모스 트랜지스터(Pi, i=1,2,…)를 구비하는 것이 일반적이다. 그리고 상기 피모스 트랜지스터(Pi)는 상기 앤모스 트랜지스터(23)의 드레인 단자(N24)의 신호에 의하여 게이팅되며, 상기 앤모스 트랜지스터(Ni)는 상기 인버터(27)의 출력 단자(N28)에 의하여 게이팅된다.
이와 같이 피모스 트랜지스터와 앤모스 트랜지스터로 구현되는 상기 전송 수단들(29_1, 29_2, …)은, 설계시 레이아웃 면적의 증가를 초래하는 문제점을 발생한다.
즉, 반도체 메모리 장치가 대용량화 됨에 따라 필요한 어드레스 신호의 수도 증가한다. 만약 리던던트 메모리 셀 어레이의 리던던트 메모리 셀을 선택하기 위한 어드레스의 수가 j개라 가정하자. 그러면, j개의 어드레스 신호 및 j개의 반전 어드레스 신호를 전송하기 위해서 4j개의 모스 트랜지스터가 필요하다.
그러므로 종래의 리던던시 회로는 많은 수의 모스 트랜지스터들과 모스 트랜지스터들을 게이팅하기 위한 버스의 증가로 인하여, 레이아웃 면적의 증가하는 문제점이 발생한다.
본 발명의 목적은 레이아웃 면적을 최소화하는 리던던시 회로를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 리던던시 회로의 전체적 구성을 나타내는 블락도이다.
도 2는 도 1의 단위 리던던시 회로를 나타내는 도면이다.
도 3은 본 발명의 리던던시 회로를 나타내는 블락도이다.
도 4는 승압 회로의 개념을 나타내기 위한 개념도이다.
도 5는 도 3의 리페어 제어부를 나타내는 도면이다.
도 6은 도 3의 단위 리던던시 회로를 구현하는 제1 실시예이며,
도 7은 도 3의 단위 리던던시 회로를 구현하는 제2 실시예이다.
상기와 같은 발명이 이루고자하는 기술적 과제를 해결하기 위하여 본 발명의 리던던시 회로는 데이터를 저장하는 m개의 노말 메모리 셀 어레이, 상기 노말 메모리 셀 어레이의 불량 셀을 리페어하기 위한 m개의 리던던트 메모리 셀 어레이와 전원 전압을 승압하여 승압 전압을 발생하는 승압 회로를 가지는 반도체 메모리 장치의 상기 n개의 리던던트 메모리 셀 어레이를 제어하는 리던던시 회로에 있어서,
상기 반도체 메모리 장치가 리페어를 수행할 때, 상기 반도체 메모리 장치의 전원 공급에 응답하여 활성하는 리페어 제어신호를 발생하는 리페어 제어부; 및 소정의 인에이블 퓨즈의 절단과 상기 리페어 제어신호의 활성에 의하여 인에이블되며, 대응하는 상기 노말 메모리 셀 어레이의 불량 셀의 어드레스의 수신에 의하여 대응하는 상기 리던던트 메모리 셀 어레이의 셀을 선택하는 각각의 리던던트 신호를 발생하는 n개의 단위 리던던시 회로들을 구비한다. 그리고 상기 n개의 단위 리던던시 회로들은 공통적으로 상기 리페어 제어신호에 의하여 제어된다.
바람직하게는 상기 단위 리던던시 회로는 상기 인에이블 퓨즈의 절단에 의하여 인에이블되고, 상기 리페어 제어신호에 응답하여 활성되는 리던던트 인에이블 신호를 발생하는 인에이블 제어부; 및 상기 리던던트 인에이블 신호의 활성에 의하여 인에이블되며, 상기 불량 셀의 어드레스를 수신할 때 활성하는 상기 리던던트 신호를 발생하는 리던던트부를 구비한다.
더욱 바람직하게는 상기 인에이블 제어부는 상기 리페어 제어신호의 활성에 의하여 게이팅되는 모스 트랜지스터; 상기 모스 트랜지스터의 제1 접합에 상기 접지 전압을 공급하며, 절단가능한 안정화 퓨즈; 및 상기 리던던트 인에이블 신호를 발생하는 상기 모스 트랜지스터의 제2 접합에 상기 승압 전압을 공급하며, 절단가능한 상기 인에이블 퓨즈를 구비한다.
본 발명의 리던던시 회로에 의하면, 레이아웃 면적이 최소화되고 누설 전류가 감소된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 3은 본 발명의 리던던시 회로를 나타내는 블락도이다. 본 발명의 리던던시 회로는 데이터를 저장하는 다수개의 노말 메모리 셀 어레이(미도시), 상기 노말 메모리 셀 어레이의 불량 셀을 리페어하기 위한 다수개의 리던던트 메모리 셀 어레이(미도시)와 전원 전압(VCC)을 승압하여 승압 전압(VPP)을 발생하는 승압 회로(41, 도 4 참조)를 가지는 반도체 메모리 장치의 상기 다수개의 리던던트 메모리 셀 어레이를 제어하는 회로이다.
본 명세서에서는 설명의 편의상 m개의 노말 메모리 셀 어레이와 n개의 리던던트 메모리 셀 어레이로 구성되며, 리던던트 메모리 셀 어레이의 셀은 j개의 어드레스에 의하여 디코딩된다고 가정하자.
도 3을 참조하면, 본 발명의 리던던시 회로는 리페어 제어부(31) 및 N개의 단위 리던던시 회로들(33_i, i=1, 2, 3, …, n)을 구비한다.
상기 리페어 제어부(31)는 상기 반도체 메모리 장치의 노말 메모리 셀 어레이의 셀에 불량이 발생하여 리페어를 수행할 때, 파워-업 신호(PWUP)에 응답하여 활성하는 리페어 제어신호(RECON)를 발생한다. 상기 파워-업 신호(PWUP)는 상기 반도체 메모리 장치의 전원 공급시에 하이레벨로 활성되는 신호 또는 펄스로 구동되는 신호이다.
상기 단위 리던던시 회로들(33_i, i=1, 2, 3, …, n) 모두는 상기 리페어 제어신호(RECON)의 활성에 의하여 인에이블된다. 즉, 상기 다수개의 단위 리던던시 회로들(33_i, i=1, 2, 3, …, n)은 상기 리페어 제어신호(RECON)에 의하여 제어된다.
그리고 대응하는 상기 노말 메모리 셀 어레이의 불량 셀의 어드레스 신호들(Ai, AiB)이 상기 단위 리던던시 회로들(33_i, i=1, 2, 3, …, n)에 의하여 수신되면, 대응하는 상기 리던던트 메모리 셀 어레이의 셀을 선택하는 각각의 리던던트 신호들(REDNi, i=1, 2, 3, …, n)이 활성된다.
도 5는 도 3의 리페어 제어부를 나타내는 도면이다. 도 5를 참조하면, 상기 리페어 제어부(31)는 구체적으로 앤모스 트랜지스터(51), 리페어 퓨즈(53) 및 래치부(55)를 구비한다.
상기 앤모스 트랜지스터(51)는 상기 파워-업 신호(PWUP)에 응답하여 턴온되며, 소스 단자는 접지 전압(VSS)과 연결된다. 그리고 상기 앤모스 트랜지스터(51)는 상기 리페어 퓨즈(53)와 비교하여 작은 컨덕턴스 값을 가진다.
상기 리페어 퓨즈(53)는 상기 전원 전압(VCC)을 상기 앤모스 트랜지스터(51)의 드레인 단자(N52)에 공급하며, 절단 가능하다.
상기 래치부(55)는 상기 앤모스 트랜지스터(51)의 드레인 단자(N52)의 신호를 반전 래치하여 상기 리페어 제어신호(RECON)를 활성한다.
만약 반도체 메모리 장치에 불량 셀이 존재하지 않는 경우에는, 상기 리페어 퓨즈(53)는 절단되지 않는다. 그러므로 반도체 메모리 장치에 전원이 공급되어 상기 파워-업 신호(PWUP)가 하이레벨로 활성하더라도, 상기 앤모스 트랜지스터(51)의 드레인 단자(N52)의 전압 레벨은 하이레벨을 유지한다. 그러므로 상기 리페어 제어신호(RECON)는 비활성한다.
그러나 반도체 메모리 장치에 불량 셀이 존재하는 경우에는, 상기 리페어 퓨즈(53)가 절단된다. 그러므로 반도체 메모리 장치에 전원이 공급되어 상기 파워-업 신호(PWUP)가 하이레벨로 활성하면, 상기 앤모스 트랜지스터(51)의 드레인 단자(N52)의 전압 레벨은 로우레벨로 된다. 그러므로 상기 리페어 제어신호(RECON)는 하이레벨로 활성된다.
도 6은 도 3의 단위 리던던시 회로를 구현하는 제1 실시예이며, 도 7은 도 3의 단위 리던던시 회로를 구현하는 제2 실시예이다. 도 6의 제1 실시예의 단위 리던던시 회로 및 도 7의 제2 실시예의 단위 리던던시 회로는, 각각 인에이블 제어부(61 및 71), 리던던트부(63 및 73)를 구비한다.
다시 도 6을 참조하면, 제1 실시예의 상기 인에이블 제어부(61)는 2개의 앤모스 트랜지스터들(n1,n2)와 2개의 피모스 트랜지스터들(p1,p2)로 구성되는 래치구조이다. 상기 앤모스 트랜지스터(n1)의 게이트 단자에는 상기 리페어 제어신호(RECON)를 반전시키는 인버터(61a)의 출력(N62) 신호가 인가된다. 그리고 상기 앤모스 트랜지스터(n1)의 소스 단자는 상기 접지 전압(VSS)와 접속된다.
상기 앤모스 트랜지스터(n2)의 게이트 단자에는 상기 인버터(61a)의 출력(N62) 신호를 다시 반전시킨 인버터(61b)의 출력(N62b) 신호가 인가된다. 그리고 상기 앤모스 트랜지스터(n2)의 소스 단자는 상기 접지 전압(VSS)와 접속된다.
상기 피모스 트랜지스터(p1)는 소스 단자가 상기 승압 전압(VPP)에 접속되고, 드레인 단자는 상기 앤모스 트랜지스터(n1)의 드레인 단자(N64a)에 연결되며, 게이트 단자는 상기 앤모스 트랜지스터(n2)의 드레인 단자(N64b)에 연결된다.
상기 피모스 트랜지스터(p2)는 소스 단자가 상기 승압 전압(VPP)에 접속되고, 드레인 단자는 상기 앤모스 트랜지스터(n2)의 드레인 단자(N64b)에 연결되며, 게이트 단자는 상기 앤모스 트랜지스터(n1)의 드레인 단자(N64a)에 연결된다.
그리고 상기 앤모스 트랜지스터(n2)와 상기 피모스 트랜지스터(p2)의 공통 드레인 단자(N64b)의 신호는 상기 인에이블 제어부(61)의 출력 신호인 리던던트 인에이블 신호(/RENA1)가 되어 상기 리던던트부(63)를 제어한다.
그러므로 반도체 메모리 장치가 리페어 모드가 되어 상기 리페어 제어신호(RECON)가 하이레벨로 활성하면, 상기 앤모스 트랜지스터(n1)는 턴오프되고 상기 앤모스 트랜지스터(n2)는 턴온된다. 따라서 상기 앤모스 트랜지스터(n2)의 드레인 단자(N64b)의 전압은 하강하여 상기 피모스 트랜지스터(p1)가 턴온된다. 그리고 상기 피모스 트랜지스터(p1)의 드레인 단자(N64a)의 전압은 상승하여, 상기 피모스 트랜지스터(p2)를 턴오프시킨다. 그러므로 상기 리던던트 인에이블 신호(/RENA1)는 로우레벨로 활성되며, 상기 리던던트부(63)는 인에이블된다.
상기 리던던트부(63)는 상기 리던던트 인에이블 신호(RENA1)의 활성에 의하여 인에이블되며, 상기 불량 셀의 어드레스를 수신할 때 활성하여 상기 리던던트 메모리 셀 어레이의 메모리 셀을 선택하는 리던던트 신호(REDNi)를 발생한다. 여기서, 상기 리던던트 신호(REDNi)는 대응하는 리던던트 메모리 셀 어레이의 셀을 선택하는 신호들(REDN1, REDN2, …,REDNn)을 대표적으로 나타내는 것이다.
상기 리던던트부(63)는 구체적으로 드라이빙부(65), 스위칭부들(67_i, i=1, 2, 3, …, j), 디스에이블 앤모스 트랜지스터들(69_i, i=1, 2, 3, …, j) 및 논리 연산 수단(70)으로 구성된다.
상기 드라이빙부(65)는 상기 리던던트 인에이블 신호(RENA1)의 활성에 응답하여, 상기 승압 전압(VPP)을 출력한다. 바람직하기로는 상기 상기 드라이빙부(65)는 피모스 트랜지스터의 소스단자가 상기 승압 전압(VPP)과 연결되는 인버터(65a)를 구비하는 것이다. 따라서 상기 드라이빙부(65)의 출력단(N66)은 상기 승압 전압(VPP) 또는 상기 접지 전압(VSS)를 발생한다.
상기 스위칭부들(67_i, i=1, 2, 3, …, j)은 상기 드라이빙부(65)의 출력(N66) 신호에 의하여 게이팅된다. 그리고 상기 스위칭부들(67_i, i=1, 2, 3, …, j)은 대응하는 어드레스 신호들(Ai, i=1, 2, 3, …, j) 및 상기 어드레스 신호의 반전 신호(/Ai, i=1, 2, 3, …, j)를 각각 전송한다. 예를 들어, 상기 스위칭부들(67_1)은 대응하는 어드레스 신호들(A1) 및 상기 어드레스 신호의 반전 신호(/A=1)를 각각 전송한다.
상기 디스에이블 앤모스 트랜지스터들(69_i, i=1, 2, 3, …, j)는 게이트 단자에는 상기 리던던트 인에이블 신호(/RENA1)가 게이트 단자에 인가되고, 제1 접합단에는 상기 접지 전압(VSS)이 연결되며, 제2 접합단에는 대응하는 각각의 상기 스위칭부들(67_i, i=1, 2, 3, …, j)의 출력단(N68_i, i=1, 2, 3, …, j)이 연결된다.
상기 논리 연산 수단(70)은 낸드 게이트(70a)와 인버터(70b)로 구성되어 상기 j개의 스위칭부들 각각의 출력단(N68_i, i=1, 2, 3, …, j)의 신호들을 논리곱하여 상기 리던던트 인에이블 신호(REDNi)를 발생한다.
상기 스위칭부들(67_i, i=1, 2, 3, …, j)의 구체적인 구성 및 작용 효과를 상기 스위칭부(67_1)을 예로서 설명하면, 다음과 같다.
상기 스위칭부(67_1)는 제1 및 제2 앤모스 트랜지스터(67_1a, 67_1b), 제1 및 제2 전송 퓨즈(67_1c, 67_1d)를 구비한다.
상기 제1 앤모스 트랜지스터(67_1a)는 상기 드라이빙부(65)의 출력신호(N66)에 의하여 게이팅되며, 대응하는 어드레스 신호(A0)를 전송한다. 즉, 상기 리페어 제어신호(RECON)가 하이레벨로 활성할 때 상기 드라이빙부(65)의 출력신호(N66)는 상기 승압 전압(VPP)으로 활성한다. 그리고 상기 제1 앤모스 트랜지스터(67_1a)는 턴온되어 어드레스 신호(A0)를 전송한다. 이때, 상기 드라이빙부(65)의 출력신호(N66)는 상기 승압 전압(VPP)으로 활성하므로, 상기 제1 앤모스 트랜지스터(67_1a)는 데이터의 손실없이 하이레벨의 상기 어드레스 신호(A0)를 전송한다.
그리고 상기 제2 앤모스 트랜지스터(67_1b)는 상기 드라이빙부(65)의 출력신호(N66)에 의하여 게이팅되며, 대응하는 반전 어드레스 신호(/A0)를 전송한다. 그리고, 상기 제2 앤모스 트랜지스터(67_1b)도 상기 제1 앤모스 트랜지스터(67_1a)와 마찬가지로 데이터의 손실없이 하이레벨의 상기 반전 어드레스 신호(/A0)를 전송한다.
상기 제1 전송 퓨즈(67_1c)는 상기 제1 전송 트랜지스터(67_1a)에 의하여 전송되는 상기 어드레스 신호(A0)를 상기 스위칭부(67_1)의 출력단(N68_1)에 전송한다. 그리고 상기 제2 전송 퓨즈(67_1d)는 상기 제2 전송 트랜지스터(67_1b)에 의하여 전송되는 상기 반전 어드레스 신호(A0)를 상기 스위칭부(67_1)의 출력단(N68_1)에 전송한다. 상기 스위칭부(67_1)의 출력단(N68_1)은 상기 디스에이블 앤모스 트랜지스터(69_1)의 제2 접합단과 연결되어 상기 낸드 게이트(70a)의 하나의 입력단과 연결된다.
본 발명의 리던던시 회로의 동작을 전체적으로 설명하면, 대응하는 노말 메모리 셀 어레이에 불량 셀이 존재하여 리페어를 수행하는 경우에는, 리페어 퓨즈(53, 도 5 참조)가 절단된다. 그리고 리던던트부(63)에서, 리페어를 수행하는 셀의 어드레스에 해당하는 퓨즈들을 제외한 나머지 퓨즈들이 절단된다. 예를 들어, A0의 어드레스가 하이, A1의 어드레스가 로우에 해당하는 셀을 리페어하는 경우에는, 퓨즈들(67_1d, 67_2c, …)이 절단된다.
상기와 같이 퓨즈들을 절단한 경우에, 반도체 메모리 장치에 전원이 고급되면, 상기 리페어 제어신호(RECON)는 하이레벨로 활성한다. 그리고 상기 리던던트 인에이블 신호(/RENA1)의 로우레벨로의 활성하고, 상기 드라이빙부(65)의 출력단(N66)의 신호는 하이레벨로 활성한다. 그러므로 상기 디스에이블 앤모스 트랜지스터들(69_i, i=1, 2, 3, …, j)는 상기 리던던트 인에이블 신호(/RENA1)의 로우레벨로의 활성에 의하여 턴오프된다. 그리고 상기 앤모스 트랜지스터들(67_1a, 67_1b, 67_2a, 67_2b, …)은 턴온된다.
그리고 리페어할 셀의 어드레스가 상기 리던던트부(63)에서 수신되면, 상기 낸드 게이트(70a)의 입력단의 신호들은 모두 하이레벨이 된다. 그리고 상기 리던던트 인에이블 신호(REDNi)는 하이레벨로 활성한다.
본 발명의 단위 리던던시 회로의 제1 실시예에 따르면, 어드레스 신호(A0, A1,…) 및 반전 어드레스 신호(/A0, /A1,…)가 앤모스 트랜지스터만(67_1a, 67_1b, 67_2a, 67_2b, …)으로 전송된다. 따라서 n개의 어드레스 신호 및 n개의 반전 어드레스 신호를 전송하기 위해서 2n개의 앤모스 트랜지스터가 필요하다.
이는 종래의 단위 리던던시 회로에서 4j개를 사용하는 것과 비교할 때, 2j개가 감소한다. 만약 13개의 어드레스 신호를 사용하는 경우에는 26개의 모스 트랜지스터와 버스의 수가 감소하는 효과를 나타낸다.
따라서 리던던시 회로를 구성하는데 소요되는 레이아웃 면적도 현저히 감소된다.
그러나 제1 실시예의 상기 인에이블 제어부(61)를 래치 구조로 구현하는데 2개의 인버터와 4개의 모스 트랜지스터가 소요되며, 동작시에 상기 승압 전압(VPP)에서 상기 접지 전압(VSS)로의 누설전류가 발생한다.
도 7의 제2 실시예는 도 6의 제1 실시예의 상기 인에이블 제어부(61)을 개선하여 레이아웃 면적을 최소화하는 실시예이다.
다시 도 7을 참조하면, 제2 실시예의 리던던시 회로는 인에이블 제어부(71) 및 리던던트부(73)를 구비한다.
상기 인에이블 제어부(71)는 인에이블 퓨즈(71c)의 절단에 의하여 인에이블되고, 상기 반도체 메모리 장치가 리페어 모드임을 지시하는 리페어 제어신호(RECON)에 응답하여 활성되는 리던던트 인에이블 신호(/RENA2)를 발생한다.
상기 인에이블 제어부(71)는 구체적으로 모스 트랜지스터(71a), 안정화 퓨즈(71b) 및 인에이블 퓨즈(71c)를 구비한다.
상기 모스 트랜지스터(71a)는 상기 리페어 제어신호(RECON)의 하이레벨로의 활성에 의하여 턴온되는 앤모스 트랜지스터이다. 그리고 상기 안정화 퓨즈(71b)는 상기 모스 트랜지스터(71a)의 제1 접합(N72)에 상기 접지 전압(VSS)을 공급하며, 절단 가능하다. 그리고 상기 인에이블 퓨즈(71c)는 상기 모스 트랜지스터(71a)의 제2 접합에 상기 승압 전압(VPP)을 공급하며, 절단 가능하다. 그리고 상기 모스 트랜지스터(71a)의 제2 접합의 신호는 상기 인에이블 제어부(71)의 출력 신호인 상기 리던던트 인에이블 신호(/RENA2)이다.
만약 대응하는 노말 메모리 셀 어레이에 불량 셀이 존재하지 않는 경우에는, 상기 안정화 퓨즈(71b)가 절단된다. 상기 안정화 퓨즈(71b)가 절단되면, 상기 리던던트 인에이블 신호(/RENA2)는 항상 하이레벨로 비활성한다.
그리고 대응하는 노말 메모리 셀 어레이에 불량 셀이 존재하는 경우에는, 상기 인에이블 퓨즈(71c)가 절단된다. 상기 인에이블 퓨즈(71c)가 절단되고 상기 리페어 제어신호(RECON)의 하이레벨로의 활성되면, 상기 리던던트 인에이블 신호(/RENA2)는 로우레벨로 활성한다. 그리고 상기 리던던트 인에이블 신호(/RENA2)의 활성에 응답하여, 상기 리던던트부(73)는 인에이블된다.
그리고 상기 리던던트부(73)의 구체적 구성과 작용 효과는 제1 실시예의 리던던트부(63, 도 6 참조)와 동일하므로, 여기서는 그 기술을 생략한다.
다시 도 7을 참조하면, 제2 실시예의 상기 인에이블 제어부(71)는 1개의 모스 트랜지스터(71a)와 2개의 퓨즈(71b, 71c)로 구현된다.
따라서 제2 실시예의 상기 인에이블 제어부(71)는 제1 실시예의 상기 인에이블 제어부(61)와 비교하여, 레이아웃 면적이 감소한다. 또한 제2 실시예의 상기 인에이블 제어부(71)는 동작시에 승압 전압(VPP)과 접지 전압(VSS) 사이에 전류 패스가 발생하지 않아 누설 전류가 거의 없어진다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 리던던시 회로에 의하면, 어드레스 신호를 1개의 앤모스 트랜지스터로서 구현하고 2개의 퓨즈로서 인에이블 제어부를 구현함으로써, 레이아웃 면적이 최소화되고 누설 전류가 감소된다.

Claims (7)

  1. 데이터를 저장하는 m개의 노말 메모리 셀 어레이, 상기 노말 메모리 셀 어레이의 불량 셀을 리페어하기 위한 n개의 리던던트 메모리 셀 어레이, 전원 전압을 승압하여 승압 전압을 발생하는 승압 회로를 가지는 반도체 메모리 장치의 상기 각 리던던트 메모리 셀 어레이를 제어하는 단위 리던던시 회로에 있어서,
    소정의 안정화 퓨즈의 절단에 의하여 디스에이블되며, 소정의 인에이블 퓨즈의 절단과 상기 반도체 메모리 장치가 리페어 모드임을 지시하는 리페어 제어신호에 응답하여 인에이블되는 리던던트 인에이블 신호를 발생하는 인에이블 제어부; 및
    상기 리던던트 인에이블 신호의 활성에 의하여 인에이블되며, 상기 불량 셀의 어드레스를 수신할 때 활성하여 상기 리던던트 메모리 셀 어레이의 메모리 셀을 선택하는 리던던트 신호를 발생하는 리던던트부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 단위 리던던시 회로.
  2. 제1 항에 있어서, 상기 인에이블 제어부는
    상기 리페어 제어신호의 활성에 의하여 게이팅되는 모스 트랜지스터;
    상기 모스 트랜지스터의 제1 접합과 접지 전압을 전기적으로 연결하며, 절단 가능한 안정화 퓨즈; 및
    상기 리던던트 인에이블 신호를 발생하는 상기 모스 트랜지스터의 제2 접합과 상기 승압 전압을 전기적으로 연결하며, 절단 가능한 상기 인에이블 퓨즈를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 단위 리던던시 회로.
  3. 제1 항에 있어서, 상기 리던던트부는
    상기 리던던트 인에이블 신호의 활성에 응답하여, 상기 승압 전압을 출력하는 드라이빙부;
    상기 드라이빙부의 출력신호에 의하여 게이팅되며, 대응하는 어드레스 신호들 및 상기 어드레스 신호의 반전 신호를 각각 전송하는 j개(여기서, j는 리던던트 메모리 셀 어레이의 셀을 디코딩하는데 소요되는 최소 어드레스의 수)의 스위칭부들;
    상기 리던던트 인에이블 신호의 비활성에 의하여 게이팅되며, 제1 접합단을 통하여 상기 접지 전압이 공급되며, 제2 접합단을 통하여 대응하는 각각의 상기 스위칭부의 출력단과 접속되는 j개의 디스에이블 앤모스 트랜지스터들; 및
    상기 j개의 스위칭부들 각각의 출력단의 신호들을 논리 연산하여 상기 리던던트 인에이블 신호를 발생하는 논리 연산 수단을 구비하며,
    상기 j개의 스위칭부들 각각은
    상기 드라이빙부의 출력신호에 의하여 게이팅되며, 대응하는 어드레스 신호들 및 상기 어드레스 신호의 반전 신호를 각각 전송하는 제1 및 제2 앤모스 트랜지스터; 및
    상기 제1 및 제2 전송 트랜지스터의 전송 신호를 상기 스위칭부의 출력단에 각각 전송하고, 절단 가능한 제1 및 제2 전송 퓨즈를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 단위 리던던시 회로.
  4. 데이터를 저장하는 m개의 노말 메모리 셀 어레이, 상기 노말 메모리 셀 어레이의 불량 셀을 리페어하기 위한 n개의 리던던트 메모리 셀 어레이와 전원 전압을 승압하여 승압 전압을 발생하는 승압 회로를 가지는 반도체 메모리 장치의 상기 n개의 리던던트 메모리 셀 어레이를 제어하는 리던던시 회로에 있어서,
    상기 반도체 메모리 장치가 리페어를 수행할 때, 상기 반도체 메모리 장치의 전원 공급에 응답하여 활성하는 리페어 제어신호를 발생하는 리페어 제어부; 및
    소정의 인에이블 퓨즈의 절단과 상기 리페어 제어신호의 활성에 의하여 인에이블되고 소정의 안정화 퓨즈의 절단에 의하여 디스에이블되며, 대응하는 상기 노말 메모리 셀 어레이의 불량 셀의 어드레스의 수신에 의하여 대응하는 상기 리던던트 메모리 셀 어레이의 셀을 선택하는 각각의 리던던트 신호를 발생하는 n개의 단위 리던던시 회로들을 구비하며,
    상기 단위 리던던시 회로들 각각은
    상기 어드레스를 수신하는 앤모스 트랜지스터; 및
    상기 앤모스 트랜지스터를 상기 승압 전압으로 구동하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  5. 제4 항에 있어서, 상기 각각의 단위 리던던시 회로는
    상기 인에이블 퓨즈의 절단에 의하여 인에이블되고, 상기 리페어 제어신호에 응답하여 활성되는 리던던트 인에이블 신호를 발생하는 인에이블 제어부; 및
    상기 리던던트 인에이블 신호의 활성에 의하여 인에이블되며, 상기 불량 셀의 어드레스를 수신할 때 활성하는 상기 리던던트 신호를 발생하는 리던던트부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  6. 제5 항에 있어서, 상기 인에이블 제어부는
    상기 리페어 제어신호의 활성에 의하여 게이팅되는 모스 트랜지스터;
    상기 모스 트랜지스터의 제1 접합과 접지 전압을 전기적으로 연결하며, 절단 가능한 안정화 퓨즈; 및
    상기 리던던트 인에이블 신호를 발생하는 상기 모스 트랜지스터의 제2 접합과 상기 승압 전압을 전기적으로 연결하며, 절단 가능한 상기 인에이블 퓨즈를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 단위 리던던시 회로.
  7. 제4 항에 있어서, 상기 리페어 제어부는
    상기 반도체 메모리 장치의 전원 공급에 응답하여 턴온되며, 자신의 소스 단자가 접지 전압과 연결되는 앤모스 트랜지스터;
    상기 전원 전압을 상기 앤모스 트랜지스터의 드레인 단자에 공급하며, 절단 가능한 리페어 퓨즈; 및
    상기 반도체 메모리 장치가 리페어를 수행할 때, 상기 앤모스 트랜지스터의 드레인 단자의 전압 레벨을 반전 래치하여 상기 리페어 제어신호를 발생하는 래치부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6421284B1 (en) * 2000-05-26 2002-07-16 Hitachi, Limited Semiconductor device
KR100396893B1 (ko) * 2001-06-26 2003-09-02 삼성전자주식회사 메이크 링크(Ｍａｋｅ-Ｌｉｎｋ)를 이용한 제어 신호 발생회로
KR100557623B1 (ko) * 2004-01-06 2006-03-10 주식회사 하이닉스반도체 퓨즈 회로
KR100739927B1 (ko) * 2005-06-29 2007-07-16 주식회사 하이닉스반도체 반도체 메모리 장치의 리페어 입출력 퓨즈 회로
US8803590B2 (en) * 2012-07-26 2014-08-12 Globalfoundries Singapore Pte. Ltd. High speed low power fuse circuit

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2991575B2 (ja) * 1992-10-08 1999-12-20 沖電気工業株式会社 半導体集積回路
JPH08111098A (ja) * 1994-10-12 1996-04-30 Nec Corp メモリ回路
KR0167678B1 (ko) 1995-08-22 1999-02-01 김광호 컬럼 리던던시 회로를 가지는 반도체 메모리 장치
KR0164806B1 (ko) 1995-08-25 1999-02-01 김광호 반도체 메모리장치의 리던던시 디코더회로
JP2710235B2 (ja) * 1995-08-30 1998-02-10 日本電気株式会社 欠陥救済判定回路
KR100192574B1 (ko) * 1995-10-04 1999-06-15 윤종용 디코디드 퓨즈를 사용한 반도체 메모리 장치의 컬럼 리던던시 회로
KR0172393B1 (ko) 1995-11-22 1999-03-30 김광호 탄력적인 컬럼구제 기능을 가지는 반도체 메모리 장치
KR0179550B1 (ko) * 1995-12-29 1999-04-15 김주용 반도체 메모리 장치의 리던던시 회로
KR100207512B1 (ko) * 1996-10-18 1999-07-15 윤종용 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로
KR100258975B1 (ko) * 1996-12-10 2000-06-15 윤종용 반도체 메모리장치
JP3241302B2 (ja) * 1997-08-21 2001-12-25 日本電気株式会社 半導体記憶装置

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