KR20000003751A - 반도체 소자의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 데머신 공정시 식각정지막과 HSQ막 사이의 접착력을 향상시킴과 더불어 HSQ막의 고유의 저유전상수를 유지할 수 있는 반도체 소자의 금속 배선 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 금속 배선 형성방법은 하부층 도전층 패턴이 형성된 반도체 기판 상에 제 1 HSQ막, 제 1 식각정지막, 제 2 HSQ막, 및 제 2 식각정지막을 순차적으로 적층하여 층간절연막을 형성하는 단계; 제 2 식각정지막 상에 제 1 포토레지스트막 패턴을 형성하는 단계; 제 1 포토레지스트막 패턴을 식각마스크로하여 하부 도전층 패턴의 일부가 노출되도록 층간절연막을 식각하여 제 1 콘택홀을 형성하는 단계; 제 1 포토레지스트막 패턴을 제거하는 단계; 제 2 식각정지막 상에 제 1 콘택홀 및 그의 양 측의 제 2 식각정지막을 소정부분 노출시키는 제 2 포토레지스트막 패턴을 형성하는 단계; 제 2 포토레지스트막 패턴을 식각 마스크로하여, 제 2 식각정지막 및 제 HSQ막을 상기 제 1 식각정지막이 노출될 때까지 식각하여 제 2 콘택홀을 형성하는 단계; 및 제 2 포토레지스트막 패턴을 제거하는 단계를 포함하고, 제 1 및 제 2 포토레지스트막 패턴을 제거하는 단계 전후에 H2개스를 이용한 열처리 공정을 각각 진행하는 것을 특징으로 한다.

Description

반도체 소자의 금속 배선 형성방법
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 특히 데머신(damascene) 공정을 이용한 반도체 소자의 금속 배선 형성방법에 관한 것이다.
반도체 디바이스의 고집적화에 따라, 배선 설계가 자유롭고 용이하며, 배선 저항 및 전류용량 등의 설정을 여유있게 할 수 있는 배선 기술에 관한 연구가 활발히 진행되고 있다.
도 1은 종래의 반도체 소자의 금속 배선 형성방법을 설명하기 위한 단면도이다. 도 1을 참조하면, 하부 도전층 패턴(11)이 형성된 반도체 기판(10) 상에 층간절연막(12)을 형성하고, 하부 도전층 패턴(11)의 일부가 노출되도록 층간절연막(12)을 식각하여 콘택홀을 형성한다. 상기 콘택홀에 매립되도록 층간절연막(12) 상에 금속막을 증착하고 패터닝하여 상부 도전층 패턴(13a, 13b)을 형성한다.
그러나, 상기한 종래의 금속배선은 양각 공정에 의해 형성되기 때문에, 금속막의 열악한 식각 특성에 의해, 도 1에 도시된 바와 같이, 식각 후 상부 도전층 패턴(13a, 13b) 사이에서 브리지(B)가 발생된다. 이러한, 이러한 브리지는 소자의 고집적화에 따라 더욱더 심해져서 소자의 전기적 특성을 저하시킨다.
따라서, 종래에는 고집적화에 따른 배선 사이의 브리지를 방지하기 위하여 데머신(damascene) 공정으로 배선을 형성하였다. 이러한 데머신 공정에서는 층간절연막으로서 저유전상수 물질인 제 1 및 제 2 HSQ(Hydrogen Silsesquioxane)막과 그들 사이 및 제 2 HSQ막 상에 식각정지막으로서 PE(Plasma Enhance)-질화막을 개재하여 형성하고, 상기한 층간절연막을 2개의 포토레지스트막 패턴을 이용하여 각각 식각하여 배선 형태의 콘택홀을 형성한다.
그러나, 상기한 HSQ막과 질화막 사이의 약한 접착력(adhesion)으로 인하여, 필링(peeling)이 발생되어, 소자가 불안정해진다. 또한, HSQ막은 포토레지스트막의 제거시 사용되는 O2플라즈마에 대하여 약한 특성을 갖고 있기 때문에, 식각 후 포토레지스트막의 제거시 HSQ막의 실리콘과 수소의 결합이 끊어져서 고유의 저유전 상수를 유지하기가 어렵다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 데머신 공정시 식각정지막과 HSQ막 사이의 접착력을 향상시킴과 더불어 HSQ막의 고유의 저유전상수를 유지할 수 있는 반도체 소자의 금속 배선 형성방법을 제공함에 그 목적이 있다.
도 1은 종래의 반도체 소자의 금속 배선 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 단면도.
〔도면의 주요 부분에 대한 부호의 설명〕
20 : 반도체 기판 21 : 하부 도전층 패턴
22, 24 : 제 1 및 제 2 HSQ막
23, 25 : 제 1 및 제 2 UV-투명 질산화막
26, 28 : 제 1 및 제 2 포토레지스트막
27, 29 : 제 1 및 제 2 콘택홀
30 : 상부 도전층 패턴
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성방법은 하부층 도전층 패턴이 형성된 반도체 기판 상에 제 1 HSQ막, 제 1 식각정지막, 제 2 HSQ막, 및 제 2 식각정지막을 순차적으로 적층하여 층간절연막을 형성하는 단계; 제 2 식각정지막 상에 제 1 포토레지스트막 패턴을 형성하는 단계; 제 1 포토레지스트막 패턴을 식각마스크로하여 하부 도전층 패턴의 일부가 노출되도록 층간절연막을 식각하여 제 1 콘택홀을 형성하는 단계; 제 1 포토레지스트막 패턴을 제거하는 단계; 제 2 식각정지막 상에 제 1 콘택홀 및 그의 양 측의 제 2 식각정지막을 소정부분 노출시키는 제 2 포토레지스트막 패턴을 형성하는 단계; 제 2 포토레지스트막 패턴을 식각 마스크로하여, 제 2 식각정지막 및 제 HSQ막을 상기 제 1 식각정지막이 노출될 때까지 식각하여 제 2 콘택홀을 형성하는 단계; 및 제 2 포토레지스트막 패턴을 제거하는 단계를 포함하고, 제 1 및 제 2 포토레지스트막 패턴을 제거하는 단계 전후에 H2개스를 이용한 열처리 공정을 각각 진행하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 하부 도전층 패턴(21)이 형성된 반도체 기판(20) 상에 제 1 HSQ막(22), 제 1 식각정지막인 제 1 UV-투명 질산화막(transparent Oxynitride; 23), 제 2 HSQ막(24), 및 제 2 식각정지막인 제 2 UV-투명 질산화막(25)을 순차적으로 증착하여 층간절연막을 형성한다. 여기서, 제 1 및 제 2 HSQ막(22, 24)은 4,000 내지 5,000Å의 두께로 증착한다. 또한, 제 1 및 제 2 UV -투명 질산화막(23, 25)은 제 1 및 제 2 HSQ막(22, 24)과의 접착성이 우수하다. 그런 다음, 제 2 UV-투명 질산화막(25) 상에 포토리소그라피로 제 1 포토레지스트막 패턴(26)을 형성한다.
도 2b를 참조하면, 제 1 포토레지스트막 패턴(26)을 식각 마스크로하여, 제 2 UV-투명 질산화막(25), 제 2 HSQ막(24), 제 1 UV-투명 질산화막(23), 및 제 1 HSQ막(22)을 하부 도전층 패턴(21)의 일부가 노출되도록 식각하여, 제 1 콘택홀(27)을 형성한다. 그런 다음, 제 1 콘택홀(21)이 형성된 기판을 H2개스를 이용하여 제 1 열처리하여 제 1 콘택홀(21) 내에 노출된 제 1 및 제 2 HSQ막(24, 26)을 안정화시키고 나서, O2플라즈마를 이용하여 제 1 포토레지스트막 패턴(26)을 제거한다. 그 후, 다시 H2개스를 이용하여 제 2 열처리를 진행하여 O2플라즈마에 의해 끊어진 실리콘과 수소를 보호하여 -OH 기가 결합되지 않도록 한다. 바람직하게, 제 1 및 제 2 열처리는 플라즈마 처리 방식으로 H2분위기에서 100 내지 200℃의 온도와 0.5KW 이하의 RF 파워에서 진행한다. 그리고 나서, 제 2 UV-투명 질산화막(25) 상에 포토리소그라피로 제 1 콘택홀(21) 및 그의 양 측의 제 2 UV-투명 질산화막(25)을 소정 부분 노출시키는 배선용 제 2 포토레지스트막 패턴(28)을 형성한다.
도 2c를 참조하면, 제 2 포토레지스트막 패턴(28)을 식각 마스크로하여, 제 2 UV-투명 질산화막(25) 및 제 2 HSQ막(24)을 제 1 UV-투명 질산화막(23)이 노출될 때까지 식각하여, 이후 형성되는 상부 도전층 패턴의 형태로 제 2 콘택홀(29)을 형성한다. 그런 다음, 제 2 콘택홀(29)이 형성된 기판을 H2개스를 이용하여 제 3 열처리하여 하여 제 2 콘택홀(29) 내에 노출된 제 1 및 제 2 HSQ막(24, 26)을 안정화시키고 나서, O2플라즈마를 이용하여 제 2 포토레지스트막 패턴(28)을 제거하고, 다시 H2개스를 이용하여 제 4 열처리를 진행하여, O2플라즈마에 의해 끊어진 실리콘과 수소를 보호하여 -OH 기가 결합되지 않도록 한다. 바람직하게, 제 3 및 제 4 열처리는 제 1 및 제 2 열처리와 마찬가지로 플라즈마 처리방식으로 H2분위기에서 100 내지 200℃의 온도와 0.5KW 이하의 RF 파워에서 진행한다.
또한, 상기한 방법과는 달리, 제 1 및 제 2 포토레지스트막(26, 28)의 제거 후의 열처리를 플라즈마 처리방식 대신 전자빔(E-beam) 처리방식으로 진행할 수 있다. 바람직하게, N2개스와 H2개스 또는 H2개스를 소오스로하고 1 내지 3KeV의 낮은 에너지에서 진행하여, O2플라즈마에 의해 끊어진 실리콘과 수소의 결합을 재보강한다.
도 2d를 참조하면, 제 2 콘택홀(29)에 매립되도록 제 2 UV-투명 질산화막(25) 상에 금속막을 증착하고, 제 2 UV-투명 질산화막(25)이 노출될 때까지 금속막을 식각하여 하부 도전층 패턴(21)과 콘택하는 상부 도전층 패턴(30)을 형성한다.
상기한 본 발명에 의하면, 식각 정지막으로서 UV-투명 질산화막을 형성하여, HSQ막과의 접착력을 향상시켜, 막의 필링 현상을 방지할 수 있다. 또한, 포토레지스트막의 제거 전후에 H2 개스를 이용하여 열처리를 진행하여, HSQ 막의 수소와 실리콘의 결합을 안정화시킴으로써, HSQ막의 고유의 저유전상수를 유지할 수 있다. 결과로서, 소자의 안정성이 향상되며, 소자의 RC 딜레이를 줄여서 소자의 속도를 빠르게 할 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (7)

  1. 하부층 도전층 패턴이 형성된 반도체 기판 상에 제 1 HSQ막, 제 1 식각정지막, 제 2 HSQ막, 및 제 2 식각정지막을 순차적으로 적층하여 층간절연막을 형성하는 단계;
    상기 제 2 식각정지막 상에 제 1 포토레지스트막 패턴을 형성하는 단계;
    상기 제 1 포토레지스트막 패턴을 식각마스크로하여 상기 하부 도전층 패턴의 일부가 노출되도록 상기 층간절연막을 식각하여 제 1 콘택홀을 형성하는 단계;
    상기 제 1 포토레지스트막 패턴을 제거하는 단계;
    상기 제 2 식각정지막 상에 상기 제 1 콘택홀 및 그의 양 측의 제 2 식각정지막을 소정부분 노출시키는 제 2 포토레지스트막 패턴을 형성하는 단계;
    상기 제 2 포토레지스트막 패턴을 식각 마스크로하여, 상기 제 2 식각정지막 및 제 HSQ막을 상기 제 1 식각정지막이 노출될 때까지 식각하여 제 2 콘택홀을 형성하는 단계; 및,
    상기 제 2 포토레지스트막 패턴을 제거하는 단계를 포함하고,
    상기 제 1 및 제 2 포토레지스트막 패턴을 제거하는 단계 전후에 H2개스를 이용한 열처리 공정을 각각 진행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 식각정지막은 상기 제 1 및 제 2 HSQ막과의 접착력이 우수한 UV-투명 질산화막으로 각각 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  3. 제 1 항에 있어서, 상기 열처리는 플라즈마 처리 방식으로 각각 진행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  4. 제 3 항에 있어서, 상기 플라즈마 처리방식은 H2분위기에서 100 내지 200℃의 온도와 0.5KW 이하의 RF 파워에서 진행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  5. 제 1 항에 있어서, 상기 제 1 및 제 2 포토레지스트막의 제거전의 열처리는 플라즈마 처리 방식으로 각각 진행하고, 제거후의 열처리는 전자빔 처리방식으로 각각 진행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  6. 제 5 항에 있어서, 상기 플라즈마 처리방식은 H2분위기에서 100 내지 200℃의 온도와 0.5KW 이하의 RF 파워에서 진행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  7. 제 5 항에 있어서, 전자빔 처리방식은 N2개스와 H2개스 또는 H2개스를 소오스로하고 1 내지 3KeV의 낮은 에너지에서 진행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
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* Cited by examiner, † Cited by third party
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KR100473513B1 (ko) * 2001-02-28 2005-03-08 인터내셔널 비지네스 머신즈 코포레이션 패터닝된 상호접속 구조물 형성 방법

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