KR20000002150A - 차아지 펌프 회로 - Google Patents

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Abstract

본 발명은 각 스테이지(Stage)에서 발생된 VT드랍(Drop)을 제거하는 제어부를 포함하여 구성하므로 회로의 신뢰성 및 경제성을 향상시키기 위한 차아지 펌프(Charge Pump) 회로에 관한 것이다.
본 발명의 차아지 펌프 회로는 다수개의 스테이지를 구비하며 각각의 게이트와 이전 스테이지의 출력을 입력받는 드레인이 연결된 다수개의 제 1 트랜지스터들이 직렬 연결로 구성되어 각 스테이지마다 이전 스테이지의 출력을 증폭시키는 증폭부, 상기 증폭부의 각 스테이지의 출력에 게이트가 연결되고 상기 증폭부의 이전 스테이지의 출력에 드레인이 연결된 다수개의 제 2 트랜지스터들로 구성되어 상기 증폭부의 각 스테이지에서 발생된 VT드랍을 제거하는 제어부, 상기 증폭부의 각 스테이지의 출력에 소오스가 연결되고 상기 증폭부의 이전 스테이지의 출력에 드레인이 연결되며 상기 각 제 2 트랜지스터의 소오스와 게이트가 연결된 다수개의 제 3 트랜지스터들로 구성되어 상기 제어부의 출력값을 상기 증폭부의 다음 스테이지로 이동시키는 이동부, 상기 증폭부의 두 번째 스테이지부터 각 스테이지마다 상기 증폭부의 게이트와 드레인의 연결부위에 연결된 다수개의 제 1 축전기들과 상기 제어부의 소오스 및 상기 이동부의 게이트에 대응하여 연결된 다수개의 제 2 축전기들로 구성되어 상기 제 1, 제 2, 제 3 트랜지스터들에 일정전압을 인가하는 축전부와, 상기 축전부에 클럭을 인가하는 클럭부를 포함하여 구성됨을 특징으로 한다.

Description

차아지 펌프 회로
본 발명은 차아지 펌프(Charge Pump) 회로에 관한 것으로, 특히 회로의 신뢰성 및 경제적 효율을 향상시키는 차아지 펌프 회로에 관한 것이다.
종래 기술에 따른 차아지 펌프 회로는 도 1에서와 같이 증폭부(11), 축전부(12)와, 제 1, 제 2 클럭(13,14)으로 구성된다.
여기서, 상기 증폭부(11)는 직렬로 연결된 제 1, 제 2, 제 3, 제 4, 제 5 NMOS(15,16,17,18,19)의 5스테이지(Stage)로 구성되는데 상기 각각의 제 1, 제 2, 제 3, 제 4, 제 5 NMOS(15,16,17,18,19)는 게이트와 드레인이 연결된 구조이다.
상기 제 1 NMOS(15)의 드레인이 구동전압(VDD)에 연결되며 상기 제 2 NMOS(16)의 드레인은 상기 제 1 NMOS(15)의 소오스에 연결되고, 상기 제 2 NMOS(16)와 같은 연결 방법으로 상기 각각의 제 3, 제 4 NMOS(17,18)의 드레인은 이전 NMOS의 소오스에 연결된다.
상기 제 5 NMOS(19)의 드레인은 상기 제 4 NMOS(18)의 소오스에 연결되고 소오스는 출력전압(VPP)에 연결된다.
그리고, 상기 축전부(12)는 두 번째 스테이지부터 각 스테이지 NMOS의 게이트와 드레인의 연결부위와 연결된 제 1, 제 2, 제 3, 제 4 커패시터(20,21,22,23)로 구성된다.
상기 짝수번째 스테이지에 연결된 제 1, 제 3 커패시터(20,22)는 상기 제 1 클럭(13)과 연결되고 상기 홀수번째 스테이지에 연결된 제 2, 제 4 커패시터(21,23)는 상기 제 2 클럭(14)과 연결된다.
상기와 같이 구성된 종래 기술에 따른 차아지 펌프 회로의 동작 설명은 다음과 같다.
차아지 펌프 회로는 스테이지마다 각 스테이지의 NMOS에 의해 VT드랍(Drop)이 발생된다.
먼저, 첫 번째 스테이지에서 상기 제 1 NMOS(15)의 드레인에 VDD가 인가되어 상기 제 1 NMOS(15)의 소오스가 VDD- Vtn으로 차아지된 상태에서 상기 제 1 클럭(13)이 0V에서 VDD로 변환하면 상기 제 1 커패시터(20)의 전하량은 일정하기 때문에 상기 제 1 NMOS(15)의 소오스가 VDD만큼 상승하여 2VDD- Vtn으로 차아지를 펌프시킨다.
그리고, 두 번째 스테이지에서 상기 제 2 NMOS(16)의 드레인에 2VDD- Vtn이 인가되면 상기 제 2 NMOS(16)의 소오스가 2VDD- 2Vtn으로 차아지된다.
이때, 상기 제 2 클럭(14)이 0V에서 VDD로 변환하면 상기 제 2 커패시터(21)의 전하량은 일정하기 때문에 상기 제 2 NMOS(16)의 소오스가 VDD만큼 상승하여 3VDD- 2Vtn으로 차아지를 펌프시킨다.
상기와 같은 방법으로 세 번째와 네 번째 스테이지를 동작한 후, 다섯 번째 스테이지에서 상기 제 5 NMOS(19)의 드레인에 5VDD- 4Vtn이 인가되면 상기 제 5 NMOS(19)의 소오스가 6VDD- 5Vtn의 VPP로 차아지된다.
상기 VPP를 수식으로 표현하면 다음과 같다.
여기서, n은 스테이지의 수이고, VCLK-VT는 각 스테이지마다 드랍되는 VT이며, -VT는 최종 스테이지에서 항상 발생하는 VT드랍 그리고 VCLK는 클럭전압이다.
상기 수식1에서와 같이 각 스테이지마다 그리고 최종 스테이지에서 VT드랍이 발생된 전압을 출력한다.
그러나 종래의 차아지 펌프 회로는 다음과 같은 문제점이 있었다.
첫째, 각 스테이지마다 VT드랍되어 최종 스테이지에 발생되는 VT드랍이 크기 때문에 원하는 전압보다 낮은 전압이 출력되어 회로의 신뢰성을 저하시킨다.
둘째, 첫째 문제점으로 원하는 전압을 출력시키기 위해서는 더 많은 스테이지가 필요하므로 전류구동 능력이나 회로의 크기면에서 경제적 효율이 떨어진다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 각 스테이지에서 발생된 VT드랍을 제거하는 제어부를 포함하여 구성하므로 회로의 신뢰성 및 경제성을 향상시키는 차아지 펌프 회로를 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 차아지 펌프 회로를 나타낸 회로도
도 2는 본 발명의 실시예에 따른 차아지 펌프 회로를 나타낸 회로도
도 3은 종래 기술의 출력전압과 본 발명의 실시예에 따른 기술의 출력전압의 비교를 나타낸 도면
도 4는 본 발명의 실시예에 따른 차아지 펌프 회로의 각 클럭을 나타낸 펄스도
도면의 주요부분에 대한 부호의 설명
31: 증폭부 32: 제 1 축전부
33: 제 1 클럭 34: 제 2 클럭
35: 이동부 36: 제어부
37: 제 2 축전부 38: 제 3 클럭
39: 제 4 클럭
본 발명의 차아지 펌프 회로는 다수개의 스테이지를 구비하며 각각의 게이트와 이전 스테이지의 출력을 입력받는 드레인이 연결된 다수개의 제 1 트랜지스터들이 직렬 연결로 구성되어 각 스테이지마다 이전 스테이지의 출력을 증폭시키는 증폭부, 상기 증폭부의 각 스테이지의 출력에 게이트가 연결되고 상기 증폭부의 이전 스테이지의 출력에 드레인이 연결된 다수개의 제 2 트랜지스터들로 구성되어 상기 증폭부의 각 스테이지에서 발생된 VT드랍을 제거하는 제어부, 상기 증폭부의 각 스테이지의 출력에 소오스가 연결되고 상기 증폭부의 이전 스테이지의 출력에 드레인이 연결되며 상기 각 제 2 트랜지스터의 소오스와 게이트가 연결된 다수개의 제 3 트랜지스터들로 구성되어 상기 제어부의 출력값을 상기 증폭부의 다음 스테이지로 이동시키는 이동부, 상기 증폭부의 두 번째 스테이지부터 각 스테이지마다 상기 증폭부의 게이트와 드레인의 연결부위에 연결된 다수개의 제 1 축전기들과 상기 제어부의 소오스 및 상기 이동부의 게이트에 대응하여 연결된 다수개의 제 2 축전기들로 구성되어 상기 제 1, 제 2, 제 3 트랜지스터들에 일정전압을 인가하는 축전부와, 상기 축전부에 클럭을 인가하는 클럭부를 포함하여 구성됨을 특징으로 한다.
상기와 같은 본 발명에 따른 차아지 펌프 회로의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 차아지 펌프 회로를 나타낸 회로도이고, 도 3은 종래 기술의 출력전압과 본 발명의 실시예에 따른 기술의 출력전압의 비교를 나타낸 도면이며, 도 4는 본 발명의 실시예에 따른 차아지 펌프 회로의 각 클럭을 나타낸 펄스도이다.
본 발명의 실시예에 따른 차아지 펌프 회로는 도 2에서와 같이, 증폭부(31), 제 1 축전부(32)와, 제 1, 제 2 클럭(33,34) 그리고 이동부(35), 제어부(36), 제 2 축전부(37)와, 제 3, 제 4 클럭(38,39)으로 구성된다.
여기서, 상기 제 1 축전부(32)와 제 2 축전부(37)로 축전부(6)가 구성되고, 상기 제 1, 제 2 클럭(33,34)과 제 3, 제 4 클럭(38,39)으로 클럭부(7)가 구성된다.
상기 증폭부(31)는 직렬로 연결된 제 1 트랜지스터(1)들 즉 제 1, 제 2, 제 3, 제 4, 제 5 NMOS(40,41,42,43,44)의 5스테이지로 구성되고, 상기 제 1 축전부(32)는 제 1 축전기(4)들인 제 1, 제 2, 제 3, 제 4 커패시터(45,46,47,48)로 구성된다.
그리고, 상기 이동부(35)는 직렬로 연결된 제 3 트랜지스터(3)들 즉 제 6, 제 7, 제 8, 제 9, 제 10 NMOS(49,50,51,52,53)의 5스테이지로 구성되고, 상기 제어부(36)는 직렬로 연결된 제 2 트랜지스터(2)들 즉 제 11, 제 12, 제 13, 제 14, 제 15 NMOS(54,55,56,57,58)의 5스테이지로 구성되며, 상기 제 2 축전부(37)는 제 2 축전기(5)들인 제 5, 제 6, 제 7, 제 8, 제 9 커패시터(59,60,61,62,63)로 구성된다.
상기 증폭부(31)의 제 1, 제 2, 제 3, 제 4, 제 5 NMOS(40,41,42,43,44)는 각각 게이트와 이전 스테이지의 출력을 입력받는 드레인이 연결된 구조이고 소오스에서 각 스테이지의 출력전압을 출력한다.
상기 제 1 NMOS(40)의 드레인이 VDD에 연결되며 상기 제 2 NMOS(41)의 드레인은 상기 제 1 NMOS(40)의 소오스에 연결되고, 상기 제 2 NMOS(41)의 드레인은 상기 제 1 NMOS(40)의 소오스에 연결되고, 상기 제 2 NMOS(41)와 같은 연결 방법으로 상기 각각의 제 3, 제 4 NMOS(42,43)의 드레인은 이전 NMOS의 소오스에 연결된다.
상기 제 5 NMOS(44)의 드레인은 상기 제 4 NMOS(43)의 소오스에 연결되고 소오스는 VPP에 연결된다.
이어, 상기 제 1 축전부(32)의 제 1, 제 2, 제 3, 제 4 커패시터(45,46,47,48)는 두 번째 스테이지부터 상기 각 제 2, 제 3, 제 4, 제 5 NMOS(41,42,43,44)의 게이트와 드레인의 연결부위와 연결된다.
상기 짝수번째 스테이지에 연결된 제 1, 제 3 커패시터(45,47)는 상기 제 1 클럭(33)과 연결되고 상기 홀수번째 스테이지에 연결된 제 2, 제 4 커패시터(46,48)는 상기 제 2 클럭(34)과 연결된다.
그리고, 상기 이동부(35)의 제 6, 제 7, 제 8, 제 9, 제 10 NMOS(49,50,51,52,53)의 게이트들은 각각 상기 제 5, 제 6, 제 7, 제 8, 제 9 커패시터(59,60,61,62,63)와 연결된다.
상기 제 6 NMOS(49)의 드레인이 VDD에 연결되고, 상기 제 7 NMOS(50)의 드레인은 상기 제 6 NMOS(49)의 소오스에 연결된다.
상기 제 8 NMOS(51)의 드레인은 상기 제 7 NMOS(50)의 소오스에 연결되고, 상기 제 9 NMOS(52)의 드레인은 상기 제 8 NMOS(51)의 소오스에 연결된다.
상기 제 10 NMOS(53)의 드레인은 상기 제 9 NMOS(52)의 소오스에 연결되고, 소오스는 VPP에 연결된다.
이어서, 상기 제어부(36)의 제 11, 제 12, 제 13, 제 14, 제 15 NMOS(54,55,56,57,58)의 소오스들은 각각 상기 제 5, 제 6, 제 7, 제 8, 제 9 커패시터(59,60,61,62,63)와 연결된다.
상기 제 11 NMOS(54)의 드레인이 VDD에 연결되고, 상기 제 11 NMOS(54)의 게이트와 상기 제 12 NMOS(55)의 드레인은 상기 제 1 NMOS(40)와 제 6 NMOS(49)의 소오스에 연결된다.
상기 제 12 NMOS(55)의 게이트와 상기 제 13 NMOS(56)의 드레인은 상기 제 2 NMOS(41)와 제 7 NMOS(50)의 소오스에 연결되고, 상기 제 13 NMOS(56)의 게이트와 상기 제 14 NMOS(57)의 드레인은 상기 제 3 NMOS(42)와 제 8 NMOS(51)의 소오스에 연결되며, 상기 제 14 NMOS(57)의 게이트와 상기 제 15 NMOS(58)의 드레인은 상기 제 4 NMOS(43)와 제 9 NMOS(52)의 소오스에 연결된다.
상기 제 15 NMOS(58)의 게이트는 상기 제 5 NMOS(44)와 제 10 NMOS(53)의 소오스에 연결된다.
그리고, 상기 제 2 축전부(37)의 제 5, 제 6, 제 7, 제 8, 제 9 커패시터(59,60,61,62,63)는 상기 각 제 6, 제 7, 제 8, 제 9, 제 10 NMOS(49,50,51,52,53)의 게이트와 상기 각 제 11, 제 12, 제 13, 제 14, 제 15 NMOS(54,55,56,57,58)의 소오스에 연결된다.
상기 제 5, 제 7, 제 9 커패시터(59,61,63)는 상기 제 3 클럭(38)과 연결되고 상기 제 6, 제 8 커패시터(60,62)는 상기 제 4 클럭(39)과 연결된다.
상기와 같이 구성된 본 발명의 실시예에 따른 차아지 펌프 회로의 동작 설명은 다음과 같다.
차아지 펌프 회로는 스테이지마다 각 스테이지의 NMOS에 의해 VT드랍이 발생된다.
먼저, 첫 번째 스테이지에서 상기 제 1 NMOS(40), 제 6 NMOS(49)와, 제 11 NMOS(54)의 드레인들에 VDD가 인가되어 상기 제 1 NMOS(40)의 소오스가 VDD- Vtn으로 차아지된 상태에서 상기 도 4에서와 같이 상기 제 1 클럭(33)이 0V에서 VDD로 변환하면 상기 제 1 커패시터(45)의 전하량은 일정하기 때문에 상기 제 1 NMOS(40)의 소오스는 VDD만큼 상승하여 2VDD- Vtn이 된다.
이후, 상기 제 11 NMOS(54)는 드레인에 VDD가 인가되고 게이트에 상기 제 1 NMOS(40)의 소오스전압인 2VDD- Vtn이 인가되어 소오스는 VDD가 된다.
여기서, 상기 제 11 NMOS(54)의 게이트에 인가되는 전압이 드레인에 인가되는 전압보다 높기 때문에 드레인에 인가되는 전압이 소오스에 출력된다.
그리고, 상기 도 4에서와 같이, 상기 제 1 클럭(33)이 VDD에서 0V로 변환한 후, 상기 제 3 클럭(38)이 0V에서 VDD로 변환하면 상기 제 11 NMOS(54)의 소오스에 상기 제 5 커패시터(59)의 VDD가 인가되어 상기 제 11 NMOS(54)의 소오스는 결국 2VDD가된다.
이어, 상기 제 6 NMOS(49)는 드레인에 VDD가 인가되며 게이트에 제 11 NMOS(54)의 소오스전압인 2VDD가 인가되어 소오스는 VDD가되고, 상기 제 1 NMOS(40)의 소오스는 상기 제 6 NMOS(49)의 소오스전압인 VDD와 상기 제 1 커패시터(45)의 VDD로 2VDD가된다.
그리고, 두 번째 스테이지에서 상기 제 2 NMOS(41)의 드레인에 상기 제 1 NMOS(40)의 소오스전압인 2VDD가 인가되어 상기 제 2 NMOS(41)의 소오스가 2VDD- Vtn으로 차아지된다.
이때 상기 도 4에서와 같이, 상기 제 3 클럭(38)이 0V에서 VDD로 변환할 때 같이 상기 제 2 클럭(34)이 0V에서 VDD로 변환하므로 상기 제 2 커패시터(46)의 전하량은 일정하기 때문에 상기 제 2 NMOS(41)의 소오스는 VDD만큼 상승하여 3VDD- Vtn이 된다.
이어, 상기 제 12 NMOS(55)는 드레인에 상기 제 1 NMOS(40)의 소오스전압인 2VDD가 인가되고 게이트에 상기 제 2 NMOS(41)의 소오스전압인 3VDD- Vtn이 인가되어 소오스는 2VDD가 된다.
그리고, 상기 도 4에서와 같이, 상기 제 2 클럭(34)이 VDD에서 0V로 변환한 후, 상기 제 4 클럭(39)이 0V에서 VDD로 변환하면 상기 제 12 NMOS(55)의 소오스에 상기 제 6 커패시터(60)의 VDD가 인가되어 상기 제 12 NMOS(55)의 소오스는 결국 3VDD가된다.
이후, 상기 제 7 NMOS(50)는 드레인에 상기 제 1 NMOS(40)의 소오스전압인 2VDD가 인가되며 게이트에 제 12 NMOS(55)의 소오스전압인 3VDD가 인가되어 소오스는 2VDD가되고, 상기 제 2 NMOS(41)의 소오스는 상기 제 7 NMOS(50)의 소오스전압인 2VDD와 상기 제 2 커패시터(46)의 VDD로 3VDD가된다.
상기와 같은 방법으로 세 번째와 네 번째 스테이지를 동작한 후, 다섯 번째 스테이지에서 상기 제 5 NMOS(44)의 드레인에 5VDD가 인가되면 상기 제 5 NMOS(44)의 소오스가 6VDD의 VPP로 차아지된다.
상기 VPP를 수식으로 표현하면 다음과 같다.
VPP=VDD+nVCLK
여기서, n은 스테이지의 수이고, VCLK는 클럭전압이다.
상기 수식2와 도 3에서와 같이, 각 스테이지마다 그리고 최종 스테이지에서 종래 기술은 VT드랍이 발생된 전압(70)을 출력하지만 본 발명의 실시예에 따른 기술은 VT드랍이 발생되지 않은 전압(71)을 출력한다.
본 발명의 차아지 펌프 회로는 각 스테이지에서 발생된 VT드랍을 제거하는 제어부와 제어부의 출력값을 다음 스테이지로 이동시키는 이동부를 포함하여 구성하므로, LVCC 응용에서의 고전압인가가 가능하고 각 스테이지마다 VT드랍이 제거되어 최종 스테이지에서 원하는 전압을 출력하므로 회로의 신뢰성을 향상시키고 또한 스테이지수를 유지하면서 원하는 전압을 출력함으로 전류구동 능력이나 회로의 크기면에서 경제적 효율을 향상시키는 효과가 있다.

Claims (2)

  1. 다수개의 스테이지를 구비하며 각각의 게이트와 이전 스테이지의 출력을 입력받는 드레인이 연결된 다수개의 제 1 트랜지스터들이 직렬 연결로 구성되어 각 스테이지마다 이전 스테이지의 출력을 증폭시키는 증폭부;
    상기 증폭부의 각 스테이지의 출력에 게이트가 연결되고 상기 증폭부의 이전 스테이지의 출력에 드레인이 연결된 다수개의 제 2 트랜지스터들로 구성되어 상기 증폭부의 각 스테이지에서 발생된 VT드랍을 제거하는 제어부;
    상기 증폭부의 각 스테이지의 출력에 소오스가 연결되고 상기 증폭부의 이전 스테이지의 출력에 드레인이 연결되며 상기 각 제 2 트랜지스터의 소오스와 게이트가 연결된 다수개의 제 3 트랜지스터들로 구성되어 상기 제어부의 출력값을 상기 증폭부의 다음 스테이지로 이동시키는 이동부;
    상기 증폭부의 두 번째 스테이지부터 각 스테이지마다 상기 증폭부의 게이트와 드레인의 연결부위에 연결된 다수개의 제 1 축전기들과 상기 제어부의 소오스 및 상기 이동부의 게이트에 대응하여 연결된 다수개의 제 2 축전기들로 구성되어 상기 제 1, 제 2, 제 3 트랜지스터들에 일정전압을 인가하는 축전부;
    상기 축전부에 클럭을 인가하는 클럭부를 포함하여 구성됨을 특징으로 하는 차아지 펌프 회로.
  2. 다수개의 스테이지를 구비하며 각각의 게이트와 드레인이 연결된 다수개의 제 1 트랜지스터들이 직렬 연결로 구성되어 각 스테이지마다 이전 스테이지의 출력을 증폭시키는 증폭부;
    상기 각 제 1 트랜지스터의 드레인과 드레인이 연결되고 상기 각 제 1 트랜지스터의 소오스와 게이트가 연결된 다수개의 제 2 트랜지스터들로 구성되어 상기 증폭부의 각 스테이지에서 발생된 VT드랍을 제거하는 제어부;
    상기 각 제 1, 제 2 트랜지스터의 드레인과 드레인이 연결되고 상기 각 제 1 트랜지스터의 소오스와 소오스가 연결되며 상기 각 제 2 트랜지스터의 소오스와 게이트가 연결된 다수개의 제 3 트랜지스터들로 구성되어 상기 제어부의 출력값을 상기 증폭부의 다음 스테이지로 이동시키는 이동부;
    상기 증폭부의 두 번째 스테이지부터 각 스테이지마다 상기 증폭부의 게이트와 드레인의 연결부위에 연결된 다수개의 제 1 축전기들과 상기 제어부의 소오스 및 상기 이동부의 게이트에 대응하여 연결된 다수개의 제 2 축전기들로 구성되어 상기 제 1, 제 2, 제 3 트랜지스터들에 일정전압을 인가하는 축전부;
    상기 축전부에 클럭을 인가하는 클럭부를 포함하여 구성됨을 특징으로 하는 차아지 펌프 회로.
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