KR19990088171A - 반도체구조물및그제조방법 - Google Patents

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Abstract

본 발명은 이중 절연 박막 스택(double insulating film stack)을 마스크로 채용하여 전체 칩에 대한 콘택트 도전체 형상을 규정하고, 게이트 도전체 형상을 규정한 이후에 노출된 도전층 상에 비교적 얇은 손상 방지층을 제공하여, 게이트 도전체에 대한 무경계 콘택트를 확산부에 제공하는 것에 관한 것이다. 일 실시예에서, 기판 상에 절연층을 형성하고, 절연층 상에 도전층을 제공하고, 도전층 상에 제 2 절연층을 제공하고, 제 2 절연층 상에 제 3 절연층을 제공하고, 제 2 및 제 3 절연 층의 기선택된 부분을 제거하고, 제 2 및 제 3 절연층이 제거된 부분 내에 손상 방지층을 제공하고, 제 3 절연층의 기선택된 부분을 제거하고, 손상 방지층을 제거하고, 도전층의 노출된 부분을 제거하고, 제 2 절연층의 노출된 부분을 제거함으로써 무경계 콘택트가 형성된다.

Description

반도체 구조물 및 그 제조 방법{BORDERLESS CONTACT TO DIFFUSION WITH RESPECT TO GATE CONDUCTOR AND METHODS FOR FABRICATING}
본 발명은 게이트 도전체에 대한 무경계 콘택트(borderless contact)를 확산부(diffusion)에 제공하는 것에 관한 것이다. 본 발명에 따르면, 확산부 콘택트는 게이트에 단락됨이 없이 게이트 도전체에 겹쳐지게 된다. 특히, 본 발명은 단일 콘택트 마스킹 공정을 채택하여 확산부와 게이트 도전체에 무경계 콘택트를 제공하는 방법에 관한 것이다. 또한, 본 발명은 요구된 무경계 콘택트를 갖는 반도체 구조물에 관한 것이다. 본 발명은 특히 SRAM 셀과 내장되어 있는 SRAM을 구비하는 로직(logic)을 제조하는데 적용될 수 있다.
반도체 소자를 형성하는데 있어서, 기판 상에 형성된 소자의 특정 영역 사이에는 요구되는 전기적 접속이 이루어지게 하고, 기판 상에 형성된 소자의 다양한 다른 영역 사이에는 접속이 이루어지지 않도록 하는 것이 필요하다. 이를 달성하기 위한 한 기법은 포토레지스트와 마스킹 기법을 사용하는 것인데, 이에 따르면 전기적 콘택트를 위해 노출될 구역을 포토레지스트 내에 패터닝하고, 패터닝된 포토레지스트를 현상함으로써, 하부에 위치하는 요구된 영역을 노출시키게 된다. 이 기법은 전체 공정을 수행하기 위해 보통 여러 개의 연속적인 마스크를 필요로 하며, 공정 수행 중 각각의 후속 마스크는 정확하게 정렬되어야 한다. 그러나, 점점 더 작은 소자를 형성하도록 기술이 향상됨에 따라, 정확한 오버레이 공차(overlay tolerance)를 유지하기가 점점 어려워져서, 심지어 마스크의 작은 오정렬에 의해서도 피복된 상태로 유지되어야 하는 영역의 작은 부분 또는 "경계"가 노출된다. 따라서, 예를 들어, 금속의 오버레이 증착에 의한 전기적 연결을 통해 요구된 위치뿐만 아니라 요구되지 않은 위치의 노출된 경계 부분까지도 연결될 것이다.
이에 따라, 무경계 콘택트로 불리는 것이 제조되어왔다. 그러나, 예컨대 SRAM 셀의 경우에, 셀을 축소하는데 있어서의 한정 요인은 게이트 도전체와 관련된 확산부에 대한 콘택트이다. 이 한정 요인은 확산부 콘택트가 게이트 도전체에 단락되지 않도록 하는 것이다. 이는 확산부 콘택트가 채용된 공정 공차 내에서는 게이트와 절대로 교차하지 않도록 단순히 확산부 콘택트와 게이트 사이에 충분한 거리를 제공함으로써 달성되어 왔다. 무경계 콘택트는, 콘택트가 경계를 교차하는 경우 전기적 단락을 방지하는 수단을 제공하여, SRAM 셀이 게이트인 경우에 "경계"에 대해 콘택트가 교차될 수 있도록 함으로써, 경계와 콘택트 간의 거리를 감소시킨다. 또한, 무경계 콘택트에서는, SRAM 셀의 경우에 게이트 도전체에 접촉시키는 것과 같이, 무경계 요소(element) 자체를 접촉시키는 것이 필요하다. 이를 달성하기 위해, 이전에는 별도의 게이트 콘택트 매스(mass)가 사용되었으나, 이를 위해서는 별도의 중요한 마스크 단계가 추가된다. 따라서, 단락을 일으키지 않고 추가적인 마스킹 단계도 필요없는 게이트 콘택트와 확산부에 대한 무경계 콘택트를 구현하는 방법이 요구된다.
본 발명은 게이트 도전체에 대한 무경계 콘택트를 확산부에 제공하는 것에 관한 것이다. 특히, 본 발명에 따르면, 단락을 방지하며 무경계 콘택트를 구현할 수 있다. 더욱이, 본 발명의 바람직한 측면에 따르면, 무경계 콘택트는 단일 콘택트 마스크를 채택하여 구현된다.
보다 구체적으로, 본 발명은 반도체 기판, 기판 상의 도전성 영역, 도전성 영역에 인접한 무경계 콘택트를 포함하는 반도체 구조물에 관한 것으로, 도전성 영역은 무경계 콘택트를 보호하기 위한 단속적인 자기 정렬된 절연 캡(cap)과 도전성 영역들을 접촉시키기 위한 캡이 없는 구역을 갖고 있다.
또한, 본 발명은 이러한 반도체 구조물을 제조하는 방법에 관한 것이다. 특히, 본 발명에 따른 공정은 반도체 기판을 제공하는 단계와, 반도체 기판 상에 제 1 절연층을 제공하는 단계와, 제 1 절연층 상에 도전층을 형성하는 단계를 포함한다. 제 2 절연층을 도전층 상에 형성하고 제 3 절연층을 제 2 절연층 상에 형성한다. 다음으로, 이 공정은 기결정된 패턴에 따라 제 2 및 제 3 절연층의 일부분을 선택적으로 제거하는 단계와, 제 2 및 제 3 절연층이 제거된 부분에 손상 방지층을 형성하는 단계를 포함한다. 손상 방지층은 제 3 절연층을 제거할 수 있도록 도전층을 산화시킴으로써 형성된 자기 정렬층이다. 잔류하는 제 3 절연층의 기선택된 부분을 기결정된 패턴에 따라 선택적으로 제거하고, 도전층을 에칭함이 없이 손상 방지층을 제거한다. 이제, 제 2 절연층으로 덮혀 있지 않은 도전층의 노출된 부분을 제거한다. 제 3 절연층의 제거에 의해 노출된 제 2 절연층을 제거하여 요구된 반도체 구조물을 형성한다.
본 발명의 다른 측면에 따라, 게이트 도전체와 관련된 확산부에 대한 무경계 콘택트를 구비하는 구조물을 제조하는 다른 방법을 제공한다. 이 대체 공정은 반도체 기판 상에 규정된 도전성 게이트 구조를 제공하는 단계와 장벽층을 블랭킷(blanket) 증착한 후 제 1 절연층을 블랭킷 증착하는 단계를 포함한다. 연마 스톱(polish stop)으로서 작용하는 게이트와 장벽층의 게이트 스택(stack)을 이용해 제 1 절연층을 연마함으로써 게이트의 상부를 노출시킨다. 장벽층의 선택된 부분과 하부에 위치하는 게이트 부분을 확산부에 대한 콘택트로부터 격리될 구역에 대응하도록 에칭한다. 이어서, 부합(conformal) 장벽층을 증착한 후, 게이트 영역 내에 생성된 리세스(recess)를 폴리실리콘층으로 충진한다. 폴리실리콘을 장벽층 위까지 연마한다. 노출된 장벽층을 제거하고 제 2 절연층을 증착한다. 이에 따라, 격리 캡으로 덮혀 있지 않은 구역 내에 확산부와 게이트에 대한 콘택트를 형성하는 재료가 형성된다.
본 발명의 또다른 실시예에서, 요구된 구조물은 반도체 기판 상에 도전성 게이트를 제공하고, 게이트와 기판 위에 장벽층을 블랭킷 증착하고, 장벽층 위에 비부합(non-conformal) 제 1 절연층을 블랭킷 증착함으로써 제조된다. 비부합층은 게이트 구조의 수직 측벽에 비해 수평 표면 상에서 보다 두껍게 형성된다. 희생 금속층을 증착하고 선택적으로 연마하는데, 연마는 도전성 게이트 라인 상부의 돌출된 절연 정점부(protruding insulating peak) 위까지 진행된다. 절연층을 하부에 위치하는 장벽층 위까지 에칭한다. 보호캡을 갖게 될, 게이트 영역 위의 절연층 내의 리세스 구역을 충진한 후, 희생층의 잔류하는 부분의 상부에 맞추어 평탄화한다. 이어서, 희생층을 제거함으로써, 자기 정렬된 콘택트를 제공하기 위한 후속의 에칭 및 충진 공정에 대해 에칭 스톱(etch stop) 및 절연 재료로서 작용할 캡이 게이트 영역의 상부에 남게 된다. 이 구조물을 후에 평탄화할 수 있는 제 2 절연층으로 덮는다. 이어서, 이 구조물을 이미 캡을 갖고 있는 도전성 게이트 라인에 대해 경계가 없는 확산부에 대한 콘택트로 패터닝하고 에칭한다. 도전성 게이트 라인의 캡으로 덮혀 있지 않은 부분들은 확산부 콘택트를 패터닝하는데 사용된 것과 동일한 에칭을 통해 콘택트를 형성할 수 있다.
본 발명의 또다른 실시예는 기형성된 게이트와 반도체 기판 위에 장벽층을 블랭킷 증착하는 단계와 장벽층 위에 제 1 절연층을 증착하는 단계를 포함한다. 절연층을 평탄화하고 구조물을 마스킹하여, 개구 영역(open region)이 후속 공정에서 캡이 형성될 게이트에 대응되게 한다. 후속 공정에서 캡이 형성될 게이트가 위치하는 영역에 있는 게이트 상부의 제 1 절연층을 에칭한다. 게이트의 윗부분에 잔류하는 노출된 장벽 구역 위에 제 2 장벽층을 선택적으로 증착한다. 제 2 절연층을 증착한 후 평탄화한다. 이 단계에서, 게이트에 대해 경계가 없는 확산부에 대한 콘택트가 패터닝되고 에칭될 수 있다.
본 발명에 따른 구조물을 제조하는 다른 실시예는 반도체 기판과 기형성된 게이트 구조 위에 장벽층을 블랭킷 증착하는 단계와, 장벽층 위에 부착 촉진층(adhesion promoting layer)을 증착하는 단계와, 부착 촉진층 위에 제 1 절연층을 블랭킷 증착하는 단계를 포함한다. 제 1 절연층을 게이트의 상부에 위치한 부착층 위까지 연마한다. 화학적으로 증폭된 포토레지스트(chemically amplified photoresist)를 증착한다. 레지스트에서 부착 촉진층과 직접 접촉하고 있는 부분은 변성(poison)되어 노출 및 베이킹 후에 잘 제거되지 않는다. 이어서, 레지스트를 전자기 방사(electromagnetic radiation)에 노출한 후, 베이킹하고 현상한다. 레지스트에서 부착 촉진층에 접촉되는 부분은 변성에 의해 현상 후에도 제거되지 않고 남아서, 확산부와 접촉되지 않도록 보호될 게이트 부분 위의 캡으로 작용한다. 제 1 절연층을 에칭하여 그 하부의 부착 촉진층을 노출시키고, 이어서 부착 촉진층 또한 에칭에 의해 제거하고, 그 하부의 장벽층을 부분적으로 에칭한다. 이에 따라, 게이트에 대한 콘택트 자기 정렬을 형성하는데 필요하게 될, 게이트 구조 상부로부터 확산부에 이르는 장벽층 내에 두께 차이가 발생한다. 다음으로, 잔류하는 모든 레지스트를 제거하고 게이트 부분 위로부터 부착층을 제거한다. 제 2 절연층을 블랭킷 증착한 후 평탄화하고 패터닝하여 게이트에 자기 정렬된 콘택트를 제공한다.
상기 공정의 다른 변형에서, 제 1 절연층의 초기 연마를 게이트 위에 비교적 얇은 층의 절연층이 남도록 종결하고, 마스킹하여 후속 공정에서 캡이 형성될 구역을 게이트 위에 선택한다. 이어서, 에칭에 의해 잉여캡을 구비할 게이트 구역을 노출시킨 후, 상술한 바와 같이 공정을 진행할 수 있을 것이다.
본 발명에 따른 또다른 공정은 기형성된 게이트 구조 위에 장벽층을 블랭킷 증착하는 단계와, 산화 가능 재료층을 블랭킷 증착하는 단계와, 제 2 장벽층을 증착하는 단계를 포함한다. 평탄화층을 증착한 후 패터닝함으로써, 경계가 없어질 게이트 부분 위의 제 2 장벽층을 노출시킨다. 평탄화층의 제거에 의해 노출된 구역 내에서 제 2 장벽층을 제거한다. 잔류하는 평탄화층을 제거하여 게이트에서 경계가 없어질 부분에 노출된 산화 가능 재료층을 제공한다. 이어서, 노출된 산화 가능 재료를 산화시킨다. 잔류하는 제 2 장벽층을 제거한다. 잔류하는 산화 가능 재료를 제거하면 게이트가 확산부에 대해 경계가 없어질 기선택된 영역 내의 게이트에 캡을 형성하는 산화된 재료를 구비하는 구조물이 형성된다. 이 구조물은 산화층이 에칭 스톱으로 작용하는 표준 공정에 의해 처리될 수 있어서, 확산부에 대한 콘택트 에칭 공정 중 콘택트는 게이트 영역에 단락되지 않을 것이다.
본 발명의 다른 목적들과 장점들은 후속하는 상세한 설명으로부터 당업자에 의해 용이하게 이해될 것이며, 본 발명의 상세한 설명은 단지 본 발명을 수행하도록 고려된 최적 모드를 예시함으로써 본 발명의 바람직한 실시예만을 도시하고 기술한 것이다. 후에 알게 되겠지만, 본 발명의 범주를 벗어남이 없이 본 발명을 다른 상이한 실시예로 구현하는 것도 가능하며, 본 발명의 몇몇 세목들은 다양하고 명백한 관점에서 변형될 수 있다. 따라서, 상세한 설명은 본질상 예시적인 것이지 제한적인 것은 아닌 것으로 간주되어야 한다.
도 1 내지 5는 본 발명의 실시예에 따른 공정의 다양한 단계에서의 구조의 개략도,
도 6 내지 8은 본 발명에 따른 다른 공정의 다양한 단계에서의 구조의 개략도,
도 9 내지 12는 본 발명의 다른 실시예에 따른 공정의 다양한 단계에서의 구조의 개략도,
도 13 내지 15는 본 발명의 또다른 실시예에 따른 공정의 다양한 단계에서의 구조의 개략도,
도 16 내지 21은 본 발명의 공정의 다른 실시예에 따른 공정의 다양한 단계에서의 구조의 개략도,
도 22는 본 발명에 따른 구조의 개략도.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 2 : 제 1 절연층
3 : 도전층
4 : 자기 정렬된 실리사이드 형성을 위한 구역
6 : 제 2 절연층 7 : 제 3 절연층
본 발명의 이해를 돕기 위하여, 본 발명의 한 실시예에 따른 공정 단계를 개략적으로 도시한 도면을 참조할 것이다. 본 발명에 따르면, 제 1 절연층(2)을 반도체 기판(1) 상에 제공한다. 반도체 기판(1)은 전형적으로 실리콘이지만 그룹 Ⅲ - Ⅴ 반도체와 같은 다른 모든 종류의 반도체 재료가 될 수도 있다. 절연층(2)은 기판 상에 성장되거나 화학 진공 증착(chemical vapor deposition : CVD) 혹은 물리 진공 증착(physical vapor deposition : PVD)과 같은 증착 기법에 의해 제공될 수 있다. 또한, 절연층(2)은 실리콘 이산화물을 제공하도록 기판(1)을 열적 산화시킴으로써 제공될 수 있다. 전형적으로, 이 절연층은 약 20 Å 내지 약 350 Å의 두께, 보다 전형적으로는 약 30 Å 내지 약 100 Å의 두께를 가지며, 게이트 절연체로서 작용한다.
도핑된 다결정 실리콘층과 같은 도전성 재료(3)를 절연층(2) 상에 제공한다. 도전층(3)은 반도체 기판 상에 형성될 반도체 소자 내에 게이트 전극을 형성할 수 있다. 전형적으로, 도전층(3)은 약 500 Å 내지 약 4000 Å의 두께, 보다 전형적으로는 약 1500 Å 내지 약 3000 Å의 두께를 갖는다.
제 2 절연층(6)을 도전층(3) 상에 제공한다. 전형적으로, 제 2 절연층은 약 300 Å 내지 약 1500 Å의 두께, 보다 전형적으로는 약 500 Å 내지 약 1000 Å의 두께를 갖는다. 또한, 전형적으로 절연층(6)은, 증착된 테트라에틸로소실리케이트(tetraethylorthosilicate)를 산화물로 만들기 위해 약 400 ℃ 내지 약 750 ℃의 온도로 가열함으로써 산화시켜 형성되거나 보다 일반적으로 CVD 증착에 의해 형성될 수 있는 산화물이다.
그 다음, 제 3 절연층(7)을 제 2 절연층(6) 상에 제공한다. 제 3 절연층(7)은 전형적으로 약 500 Å 내지 약 2500 Å의 두께, 보다 전형적으로는 약 1000 Å 내지 약 2000 Å의 두께, 보다 더 전형적으로는 약 1500 Å 내지 약 2000 Å의 두께를 갖는다. 더욱이, 제 3 절연층은 전형적으로 제 2 절연층보다 적어도 약 두 배 정도 더 두껍다. 그러나, 제 2 절연층과 제 3 절연층 간의 상대적 두께는 제 2 절연층과 제 3 절연층 간의 상대적 에칭 속도 비에 따라 변할 것이다.
제 2 및 제 3 절연층의 절연막 스택의 선택된 부분을 기결정된 패턴에 따라 예컨대 에칭에 의해 제거한다. 예를 들어, 선택된 부분은 전체 칩(chip)에 대한 게이트 도전체 형상을 규정하는 패턴에 따라 제거된다. 구체적으로, 선택된 부분은 감광성(photosensitive) 레지스트 재료(8)를 도포하고 패터닝하여 원하는 게이트 구조를 제공하는 것과 같은 통상적인 포토리소그래픽 기법을 채택하여 제거될 수 있다. 패터닝된 포토레지스트는 제 3 절연층과 이어서 제 2 절연층의 노출된 부분은 제거하고 제 2 및 제 3 절연층의 다른 부분은 에칭으로부터 보호하기 위한 마스크로서 작용한다.
제 3 절연층이 질화물인 경우는 반응성 이온 에칭(reactive ion etching) 혹은 하방 플라즈마 소스 에칭(downstream plasma source etching)에 의해 제거될 수 있다. 마찬가지로, 산화물층(6)도 반응성 이온 에칭을 통해 제거될 수 있다.
다음으로, 잔류하는 포토레지스트를 예컨대 적절한 용제(solvent) 내에서 용해시킴으로써 제거한다. 포토레지스트의 제거 후, 제 2 및 제 3 절연층이 제거된 도전층 위에 손상 방지층(damage preventing layer)(9)을 제공할 수 있다(도 2 참조). 손상 방지층은 폴리실리콘 도전층을 열적 산화시킴으로써 제공될 수 있고, 전형적으로 약 20 Å 내지 약 350 Å의 두께, 바람직하게는 약 60 Å 내지 약 150 Å의 두께를 갖고, 약 100 Å이 전형적이다. 산화물은 폴리실리콘 위에서는 열적 성장할 수 있지만 질화물층 위에서는 성장하지 않는다. 이 산화물층은 질화물 에칭 스톱(nitride etch stop)을 제공한다.
제 3 절연층의 기선택된 부분을 마스크를 사용하여 기결정된 패턴에 따라 제거한다(도 3 참조). 제 3 절연층은 반응성 이온 에칭을 통해 에칭될 수 있고 게이트 콘택트를 제공한다. 이어서, 잔류하는 레지스트를 적절한 용제 내에서 용해하여 제거한다.
다음으로, 얇은 손상 방지층을 제거하는데, 손상 방지층의 두께가 노출된 제 2 절연층에 비해 상당히 얇기 때문에, 제 2 절연층은 여전히 잔류하는 반면에 손상 방지층은 제거된다(도 4 참조).
도전층 부분을 제 2 및 제 3 절연층 모두를 마스크로 사용하여 제거한다(도 5 참조). 이어서, 제 2 절연층 중에서 제 3 절연층을 제거함에 따라 노출됐던 부분을 제거하여 통상의 로직 콘택트 및 후속하는 자기 정렬된 실리사이드 형성을 위한 구역(4)을 제공하는 하부에 위치하는 도전층을 노출시킨다.
상기에서 알 수 있는 바와 같이, 본 발명에 따른 상기 방법은 마스킹층을 사용함으로써, 무경계 콘택트가 필요없고 자기 정렬된 실리사이드(silicide) 공정이 수행되어야 하는 구역 내에 통상의 게이트 형성을 할 수 있게 한다. 알 수 있는 바와 같이, 이 마스크는 게이트에 대한 무경계 콘택트가 필요한 구역 내의 절연체 스택을 보호하고, 질화물 캡 절연체는 나머지 부분 전체에서 제거되는데, 산화물은 제거되지 않는다. 잔류하는 에칭 스톱 산화물은 짧은 산화물 에칭을 통해 도전체의 상부로부터 제거된다.
본 발명에 따른 이 방법의 장점은 게이트 도전체 리소그래피를 평탄한 표면 상에서 수행함으로써 최적의 치수 제어를 제공한다는 것이다. 더욱이, 개선된 치수 제어를 제공하는 것으로 알려진 경질의 마스크(질화물 및 산화물)를 사용해 게이트 도전체 에칭을 수행한다. 이들 장점은 게이트 도전성에 밀도가 요구되는 소자 상에 무경계 콘택트를 형성하는 수단을 제공하는 본 발명에 의해 구현된다. 더욱이, 본 발명에 의해, 특히 후속 공정에서 제공될 텅스텐과 같은 콘택트 스터드(stud)(70)의 오정렬을 감안하는 제 3 절연층이 존재함으로 인해, 달성 가능한 장점을 도시하고 있는 도 22를 참조하라. 제 3 절연층은 도핑된 다결정 실리콘과 같이 하부에 위치하는 도전성 재료(3)가 스터드와 접촉하는 것을 막아준다. 도 22에서, 참조 부호 71과 72는 소스와 드레인 영역을 나타내고, 73은 선택적 보조 질화물 에칭부를 나타내고, 74는 레벨간 유전체를 나타내고, 75는 금속 배선을 나타내고, 76은 측벽 격리부를 나타낸다.
이들은 본 기술분야에서 잘 알려진 기법들을 통해 제공될 수 있으므로 여기서 보다 상세히 기술될 필요는 없다.
본 발명에 따른 다른 실시예(도 6 참조)에서는, 게이트 구조를 형성하는 단계를 포함하도록 소자가 처리되었으나 게이트와 확산부에 대한 콘택트가 만들어지기 전에, 실리콘 질화물(22)과 같은 표준 장벽층을 기판(1) 상의 절연층(2) 위와 게이트 구조(21) 위에 블랭킷 증착한다. 도전성 게이트(3)는 다결정 실리콘에 의해 제공되며, 그 상부 부분은 실리사이드화되어 있다. 절연층(23)은 층(22) 위에 블랭킷 증착된다. 절연층(23)은 실리콘 이산화물이 될 수 있고, 화학 진공 증착 혹은 물리 진공 증착과 같은 증착 기법에 의해 제공될 수 있다. 전형적으로, 실리콘 질화물층(22)은 약 100 Å 내지 약 1000 Å의 두께, 보다 전형적으로는 약 250 Å 내지 약 750 Å의 두께를 갖는다. 또한, 절연층(23)은 전형적으로 약 2000 Å 내지 약 5000 Å의 두께, 보다 전형적으로는 약 3000 Å 내지 약 4000 Å의 두께를 갖는다.
본 발명의 이러한 대체 공정에서 중요한 부분은 화학 기계적 연마(chemical-mechanical polishing : CMP)를 이용해 절연층(23)을 게이트 구조까지 연마하는 단계로서, 이때의 게이트 스택은 연마 스톱으로 작용하여 도 6에 도시한 바와 같이 게이트의 상부를 노출시킨다.
본 발명의 바람직한 측면에 따르면, 웨이퍼는 포토레지스트(24)를 사용해 패터닝되는데, 패터닝된 포토레지스트 내에 있는 개구는 확산부에 대한 콘택트로부터 격리될 게이트의 구역에 대응한다(도 7 참조). 이어서, 패터닝된 구역을 에칭함으로써, 게이트 구조물의 일부분 뿐만 아니라 노출된 실리콘 질화물 캡(22)과 게이트의 상부 부분에 위치한 실리사이드가 제거되어 리세스된 게이트 구조가 제공된다. 채용된 에칭제는 바람직하게는 게이트 구조물을 둘러싼 절연층(23)은 감지할 수 있는 정도로 에칭하지 않는 화학적 반응성 이온 에칭이다.
이어서 잔류하는 레지스트층(24)을 제거할 수 있고, 필요하다면 리세스된 다결정 실리콘을 실리사이드화시킬 수 있다. 이어서, 본 발명에 따른 이 실시예의 바람직한 측면에서, 게이트 리세스를 충진하기 위한 실리콘 질화물과 같은 부합 장벽층이 증착될 수 있다.
다음으로, 실리콘 질화물 장벽층(25)에 방향성 에칭 혹은 CMP를 수행하여, 게이트의 부분적 제거에 의해 생성된 그루브(groove) 내에 위치하지 않는 질화물을 제거한다.
실리콘 이산화물과 같은 제 2 절연층을 예컨대 화학 진공 증착에 의해 증착하여, 확산부와 실리콘 질화물 캡으로 피복되지 않은 구역 내의 게이트에 대한 콘택트를 형성하는 층(26)을 제공한다(도 8 참조).
본 발명의 세 번째 실시예(도 9 참조)에 따라, 이전에 형성되었고 상부 부분이 실리사이드화된 폴리실리콘 게이트(21)와 반도체 기판(1) 상의 게이트 산화물(2) 위에 실리콘 질화물과 같은 부합 장벽층(30)을 블랭킷 증착한다. 바람직하게는 실리콘 질화물인 부합 장벽층은 전형적으로 약 100 Å 내지 약 1000 Å의 두께, 보다 전형적으로는 약 250 Å 내지 약 750 Å의 두께를 갖는다. 다음으로, 예컨대 사일랜 산화물로부터 비부합 절연층을 제공하는데, 층(31)은 게이트 구조에 인접한 수직 측벽 표면에 비해 수평 표면 상에서 보다 두껍게 형성된다. 전형적으로 박막(31)은 측벽 표면 보다 수평 표면 상에서 적어도 약 1.5 배 정도 더 두꺼워야 하고, 보다 전형적으로는 약 두 배가 되어야 하며, 전형적인 예에서는 수평 표면 상의 두께가 약 0.2 μm이고 측벽 상의 두께는 약 0.05 μm이다.
전형적으로, 이 층은 약 100 Å 내지 약 500 Å의 두께, 보다 전형적으로는 약 200 Å 내지 약 300 Å의 두께를 가진다. 이어서, 텅스텐 혹은 TiN + 텅스텐과 같은 희생층(sacrificial layer)(32)을 증착한다. 희생층은 전형적으로 약 0.15 내지 약 0.4 μm의 두께, 보다 전형적으로는 약 0.2 내지 약 0.3 μm의 두께를 가지며, 특정 예에서는 약 0.3 μm의 두께를 가진다. 이어서, 희생층(32)을 산화물까지 연마하여, 게이트 상부의 돌출하여 있는 산화물 정점 위까지 연마한다. 연마는 선택적 공정이다. 공정의 이 단계에서의 대안으로서, 폴리실리콘 라인 상에 캡이 필요한 부분이 개방되도록 웨이퍼를 패터닝할 수 있다. 이어서, 산화물층을 제거하기 위해 웨이퍼를 하부에 위치하는 질화물층 위까지 에칭한다. 이 에칭 공정은 텅스텐 희생층(32)에 대해서 선택적이다(도 10 참조).
잔류하는 레지스트를 제거함으로써(도 11 참조), 캡이 형성될 폴리실리콘 라인 위의 구역이 희생층(32)에 의해 둘러싸인 리세스되는 구역이 되는 구조가 얻어진다. 리세스는 예컨대 CVD 실리콘 질화물(34)을 채용하여 충진되고 후속하는 연마 공정을 통해 희생층(32)의 상부에 맞게 평탄화된다.
희생층(32)은 예컨대 습식 침지(dip) 에칭 공정에 의해 제거될 수 있다. 이에 따라, 폴리실리콘 라인 위에 캡이 제공되고, 캡은 자기 정렬된 콘택트를 에칭하고 충진할 때 에칭 스톱 및 절연 재료로서 작용할 것이다.
비부합 산화물(31)은 원상태를 유지할 수 있다. 이제 이 구조물을 예컨대 붕소(boron) 및/혹은 인(phosphorus)으로 도핑된 실리케이트 글래스와 같은 도핑된 실리케이트 글래스의 추가 산화층(35)으로 도포할 수 있다. 이어서, 다른 산화물층(31)을 연마할 수 있으며, 그 결과, 캡이 형성되어 있는 폴리실리콘 라인에 대해 경계가 없는, 확산부에 대한 콘택트의 형성을 위한 표준 패터닝 단계 및 에칭 단계를 수행할 수 있는 구조가 얻어진다. 폴리실리콘 라인의 캡이 형성되지 않은 구역들은 동일한 에칭을 통해 콘택트가 형성될 수 있다.
또다른 실시예(도 13 참조)에서, 대략적으로 2000 Å의 두께를 갖는 실리콘 질화물(51)과 같은 부합 장벽층을 블랭킷 증착한다. 티타늄 질화물(52)과 같은 부착 촉진층을 예컨대 스퍼터링(sputtering)에 의해 증착할 수 있다. 부착 촉진층은 전형적으로 약 50 Å 내지 약 1500 Å의 두께, 보다 전형적으로는 약 300 Å 내지 약 700 Å의 두께를 가지며, 특정 예에서는 약 500 Å의 두께를 가진다. 도핑된 실리케이트 글래스(53)를 증착하여 절연층을 제공한다. 이 절연층은 전형적으로 약 2000 Å 내지 약 6000 Å의 두께, 보다 바람직하게는 약 3000 Å 내지 약 5000 Å의 두께를 가지며, 특정 예에서는 약 4000 Å의 두께를 가진다. 이어서, CMP에 의해 BPSG와 같은 도핑된 실리케이트 글래스를 폴리실리콘 라인 위의 에칭 스톱층 위까지 연마하여 폴리실리콘 라인 위의 티타늄 질화물을 노출시킨다. 이어서, 포토레지스트(54)를 예컨대 스피닝(spinning)에 의해 증착할 수 있다. 이 후, 포토레지스트(54)를 적절한 파장을 가진 전자기 방사에 노출하고, 베이킹한 후, 현상한다. 포토레지스트는 쉬플리(Shipley)사로부터 구입할 수 있는 p-하이드록시(hydroxy) 스틸렌(styrene)계 DUV 포토레지스트인 APEX와 같이 기판에 의해 변성되기 쉬운 화학적으로 증폭된 포토레지스트이다. 화학적으로 증폭된 레지스트를 채용함으로써, 레지스트 중에서 티타늄 질화물과 직접적으로 접촉하고 있는 부분이 변성될 것이다. 따라서, 노출, 베이킹, 현상 후, 레지스트는 티타늄 질화물과 접촉된 부분은 완전히 현상되지만, 티타늄과 접촉된 영역 내에 있는 레지스트층은 잔류할 것이다.
폴리실리콘 라인의 일부분 상에 위치한 변성된 레지스트 캡은 폴리실리콘 라인의 상부의 질화물을 보존하는 보호 장벽으로 작용한다(도 14 참조). 도핑된 실리케이트 글래스는 예컨대 수성(aqueous) HF 산 에칭제를 사용하는 습식 에칭에 의해 제거될 수 있으며, 그 결과 하부에 위치하는 티타늄 질화물층이 노출된다. 티타늄 질화물층의 노출된 부분은 예컨대 반응성 이온 에칭에 의해 제거할 수 있다. 이러한 에칭은 또한 티타늄 질화물 하부의 실리콘 질화물의 일부분도 제거할 것이다. 이에 따라, 폴리실리콘 게이트에 대한 콘택트 자기 정렬을 만드는데 사용될, 폴리실리콘 라인 상부로부터 확산부에 이르는 질화물 박막 내에 두께 차이가 발생한다. 이어서, 잔류하는 레지스트 재료를 예컨대 플라즈마 스트리핑 기법(plasma stripping technique)에 의해 제거하고, 폴리실리콘 라인 위의 티타늄 질화물을 제거한다. 이어서, 도핑된 실리케이트 글래스를 증착하고, 평탄화하고, 패터닝하여 게이트에 자기 정렬된 콘택트를 에칭한다.
본 공정의 대체 변형에서, 도핑된 실리케이트 글래스(53)의 초기 연마 공정은 게이트 영역 위에 예컨대 약 0.2 μm의 작은 부분이 남도록 수행될 수 있다. 이어서, 후속 공정에서 캡이 형성될 구역을 게이트 위에 결정하도록 블럭 마스크가 제공된다. 반응성 이온 에칭에 의해 폴리실리콘(21) 중에서 여분의 캡층 두께의 실리콘 질화물을 갖는 구역이 노출될 것이다.
도 16 내지 21은 본 발명의 다른 실시예를 도시하고 있다. 이 대체 공정에서, 실리콘 질화물과 같은 부합 장벽층(61)을 사전 형성된 폴리실리콘 게이트 구조(21) 위와 게이트 절연체 위에 증착한다. 알루미늄과 같은 산화 가능 재료층(62)을 증착한다. 이 층은 전형적으로 약 100 Å 내지 약 500 Å의 두께, 보다 전형적으로는 약 200 Å 내지 약 300 Å의 두께를 가지며, 예에서는 약 250 Å의 두께를 가진다. 이어서, 실리콘 질화물과 같은 제 2 장벽층(63)을 산화 가능층(62) 위에 블랭킷 증착한다. 이 층은 전형적으로 약 200 Å 내지 약 1000 Å의 두께, 보다 전형적으로는 약 400 Å 내지 약 600 Å의 두께를 갖는다. 유기 무반사 코팅(organic antireflective coating : ARC)(64)과 같은 평탄화층을 폴리실리콘 게이트(21) 상부 위에 전형적으로 약 100 Å 내지 약 500 Å의 두께, 보다 전형적으로는 약 200 Å 내지 약 300 Å의 두께로 증착한다. 평탄화층의 두께는 전형적으로 대략 게이트(21)의 높이, 예를 들어, 대략 0.2 μm이다. 이어서, 포토레지스트층(65)을 도포하고 예컨대 콘택트 마스크를 사용해 패터닝한다. 이어서, 웨이퍼를 반응성 이온 에칭하여 ARC층의 선택된 부분을 제거하는데, 반응성 이온 에칭은 실리콘 질화물층(63)과 같은 게이트의 상부에 위치하는 장벽층이 노출되면 중지한다. 게이트 상부에 위치하는 노출된 실리콘 질화물을 선택된 부분 내에서 선택적 반응성 이온 에칭을 통해 제거한다. 이어서, 잔류하는 레지스트와 ARC를 표준 산소 혹은 오존 용융 스트리핑(standard oxygen or ozone fusion stripping) 공정을 통해 제거하여 경계가 없어질 게이트 부분의 티타늄 질화물 혹은 알루미늄과 같은 산화 가능 재료층(62)을 노출시킨다.
알루미늄과 같은 노출된 산화 가능 재료(62)를 예컨대 웨이퍼를 고속 열적 어닐링(rapid thermal annealing) 기구(tool) 혹은 노(furnace) 내에 둠으로써 열적으로 산화시킨다. 잔류하는 실리콘 질화물(63)을 예컨대 화학적 습식 에칭을 통해 제거한다. 하부에 위치하는 산화 가능층(62)을 에칭에 의해 제거하여, 확산부에 대해 경계가 없어질 필요가 있는 게이트의 상부에 알루미늄 산화물과 같은 산화물 캡층(66)을 남긴다. 남은 공정이 수행될 수 있는데, 여기서 산화물(66)은 에칭 스톱으로 작용하여 확산부에 대한 콘택트 에칭 중, 콘택트는 게이트에 단락되지 않을 것이다.
또한, 상기한 어떠한 공정에서도, 필요하다면, 캡은 게이트에 대한 단락 방지를 보증하고 게이트와 콘택트 간의 캐패시턴스를 제어하기 위하여 폴리실리콘 라인에 대해 돌출된 형태로 만들어질 수 있다.
본 발명의 전술한 설명은 본 발명을 도시하고 기술하고 있다. 또한, 개시된 것은 본 발명의 바람직한 실시예만을 나타내고 기술하고 있지만, 상기에서 언급한 바와 같이, 본 발명은 다양한 다른 조합, 변형, 환경에서 사용될 수 있으며, 상기에 개시된 것 및/혹은 관련된 분야의 기술 혹은 지식에 상응하는 여기에서 나타낸 바와 같은 본 발명의 개념의 범주 내에서 변화 혹은 변형될 수 있음이 이해될 것이다. 앞서 기술된 실시예는 본 발명을 구현하는데 있어서의 최적 모드를 설명하고, 당업자가 본 발명의 특정 응용 혹은 용도에 의해 요구되는 다양한 변형과 더불어 그러한 혹은 다른 실시예 내에서 본 발명을 사용할 수 있는 것으로 해석되어야 한다. 따라서, 상기한 설명은 여기에 기재된 형태로만 본 발명을 제한하는 것으로 해석되어서는 안된다. 또한, 첨부된 청구항은 다른 실시예도 포함하는 것으로 해석되어야 한다.
본 발명은 추가적인 마스킹 공정이 필요없는 단일 콘택트 마스크를 사용하여 게이트와 단락되지 않는 게이트와 관련된 확산부에 대한 무경계 콘택트를 구현할 수 있는 이점이 있다.

Claims (35)

  1. ① 반도체 기판과,
    ② 상기 반도체 기판 상의 도전성 영역과,
    ③ 상기 도전성 영역에 인접한 무경계 콘택트(borderless contact)를 포함하되,
    상기 도전성 영역은 상기 무경계 콘택트를 제공하기 위해 적어도 두 개의 다른 재료층을 갖는 단속적(intermittent) 자기 정렬된 절연 캡(cap)과 상기 도전성 영역들을 접속시키기 위한 캡이 없는 구역을 포함하는 반도체 구조물.
  2. 제 1 항에 있어서,
    상기 자기 정렬된 절연 캡이 실리콘 이산화물 상부에 위치하는 실리콘 질화물인 반도체 구조물.
  3. 제 1 항에 있어서,
    상기 도전성 영역이 다결정 실리콘인 반도체 구조물.
  4. 제 1 항에 있어서,
    상기 반도체 기판이 실리콘인 반도체 구조물.
  5. 제 1 항에 있어서,
    상기 도전성 영역이 도전성 게이트인 반도체 구조물.
  6. 제 1 항에 있어서,
    상기 반도체 구조물이 SRAM 셀 내의 도전성 게이트인 반도체 구조물.
  7. 제 1 항에 있어서,
    상기 자기 정렬된 절연 캡이 약 1000 Å 내지 약 2000 Å의 실리콘 질화물층 하부에 약 500 Å 내지 약 1000 Å의 실리콘 이산화물층을 포함하는 반도체 구조물.
  8. ① 반도체 기판을 제공하는 단계와,
    ② 상기 반도체 기판 상에 제 1 절연층을 제공하는 단계와,
    ③ 상기 제 1 절연층 상에 도전층을 제공하는 단계와,
    ④ 상기 도전층 상에 제 2 절연층을 제공하는 단계와,
    ⑤ 상기 제 2 절연층 상에 상기 제 2 절연층과는 다른 재료로 된 제 3 절연층을 제공하는 단계와,
    ⑥ 기결정된 패턴에 따라 상기 제 3 절연층 및 제 2 절연층의 일부분을 선택적으로 제거하는 단계와,
    ⑦ 상기 제 2 절연층과 상기 제 3 절연층이 제거된 구역 내의 상기 도전층 상에 손상 방지층을 제공하는 단계와,
    ⑧ 잔류하는 제 3 절연층의 일부분을 선택적으로 제거하는 단계와,
    ⑨ 상기 손상 방지층을 제거하는 단계와,
    ⑩ 상기 제 2 절연층의 제거에 의해 드러난 부분의 상기 도전층을 제거하는 단계와,
    ⑪ 상기 제 3 절연층을 제거함으로써 드러난 부분의 상기 제 2 절연층을 제거하는 단계
    를 포함하는 반도체 구조물 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 2 절연층이 산화물인 반도체 구조물 제조 방법.
  10. 제 9 항에 있어서,
    상기 산화물이 약 300 Å 내지 약 1500 Å의 두께를 갖는 반도체 구조물 제조 방법.
  11. 제 9 항에 있어서,
    상기 산화물이 약 500 Å 내지 약 1000 Å의 두께를 갖는 반도체 구조물 제조 방법.
  12. 제 8 항에 있어서,
    상기 제 3 절연층이 실리콘 질화물인 반도체 구조물 제조 방법.
  13. 제 12 항에 있어서,
    상기 실리콘 질화물이 약 1000 Å 내지 약 2000 Å의 두께를 갖는 반도체 구조물 제조 방법.
  14. 제 12 항에 있어서,
    상기 실리콘 질화물이 약 1500 Å 내지 약 2000 Å의 두께를 갖는 반도체 구조물 제조 방법.
  15. 제 8 항에 있어서,
    상기 도전층이 다결정 실리콘인 반도체 구조물 제조 방법.
  16. 제 8 항에 있어서,
    상기 손상 방지층이 실리콘 산화물인 반도체 구조물 제조 방법.
  17. 제 16 항에 있어서,
    상기 실리콘 산화물이 약 20 Å 내지 약 350 Å의 두께를 갖는 반도체 구조물 제조 방법.
  18. 제 16 항에 있어서,
    상기 실리콘 산화물이 약 60 Å 내지 약 150 Å의 두께를 갖는 반도체 구조물 제조 방법.
  19. ① 반도체 기판 상에 게이트 구조를 형성하는 단계와,
    ② 상기 게이트 구조 위에 장벽층을 제공하는 단계와,
    ③ 상기 장벽층 위에 제 1 절연층을 제공하는 단계와,
    ④ 연마 스톱(polishing stop)으로 작용하는 상기 게이트 구조를 이용하여 상기 제 1 절연층을 화학 기계적 연마하는 단계와,
    ⑤ 확산부에 대한 콘택트로부터 후에 격리될 구역에 대응하도록 상기 장벽층의 부분을 선택적으로 에칭하고 상기 장벽층의 에칭된 부분의 하부에 위치하는 게이트 부분을 선택적으로 에칭하는 단계와,
    ⑥ 게이트 리세스(recess)를 충진하는 부합(conformal) 도전층을 형성하는 단계와,
    ⑦ 상기 부합 도전층을 잔류하는 장벽층 위까지 연마하는 단계와,
    ⑧ 잔류하는 노출된 장벽층을 제거하는 단계와,
    ⑨ 캐리어 캡(carrier cap)에 의해 덮혀 있지 않은 구역 내에 확산부와 게이트에 대한 콘택트를 형성하는 제 2 절연층을 형성하는 단계
    를 포함하는 반도체 구조물 제조 방법.
  20. 제 19 항에 있어서,
    상기 장벽층은 반도체 질화물이고, 상기 제 1 절연층은 실리콘 이산화물이고, 상기 제 2 절연층은 실리콘 이산화물이고, 상기 게이트와 상기 부합 도전층이 폴리실리콘인 반도체 구조물 제조 방법.
  21. ① 반도체 기판 상에 게이트 구조를 형성하는 단계와,
    ② 상기 게이트 구조 위에 장벽층을 형성하는 단계와,
    ③ 상기 게이트 구조에 인접하는 수직 측벽 표면에 비해 수평 표면이 더 두꺼운 비부합 절연층을 상기 장벽층 위에 형성하는 단계와,
    ④ 상기 비부합 절연층 위에 희생 금속층을 형성하는 단계와,
    ⑤ 상기 희생층을 패터닝하도록 상기 게이트 구조 상부에 위치하는 절연층 위까지 상기 희생층을 선택적으로 연마함으로써, 상기 게이트 상에 보호캡이 제공될 구역을 개방하는 단계와,
    ⑥ 상기 희생층을 에칭하는 단계와,
    ⑦ 제 2 절연층을 형성하고 연마하는 단계
    를 포함하는 반도체 구조물 제조 방법.
  22. 제 21 항에 있어서,
    상기 비부합 절연층이 사일랜 산화물(silane oxide)로부터 형성되는 반도체 구조물 제조 방법.
  23. 제 21 항에 있어서,
    상기 희생층이 텅스텐인 반도체 구조물 제조 방법.
  24. 제 21 항에 있어서,
    상기 장벽층이 실리콘 질화물이고 상기 제 2 절연층이 실리콘 이산화물인 반도체 구조물 제조 방법.
  25. 제 21 항에 있어서,
    상기 비부합층이 상기 측벽 표면에서 보다 상기 수평 표면에서 적어도 1.5 배 두꺼운 반도체 구조물 제조 방법.
  26. ① 반도체 기판 상에 게이트 구조를 형성하는 단계와,
    ② 상기 게이트 구조 위에 부합 장벽층을 형성하는 단계와,
    ③ 상기 장벽층 위에 제 1 부합 절연층을 형성하는 단계와,
    ④ 상기 제 1 절연층을 평탄화하는 단계와,
    ⑤ 상기 게이트 상의 후에 캡이 형성될 영역 내에서 상기 제 1 절연층을 선택적으로 에칭하는 단계와,
    ⑥ 상기 게이트의 선택된 부분 위에 잔류하는 노출된 장벽층 위에 제 2 장벽층을 선택적으로 증착하는 단계와,
    ⑦ 제 2 절연층을 형성하고 상기 절연층을 평탄화하는 단계와,
    ⑧ 상기 게이트에 대해 경계가 없는 확산부에 대한 콘택트를 패터닝하고 에칭하는 단계
    를 포함하는 반도체 구조물 제조 방법.
  27. 제 26 항에 있어서,
    상기 제 1 및 제 2 장벽층이 실리콘 질화물이고 상기 제 1 및 제 2 절연층이 실리콘 이산화물인 반도체 구조물 제조 방법.
  28. ① 반도체 기판 상에 게이트 구조를 형성하는 단계와,
    ② 상기 게이트 구조 위에 부합 장벽층을 형성하는 단계와,
    ③ 상기 장벽층 위에 부착 촉진층을 형성하는 단계와,
    ④ 상기 부착 촉진층 위에 제 1 절연층을 형성하는 단계와,
    ⑤ 상기 게이트 구조 상부에 위치하는 상기 부착층 위까지 상기 제 1 절연층을 연마하는 단계와,
    ⑥ 화학적으로 증폭된 포토레지스트(chemically amplified photoresist)를 증착하는 단계와,
    ⑦ 상기 포토레지스트를 전자기 방사에 노출시키고 베이킹(baking)하고 현상함으로써 상기 포토레지스트에서 상기 부착 촉진층에 접촉하고 있지 않은 부분을 제거하는 단계와,
    ⑧ 상기 제 1 절연층을 에칭하는 단계와,
    ⑨ 상기 제 1 절연층을 에칭함으로써 노출된 상기 부착 촉진층을 에칭하는 단계와,
    ⑩ 상기 부착 촉진층을 에칭함으로써 노출된 상기 장벽층을 에칭하는 단계와,
    ⑪ 게이트 부분 위에 잔류하는 모든 포토레지스트와 부착층을 제거하는 단계와,
    ⑫ 상기 구조물 위에 제 2 절연층을 증착하고 평탄화하는 단계와,
    ⑬ 상기 게이트에 자기 정렬된 콘택트를 제공하도록 패터닝하는 단계
    를 포함하는 반도체 구조물 제조 방법.
  29. 제 28 항에 있어서,
    상기 제 1 절연층을 연마하는 단계가 상기 게이트 위에 비교적 얇은 절연층을 제공하도록 종료되며, 상기 게이트 위에 후에 캡이 형성될 구역을 선택적으로 제공하도록 마스킹하는 단계를 포함하는 반도체 구조물 제조 방법.
  30. 제 29 항에 있어서,
    상기 부착 촉진층이 티타늄 질화물인 반도체 구조물 제조 방법.
  31. ① 반도체 기판 상에 게이트 구조를 형성하는 단계와,
    ② 상기 게이트 구조 위에 부합 장벽층을 형성하는 단계와,
    ③ 상기 장벽층 위에 산화 가능 재료를 형성하는 단계와,
    ④ 상기 산화 가능층 위에 제 2 장벽층을 형성하는 단계와,
    ⑤ 상기 제 2 장벽층 위에 평탄화층을 형성하는 단계와,
    ⑥ 상기 제 2 장벽층을 패터닝하여 경계가 없어질 상기 게이트 위의 부분을 제거함으로써 상기 게이트 상에 산화 가능층을 노출시키는 단계와,
    ⑦ 상기 노출된 산화 가능 재료를 산화시키는 단계와,
    ⑧ 상기 제 2 장벽층을 제거하는 단계와,
    ⑨ 상기 산화 가능 재료를 제거하는 단계와,
    ⑩ 확산을 통해 게이트에 대한 콘택트를 제공하는 단계
    를 포함하는 반도체 구조물 제조 방법.
  32. 제 31 항에 있어서,
    상기 산화 가능 재료가 알루미늄인 반도체 구조물 제조 방법.
  33. 제 31 항에 있어서,
    상기 평탄화층이 무반사 코팅(antireflective coating)인 반도체 구조물 제조 방법.
  34. 제 31 항에 있어서,
    상기 장벽층들이 실리콘 질화물인 반도체 구조물 제조 방법.
  35. 제 31 항에 있어서,
    상기 절연층이 실리콘 이산화물인 반도체 구조물 제조 방법.
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