KR19990088144A

KR19990088144A - 디지털카메라

Info

Publication number: KR19990088144A
Application number: KR1019990016523A
Authority: KR
Inventors: 고바야시아끼오; 아사애다토루; 오까다히데후미
Original assignee: 다카노 야스아키; 산요 덴키 가부시키가이샤
Priority date: 1998-05-11
Filing date: 1999-05-10
Publication date: 1999-12-27
Also published as: JP3296780B2; US6683642B1; EP0957632A3; EP0957632A2; CN1171233C; KR100539637B1; JPH11331671A; CN1236169A

Abstract

디지털 카메라는, 모드 설정 스위치를 포함한다. 모드 설정 스위치에 의해 카메라 모드가 설정되면, CCD 이메이져에 의해 촬영된 피사체 상에 대응하는 화상 데이터가 DMA로 처리되고, 제1 버스를 거쳐 모니터로 출력된다. 셔터 버튼이 조작되면, 제1 버스가 버스 브릿지에 의해서 제2 버스와 접속되며, 화상 데이터가 제1 버스측으로부터 제2 버스측으로 전송된다. 제2 버스측에서는, CPU가 프로그램에 따라서 화상 데이터를 처리하여 메모리 카드에 기록한다.

Description

디지털 카메라{DIGITAL CAMERA}

본 발명은 디지털 카메라에 관한 것으로, 특히 예를 들면, DMA(Direct Memory Access)에 의해 처리하는 또는 처리된 화상 데이터(DMA 처리 데이터)와, CPU에 의해 처리하는 또는 처리된 화상 데이터(CPU 처리 데이터)를 버스를 통해 전송하는, 디지털 카메라에 관한 것이다.

종래의 이 종류의 디지털 카메라에서는, 예를 들면 리얼 타임의 동화상을 모니터에 표시하는 경우, CCD 이메이져로부터 버스를 통해 전송된 화상 데이터는 DMA로 처리되고, 버스를 통해 모니터로 출력되고 있었다. 한편, 셔터 버튼의 조작에 응답하여 정지 화상 데이터를 기록 매체에 기록하는 경우, 셔터 버튼이 눌려진 시점의 정지 화상 데이터는 CPU에 의해 처리되고, 버스를 통해 기록 매체로 출력되고 있었다. 이 때, DMA 처리 데이터 및 CPU 처리 데이터는 어느 것이나 공통의 버스를 통해 전송되고 있었다.

그러나, 고속의 DMA 처리 데이터 및 저속의 CPU 처리 데이터의 전송에 공통의 버스를 이용하면, 한쪽이 다른쪽에 악영향을 주게 되어, 효율이 저하한다고 하는 문제가 있었다. 즉, DMA 처리 데이터의 버스 점유율이 높기 때문에 CPU의 처리가 지연되거나, CPU의 처리 속도가 느리기 때문에 DMA 처리 데이터의 전송이 방해되는 경우가 있었다.

그러한 이유로, 본 발명의 주된 목적은, 데이터를 효율적으로 처리할 수 있는 디지털 카메라를 제공하는 것이다.

본 발명에 따르면, 디지털 카메라는 피사체를 촬영하여 화상 데이터를 출력하는 촬영 수단과; 화상 데이터에 대응하는 화상을 표시하는 표시 수단과; 화상 데이터를 압축하여 압축 화상 데이터를 출력하는 압축 수단과; 촬영 수단, 표시 수단 및 압축 수단을 상호 접속하는 제1 버스와; 메인 메모리와; 제1 버스와 접속되고 화상 데이터 및 압축 화상 데이터의 기록/판독을 위해 메인 메모리에 DMA로 액세스하는 액세스 수단과; 제2 버스와; 필요에 따라서 제1 버스 및 제2 버스를 접속하는 버스 브릿지와; 제2 버스와 접속되고 프로그램에 따라서 압축 화상 데이터에 소정의 처리를 실시하는 CPU를 포함한다.

촬영 수단으로부터 출력된 화상 데이터는, 제1 버스를 통해 액세스 수단에 제공되고, 액세스 수단에 의해서 DMA로 메인 메모리에 기록된다. 메인 메모리에 기록된 화상 데이터는, 그 후 동일한 액세스 수단에 의해 DMA로 판독되고, 제1 버스를 통해 표시 수단에 제공된다. 이 결과, 화상 데이터에 대응하는 화상이 표시된다. 액세스 수단에 의해 판독된 화상 데이터는 또, 제l 버스를 통해 압축 수단에 제공된다. 압축 수단은 제공된 화상 데이터를 압축하여 압축 화상 데이터를 출력한다. 출력된 압축 화상 데이터는, 제1 버스를 통해 액세스 수단에 제공되고, DMA로 메인 메모리에 기록된다. 압축 화상 데이터는, 그 후 액세스 수단에 의해 판독되고, 버스 브릿지 및 제2 버스를 통해 CPU에 제공된다. CPU는, 제공된 압축 화상 데이터를 소정의 프로그램에 따라서 처리한다.

본 발명에 따르면, DMA 처리 데이터를 제1 버스를 이용하여 전송하고, CPU 처리 데이터를 제2 버스를 이용하여 전송하도록 하였기 때문에, 데이터를 효율적으로 처리할 수 있다.

본 발명의 한 국면에서는, 기록 지시 입력 수단에 의해 화상 데이터의 기록 지시가 입력되면, CPU는, 이 기록 지시에 응답하여 촬영 수단을 불능화하고, 압축 수단을 능동화한다. CPU는 또한, 버스 브릿지를 온 상태로 하여 압축 화상 데이터를 제2 버스측에 받아들여, 압축 화상 데이터를 기록 매체에 기록한다.

본 발명의 다른 국면에서는, 포커스 제어 수단 및 스트로브 제어 수단이 제2버스와 접속된다. 포커스 제어 수단은 CPU의 지시에 따라서 포커스를 제어하고, 스트로브 제어 수단도 역시 CPU의 지시에 따라서 스트로브를 제어한다.

본 발명의 다른 국면에서는, 데이터 출력 수단이 제2 버스와 접속되며, 이 데이터 출력 수단은, CPU의 지시에 따라서 압축 화상 데이터를 외부로 출력한다.

본 발명의 다른 국면에서는, 촬영 수단에 의해 촬영된 화상 데이터는, 제1 버스와 접속된 제1 버퍼에 DMA의해 저장된다. 또한, 메인 메모리로부터 판독된 화상 데이터는, 제2 버퍼에 일시적으로 유지되고, 그 후 DMA에 의해 판독된다. 판독된 화상 데이터는 모니터로 출력되고, 이 결과, 대응하는 화상이 모니터에 표시된다. 메인 메모리로부터 판독된 화상 데이터는 또, 제3 버퍼를 통해 압축 처리 수단에 제공되고, 소정의 압축 처리가 실시된다. 이것에 의해 얻어진 압축 화상 데이터는, 제4 버퍼를 통해 액세스 수단에 제공되고, 액세스 수단에 의해 메인 메모리에 저장된다.

본 발명의 한 실시예에서는, 액세스 수단이 버퍼 액세스 수단 및 메인 메모리 액세스 수단을 포함한다. 버퍼 액세스 수단은, 제1 버퍼 내지 제4 버퍼에 DMA로 액세스하며, 메인 메모리 액세스 수단도 또한, DMA로 메인 메모리에 액세스한다. 즉, 버퍼 액세스 수단은, 촬영 수단으로부터의 판독 요구에 응답하여 제1 버퍼로부터 화상 데이터를 판독하고, 표시 수단으로부터의 기록 요구에 응답하여 화상 데이터를 제2 버퍼에 기록한다. 버퍼 액세스 수단은 또, 압축 수단에 포함되는 제3 요구 출력 수단으로부터의 기록 요구에 응답하여 화상 데이터를 제3 버퍼에 기록하고, 제4 요구 출력 수단으로부터의 판독 요구에 응답하여 제4 버퍼로부터 압축 화상 데이터를 판독한다.

액세스 수단은 버스 브릿지를 온/오프하는 온/오프 수단을 더 포함한다. 기록 지시 입력 수단에 의해 화상 데이터의 기록 지시가 입력되면, CPU는, 기록 지시에 응답하여, 제1 요구 출력 수단을 불능화하고, 제3 요구 출력 수단 및 제4 요구 출력 수단을 능동화한다. CPU는 또한, 온/오프 수단에 의해 버스 브릿지를 온 상태로 하고, 액세스 수단에 압축 화상 데이터의 판독을 요구한다. 액세스 수단에 의해 메인 메모리로부터 판독된 압축 화상 데이터는, 버스 브릿지 및 제2 버스를 통해 CPU에 제공된다.

본 발명의 상술한 목적, 그 밖의 목적, 특징 및 이점은, 도면을 참조하여 행하는 이하의 실시예의 상세한 설명으로부터 한층 더 명백해질 것이다.

도 1은 본 발명의 1실시예를 나타낸 블럭도.

도 2는 버퍼를 나타낸 도해도.

도 3은 도 1 실시예의 일부를 나타낸 블럭도.

도 4는 도 1 실시예의 다른 일부를 나타낸 블럭도

도 5의 (A)는 수평 동기 신호를 나타낸 파형도.

도 5의 (B)는 Y 데이터를 나타낸 도해도.

도 5의 (C)는 UV 데이터를 나타낸 도해도.

도 5의 (D) 및 (E)는 D-FF 회로의 출력을 나타낸 도해도.

도 5의 (F)는 SW 신호를 나타낸 파형도.

도 5의 (G)는 SW의 출력을 나타낸 도해도.

도 5의 (H)는 어드레스 신호를 나타낸 도해도.

도 5의 (I)는 뱅크 전환 신호를 나타낸 파형도.

도 5의 (J)는 판독 요청을 나타낸 파형도.

도 5의 (K)는 어드레스 신호를 나타낸 도해도.

도 5의 (L)은 버퍼 출력을 나타낸 도해도.

도 6의 (A)는 스타트 신호를 나타낸 파형도.

도 6의 (B)는 어드레스 신호를 나타낸 도해도.

도 6의 (C)는 버퍼 출력을 나타낸 도해도.

도 6의 (D)는 어드레스 신호를 나타낸 도해도.

도 6의 (E)는 RAS 신호를 나타낸 파형도.

도 6의 (F)는 CAS 신호를 나타낸 파형도.

도 6의 (G)는 클럭을 나타낸 파형도.

도 6의 (H)는 기록 데이터를 나타낸 도해도.

도 7의 (A)는 수평 동기 신호를 나타낸 파형도.

도 7의 (B)는 뱅크 전환 신호를 나타낸 파형도.

도 7의 (C)는 기록 요청을 나타낸 파형도.

도 7의 (D)는 어드레스 신호를 나타낸 도해도.

도 7의 (E)는 SDRAM 출력을 나타낸 도해도.

도 8의 (A)는 수평 동기 신호를 나타낸 파형도.

도 8의 (B)는 뱅크 전환 신호를 나타낸 파형도.

도 8의 (C)는 어드레스 신호를 나타낸 도해도.

도 8의 (D)는 버퍼 출력을 나타낸 도해도.

도 8의 (E) 및 (F)는 D-FF 회로의 출력을 나타낸 도해도.

도 8의 (G)는 SW 신호를 나타낸 파형도.

도 8의 (H)는 SW의 출력을 나타낸 도해도.

도 8의 (I)는 D-FF 회로의 출력을 나타낸 도해도.

도 8의 (J)는 SW 신호를 나타낸 파형도.

도 8의 (K) 및 (L)은 SW의 출력을 나타낸 도해도.

도 8의 (M) 및 (N)은 D-FF 회로의 출력을 나타낸 도해도.

도 9는 CPU의 동작의 일부를 나타낸 흐름도.

도 10은 CPU의 동작의 다른 일부를 나타낸 흐름도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 디지털 카메라

12 : CCD 이메이져

13 : 타이밍 제너레이터

15 : 시그널 제너레이터

16 : A/D 변환기

18 : 신호 처리 회로

68 : CPU

86 : 모드 설정 스위치

20a ~ 20d : D-FF 회로

24, 26 : D-FF 회로

28 : 버퍼

32 : 메모리 제어 회로

32a : 조정 회로

34 : SDRAM

도 1을 참조하면 본 실시예의 디지털 카메라(10)는 CCD 이메이져(12)를 포함하고 있다. CCD 이메이져(12)의 전방면에는, 원색 필터(도시생략)가 장착되고, 피사체의 광상(光像)은 이 원색 필터를 통해서 CCD 이메이져(12)에 조사된다.

CCD 이메이져(12)는, 카메라 모드의 설정에 응답하여 타이밍 제너레이터(TG :13)로부터 출력되는 타이밍 신호에 의해 구동된다. 즉, 오퍼레이터가 모드 설정 스위치(86)를 카메라측에 설정하면, 시스템 컨트롤러(84)가, 인터럽트 단자(68a)를 통해서 CPU(68)에 제어 신호를 제공한다. 그렇게 하면, CPU(68)가 시그널 제너레이터(SG: 15)를 기동시키고, 시그날 제너레이터(SG: 15)로부터 수평 동기 신호 및 수직 동기 신호가 출력된다. TG(13)는, 이 수평 동기 신호 및 수직 동기 신호에 기초하여 타이밍 신호를 생성하고, CCD 이메이져(12)를 프로그래시브 스캔 방식으로 구동한다. 즉, CPU(68)가 SG(15)를 기동하기만 해도, CCD 이메이져(12)로부터 프로그래시브 스캔 방식에 의한 카메라 신호의 판독이 개시된다.

CCD 이메이져(12)로부터 출력되는 카메라 신호는, 각 화소가 R, G 및 B 중 어느 한 원색 성분을 갖는 원색 신호이다. 출력된 카메라 신호는, CDS/AGC 회로(14)에서 주지의 노이즈 제거 및 레벨 조정이 실시되고, 그 후 12MHZ의 클럭 레이트로 동작하는 A/D 변환기(16)에서 디지털 신호인 카메라 데이터로 변환된다. 신호 처리 회로(18)는 A/D 변환기(16)로부터 출력된 카메라 데이터에 4:2:2의 비율로 YUV 변환을 실시하고, 화상 데이터 즉 YUV 데이터를 생성한다.

신호 처리 회로(18)도 또한, SG(15)로부터의 수평 동기 신호 및 수직 동기 신호에 따라서 12MHZ의 클럭 레이트로 상술한 신호 처리를 실행한다. 이 결과, 도 5의 (B)에 도시한 Y 데이터 및 도 5의 (C)에 도시한 UV 데이터가, 2개의 신호 경로로부터 동시에 출력된다. 또, Y 데이터, U 데이터 및 V 데이터는 어느 것이나, 1화소당 8비트이다.

Y 데이터는, 직렬로 접속된 4개의 D-FF 회로(20a∼20d)에 1화소마다 입력되고, 그 후 각 D-FF 회로(20a∼20d)의 출력이 동시에 D-FF 회로(24)에 입력된다. 즉, 수평 방향에 있어서의 4화소분 즉 32비트의 Y 데이터가, D-FF 회로(24)에 동시에 입력된다. 한편, U 데이터 및 V 데이터는 8비트마다 교대로 출력된다. 4:2:2 변환에 의해 U 데이터 및 V 데이터의 각각의 데이터량은 Y 데이터의 1/2로 되기 때문에, 4화소분의 Y 데이터가 한쪽의 신호 경로로부터 출력되는 동안에, 2화소분의 U 데이터 및 V 데이터가 다른쪽의 신호 경로로부터 출력된다. 이 2화소분의 UV 데이터도, D-FF 회로(22a∼22d)를 통해 D-FF 회로(26)에 동시에 입력된다.

D-FF 회로(24 및 26)는 3MHZ의 클럭 레이트로 동작하고, 이 결과, Y 데이터 및 UV 데이터가, 도 5의 (D) 및 도 5의 (E)의 타이밍으로 또한 32비트마다, D-FF 회로(24 및 26)로부터 출력된다. 스위치 SW1은 도 5의 (F)에 도시한 SW 신호에 의해 스위칭되고, 이것에 의해 D-FF 회로(24 및 26)로부터의 출력이 시분할 다중된다. 스위치 SW1로부터는, 도 5의 (G)에 도시한 바와 같이 시분할 다중된 YUV 데이터가 출력되고, 이 YUV 데이터의 전송 레이트는 6MHZ로 된다. 또, D-FF 회로(20a∼20d, 22a∼22d, 24 및 26) 및 스위치 SW1은 TG(13)로부터의 타이밍 신호에 따라서 동작한다.

버퍼(28)는 도 2에 도시한 바와 같은 듀얼 포트의 SRAM에 의해 구성된다. 메모리 영역은 2뱅크로 분할되고, 각 뱅크의 워드수는 "32"이고, 각 워드는 32비트의 용량을 갖는다. 따라서, 각 뱅크는 64화소분의 YUV 데이터를 저장할 수 있다. 스위치 SW1로부터 출력된 YUV 데이터는, 이러한 버퍼(28)에 입력된다. 신호 처리 회로(18)는 도 5의 (H)에 도시한 어드레스 신호 및 도 5의 (I)에 도시한 뱅크 전환 신호를, YUV 데이터에 동기하여 버퍼(28)에 제공한다. 이 결과, 64화소분의 YUV 데이터가, 각각의 뱅크에 교대로 기록된다. 또한, 각 뱅크에서는 전반의 16워드에 Y 데이터가 저장되고, 후반의 16워드에 UV 데이터가 저장된다. 이와 같이, 스위치 SW1로부터 출력된 YUV 데이터는, DMA(Direct Memory Access)로 버퍼(28)에 기록된다.

각각의 뱅크의 YUV 데이터는, 후속의 YUV 데이터가 기록되기 전에, 메모리 제어 회로(32)에 의해 결국 DMA로 판독된다. 구체적으로는, 뱅크 전환 신호의 수직상승 및 하강에 동기하여, 신호 처리 회로(18)가 도 5의 (J)에 도시한 판독 요청을 메모리 제어 회로(32)에 제공하고, 메모리 제어 회로(32)가, 판독 요청에 응답하여 소정의 뱅크로부터 YUV 데이터를 판독한다. 메모리 제어 회로(32)는, 도 5의 (K)에 도시한 바와 같이 24MHZ의 레이트로 어드레스 신호를 출력하고, 도 5의 (L)에 도시한 바와 같이 버퍼(28)로부터 YUV 데이터를 판독한다. 또, 버퍼(28)에 대한 기록동작 및 판독 동작은 상보적으로 행해지며, 한쪽의 뱅크에 데이터가 기록되고 있을 때에, 다른쪽의 뱅크로부터 데이터가 판독된다.

도 3을 참조하여, CPU(68)는, 카메라 모드가 설정될 때에 신호 처리 회로(18)에 제어 펄스를 제공한다. 이 제어 펄스는 RS-FF 회로(18b)에 의해 래치되고, RS-FF 회로(18b)로부터 AND 회로(18a)에 대해 하이 레벨의 게이트 신호가 제공된다. 이것에 의해 게이트가 개방되고, 판독 요청이 신호 처리 회로(18)로부터 출력된다. 판독 요청은 메모리 제어 회로(32)에 설치된 RS-FF 회로(32b)를 통해 조정 회로(32a)에 입력된다. 조정 회로(32a)는 RS-FF 회로(32c∼32g)로부터도 별도의 요청을 받아, 각 요청을 조정한다. 그리고, 어느 하나의 요청에 따르기 위해, 처리 회로(32w)에 소정의 스타트 신호를 출력한다.

처리 회로(32w)는, 도 4에 도시한 바와 같이 구성된다. 버스(30)는, 데이터 버스(30a∼30d), 어드레스 버스(30e) 및 제어 버스(30f 및 30g)를 포함하며, 데이터 버스(30a 및 30b)는, 3스테이트 버퍼(32i 및 32j)의 입력 단자와 각각 접속된다. 데이터 버스(30c 및 30d)는, 3스테이트 버퍼(32i, 32j 및 32v)의 출력 단자 및 D-FF 회로(32k)의 입력 단자와 공통 접속된다. 어드레스 버스(30e) 및 제어 버스(30f 및 30g)는, 버퍼 제어 회로(32x)와 접속된다.

D-FF 회로(32k∼32p)는 직렬 접속되고, D-FF 회로(32p)의 출력 단자는 3스테이트 버퍼(32q)의 입력 단자와 접속되며, 그리고 3스테이트 버퍼(32q)의 출력 단자는, 버스(33)에 포함되는 데이터 버스(33a)를 통해 SDRAM(34)과 접속된다. 3스테이트 버퍼(32q)의 출력 단자와 3스테이트 버퍼(32v)의 입력 단자 사이에는, 상호 직렬 접속된 D-FF 회로(32r∼32u)가 삽입된다. 3스테이트 버퍼(32i, 32j 및 32v)는 버퍼 제어 회로(32x)에 의해 온/오프되고, 3스테이트 버퍼(32q)는 SDRAM 제어 회로(32h)에 의해 온/오프된다.

신호 처리 회로(18)로부터의 판독 요청을 처리할 때, 처리 회로(32w)는, 도 6의 (A)에 도시한 스타트 신호에 응답하여 도 6의 (B)에 도시한 어드레스 신호를 버퍼(28)로 출력하고, 도 6의 (C)에 도시한 YUV 데이터를 버퍼(28)로부터 받아들인다. 그리고, 받아들인 YUV 데이터를 DMA로 SDRAM(34)에 기록한다. 이 때, 처리 회로(32w)는 24MHZ의 클럭 레이트로 처리를 실행한다.

구체적으로 설명하면, 버퍼 제어 회로(32x)가, 상술한 어드레스 신호를 어드레스 버스(30e)를 통해 출력하고, 또한 칩 셀렉트 신호 CS1을 로우 레벨로 하여 3스테이트 버퍼(32j)를 온 상태로 한다. 또한, SDRAM 제어 회로(32h)가 3스테이트 버퍼(32q)를 온 상태로 한다. 이것에 의해, 버퍼(28)로부터 받아들여진 YUV 데이터가, D-FF 회로(32k∼32p)를 거쳐서 도 6의 (H)의 타이밍으로 SDRAM(34)에 출력된다. 즉, 3스테이트 버퍼(32i 및 32j)의 사이에 4개의 D-FF 회로(32k∼32p)가 삽입되어 있기 때문에, 받아들여진 YUV 데이터는, 4클럭 지연으로 SDRAM(34)으로 출력된다.

SDRAM 제어 회로(32h)는 또한, SDRAM(34)에 대해 도 6의 (D)∼(F)에 도시한 어드레스 신호, RAS 신호 및 CAS 신호를 출력한다. 어드레스 신호는 어드레스 버스(33b)를 통해 SDRAM(34)으로 출력되고, RAS 신호 및 CAS 신호는 제어 버스(33c 및 33d)를 통해 SDRAM(34)으로 출력된다. 어드레스 신호는, 우선 로우 어드레스를 지정하고, 계속되는 4클럭 기간에 컬럼 어드레스를 지정한다. RAS 신호는 로우 어드레스가 지정됨과 동시에 하강하지만, CAS 신호는 컬럼 어드레스가 지정된 시점에서 하강한다. 이것에 의해, SDRAM(34)이 4개의 어드레스를 인식하고, 도 6의 (H)에 도시한 YUV 데이터를 원하는 4어드레스에 32비트씩 기록한다. 이러한 동작이, 64화소분만큼 실행된다. 처리 회로(32w)는, 64화소분의 YUV 데이터의 기록이 완료할 때마다 조정 회로(32a)에 엔드 신호를 제공하고, 조정 회로(32a)는 다음 요청의 처리로 옮긴다. 이와 같이 하여 신호 처리 회로(18)로부터의 판독 요청이 복수회 처리된 결과, 1화면분의 YUV 데이터가 SDRAM(34)에 기록된다.

SDRAM(34)에 기록된 YUV 데이터는, NTSC 인코더(50)로부터의 요청에 기초하여, 인터레이스 스캔 방식으로 SDRAM(34)으로부터 판독되고, 버퍼(36)에 기록된다.

상세히 설명하면, NTSC 인코더(50)는, SG(15)로부터 출력된 수평 동기 신호및 수직 동기 신호에 기초하여, 도 7의 (C)에 도시한 타이밍으로, 버퍼(36)에의 기록을 요구하는 기록 요청을 메모리 제어 회로(32)에 출력한다. 이 때, NTSC 인코더(50)는 CPU(68)로부터 제어 펄스를 받는다. 도 3에 도시한 RS-FF 회로(50b)는, 이 제어 펄스로부터 하이 레벨의 게이트 신호를 생성하고, 이것에 의해 기록 요청이 AND 회로(50a)를 거쳐서 메모리 제어 회로(32)에 입력된다.

조정 회로(32)는, 이 기록 요청에 응답하여 소정의 스타트 신호를 처리 회로(32w)에 출력한다. 따라서, 도 4에 도시한 SDRAM 제어 회로(32h)가, 도 7의 (D)에 도시한 24MHZ의 어드레스 신호를 SDRA(34)에 제공한다. YUV 데이터는, 도 7 의 (E)에 도시한 바와 같이 24MHZ의 클럭 레이트로 SDRAM(34)로부터 판독된다. 한편, 버퍼 제어 회로(32x)는 칩 셀렉트 신호 CS2를 로우 레벨로 하고, 어드레스 신호 및 기록 인에이블 신호 WE2를 어드레스 버스(30e) 및 제어 버스(30g)를 통해 버퍼(36)에 출력한다.

버퍼(36)는, 도 2에 도시한 바와 같이 구성된다. 즉, 버퍼(28)와 마찬가지로 듀얼 포트의 SRAM에 의해 구성되고, 메모리 영역은 2개의 뱅크로 이루어진다. 이 때문에, NTSC 인코더(50)는, 도 7의 (B)에 도시한 바와 같이, 기록 요청에 동기하여 뱅크 전환 신호의 레벨을 전환한다. 따라서, 메모리 제어 회로(32)로부터 버퍼(36)에 입력된 YUV 데이터는, 뱅크 전환 신호에 의해 특정된 뱅크에 기록된다. 이와 같이 YUV 데이터는, DMA로 SDRAM(34)으로부터 판독되고, DMA로 버퍼(36)에 기록된다.

도 8을 참조하여, NTSC 인코더(50)는 뱅크의 전환과 동시에 도 8의 (C)에 도시한 6MHZ의 어드레스 신호를 버퍼(36)에 제공한다. 이 때문에, 버퍼(36)에 저장된 YUV 데이터가, 도 8의 (D)에 도시한 바와 같이 6MHZ의 클럭 레이트로 판독된다. 버퍼(36)로부터의 판독도 또, DMA로 행해진다. 판독된 YUV 데이터는, D-FF 회로(38 및 40)에서 상호 다른 타이밍으로 래치된다. 이때 TG(13)로부터 D-FF 회로(38 및 40)에 제공되는 클럭의 레이트는 3MHZ이다. 따라서, D-FF 회로(38)로부터는 도 8의 (E)에 도시한 타이밍으로 Y 데이터가 출력되고, D-FF 회로(40)로부터는 도 8의 (F)에 도시한 타이밍으로 UV 데이터가 출력된다.

TG(13)는 또한, 도 8의 (G)에 도시한 SW 신호를 스위치 SW2에 제공하고, 도8의 (J)에 도시한 SW 신호를 스위치 SW3 및 SW4에 제공한다. 도 8의 (G)에 도시한 SW 신호는 12MHZ의 클럭에 동기하여 제어되고, 도 8의 (J)에 도시한 SW 신호는 6MHZ의 클럭에 동기하여 제어된다. 스위치 SW2는, SW 신호가 "0"∼"3"의 값을 취할 때 단자 S1∼S4와 각각 접속된다. 또한, 스위치 SW3 및 SW4는, SW 신호가 "0"일 때 단자 S5 및 S7과 접속되고, SW 신호가 "1"일 때 단자 S6 및 S8과 접속된다. 따라서, Y 데이터는, 도 8의 (H)에 도시한 바와 같이 12MHZ의 클럭 레이트로 스위치 SW2로부터 출력된다. 또한, U 데이터는, 도 8의 (K)에 도시한 바와 같이 6MHZ의 클럭 레이트로 스위치 SW3으로부터 출력되고, V 데이터는, 도 8의 (L)에 도시한 바와 같이 6MHZ의 클럭 레이트로 스위치 SW4로부터 출력된다.

스위치 SW2로부터 출력된 Y 데이터는, D-FF 회로(42)를 통해, 도 8의 (I)에 도시한 타이밍으로 D/A 변환기(48)에 제공되고, 아날로그 신호인 Y 신호로 변환된다. 한편, 스위치 SW3 및 SW4로부터 각각 출력된 U 데이터 및 V 데이터는, D-FF 회로(44 및 46)를 통해 도 8의 (M) 및 (N)의 타이밍으로 NTSC 인코더(50)에 입력된다. NTSC 인코더(50)로 인코드된 데이터는, 그 후 D/A 변환기(54)로 아날로그 신호로 변환된다. D/A 변환기(48 및 54)의 출력은 가산기(52)로 가산되고, 가산 신호는 모니터(56)로 출력된다. 이 결과, 모니터(56)에 리얼 타임의 동화상이 표시된다.

이상과 같이, 카메라 모드에서는, 화상 데이터는 DMA로 버퍼(28 및 36) 및 SDRAM(34)에 액세스된다. 즉, CPU(68)는 카메라 모드 설정 시에 SG(15)를 기동하여, 신호 처리 회로(18) 및 NTSC 인코더(50)에 제어 펄스를 제공하는 외에, 화상 데이터의 처리에 관여하는 일은 없다.

오퍼레이터가 셔터 버튼(88)을 조작하면, CPU(68)는 신호 처리 회로(18)로부터 출력되는 판독 요청에 게이트를 건다. 구체적으로는, 도 3에 도시한 RS-FF 회로(18b)를 리셋트하여, AND 회로(18a)에 입력되는 게이트 신호를 로우 레벨로 한다. 또, 조정 회로(32a)의 전단에 설치된 RS-FF 회로(32b)는, 조정 회로(32a)에 의해 소정 기간에 걸쳐 리셋트되고, 이 결과 RS-FF 회로(32b)의 출력은 로우 레벨을 유지한다. 따라서, 판독 요청에 게이트가 걸려 있는 동안에는, 버퍼(28)로부터 화상 데이터가 판독되지 않고, 도 5의 (K) 및 (L) 및 도 6의 동작이 중지된다. 버스(30)는, 동작이 중지된 분만큼 개방된다.

메모리 제어 회로(32)의 처리 속도는 24MHZ로, 신호 처리 회로(18)의 처리속도의 4배이다. 이 때문에, 카메라 모드에서는, 버퍼(28)로부터 판독된 화상 데이터의 전송에 전체의 1/4의 기간 버스(30)가 점유되어 있다. 그러나, 셔터 버튼(88)의 조작에 의해 이 동작이 중지됨으로써, 버스(30)가 전체의 1/4의 기간 개방된다. CPU(68)는, 이 개방 기간을 이용하여 SDRAM(34)에 저장된 화상 데이터에 압축 처리를 실시하고, 압축 화상 데이터를 버스(66) 측에 받아들인다. 또, 버퍼(36)에 대한 기록 동작은 계속해서 실행되고, 셔터 버튼(88)이 조작된 시점의 프리즈화가 모니터(56)에 표시된다.

CPU(68)는 또한, JPEG 압축/신장 회로(60)에 설치된 도 3에 도시한 RS-FF 회로(60c 및 60d)에 제어 펄스를 제공하고, AND 회로(60a 및 60b)의 게이트를 개방한다. 이 결과, 판독 요청 및 기록 요청이, 소정의 타이밍으로 JPEG 압축/신장 회로(60)로부터 메모리 제어 회로(32)에 입력된다. 또, 기록 요청은 SDRAM(134)의 화상 데이터를 버퍼(58)에 기록할 것을 요구하는 것이며, 판독 요청은 버퍼(62)에 저장된 압축 화상 데이터의 판독을 요구하는 것이다. 따라서, 판독 요청에 앞서서, 기록 요청이 입력된다.

조정 회로(32a)는, 우선 기록 요청에 대응하는 스타트 신호를 처리 회로(32w)에 제공한다. 도 4에 도시한 버퍼 제어 회로(32x)는 칩 셀렉트 신호 CS3을 로우 레벨로 하고, SDRAM 제어 회로(32h)는 카메라 모드와 동일한 요령으로 SDRAM(34)으로부터 화상 데이터를 판독한다. 이 결과, SDRAM(34)으로부터 24MHZ의 클럭 레이트로 화상 데이터가 판독되고, D-FF 회로(32r∼32u) 및 3스테이트 버퍼(32v)를 거쳐서 버퍼(58)에 출력된다. 버퍼 제어 회로(32x)는 또, 화상 데이터의 출력과 동시에 어드레스 신호 및 기록 인에이블 신호 WE3을 버퍼(58)로 출력한다. 이것에 의해, 화상 데이터 버퍼(58)가 소정 어드레스에 기록된다.

CPU(68)는 또한, JPEG 압축/신장 회로(60)에 화상 데이터의 압축을 지시한다. 이 때문에, JPEG 압축/신장 회로(60)는, 버퍼(58)로부터 화상 데이터를 판독하고, 판독된 화상 데이터에 JPEG 방식으로 압축을 실시하고, 그리고 압축 화상 데이터를 버퍼(62)에 기록한다. 이와 같이 하여 버퍼(62)에 저장된 압축 화상 데이터는, JPEG 압축/신장 회로(60)로부터의 판독 요청에 응답하여 메모리 제어 회로(32)에 의해 판독되고, 재차 SDRAM(34)에 기록된다.

즉, 판독 요청에 응답하여, 조정 회로(32a)가 소정의 스타트 신호를 처리 회로(32w)에 입력한다. 이것을 받아, 도 4의 버퍼 제어 회로(32x)가 칩 셀렉트 신호 CS4를 로우 레벨로 하고, 어드레스 신호를 버퍼(62)에 출력한다. 또한, SDRAM 제어 회로(34)가, 3스테이트 버퍼(32q)를 온 상태로 하고, 어드레스 신호, RAS 신호 및 CAS 신호를 소정의 타이밍으로 SDRAM(34)에 입력한다. 이것에 의해, 버퍼(62)에 저장된 압축 화상 데이터가, SDRAM(34)의 소정 어드레스에 저장된다.

이와 같이 하여 1프레임분의 압축 화상 데이터가 SDRAM(34) 내에 얻어지면, CPU(68)는 이 압축 화상 데이터를 버스 브릿지(64)를 통해 받아들여, DRAM(70)에 기록한다. 구체적으로는, CPU(68)는, 메모리 제어 회로(32)에 설치된 RS-FF 회로(32f)에 판독 요청을 제공한다. 조정 회로(32a)는, 판독 요청에 응답하여 소정의 스타트 신호를 처리 회로(32w)에 제공함과 동시에, 버스 브릿지 제어 신호에 의해 버스 브릿지(64)를 능동화한다. 이것에 의해, 압축 화상 데이터가 SDRAM(34)으로부터 판독되고, 버스(30 및 66)가 상호 접속된다. 판독된 압축 화상 데이터는, 버스(30) 및 버스 브릿지(64)를 통해 버스(66) 측으로 전송된다.

또, 상술한 바와 같이, 화상 데이터의 압축 처리 및 압축 화상 데이터의 버스(66) 측으로의 받아들이는 처리는, 버스(30)가 개방된 1/4의 기간에 행해진다. 모든 압축 화상 데이터가 버스(66) 측으로 전송되면, 조정 회로(32a)는 버스 브릿지(64)를 불능화하여, 버스(30)와 버스(66)와의 접속을 차단한다.

CPU(68)는, DRAM(70)에 소정의 어드레스 신호 및 기록 인에이블 신호를 제공하여, 버스(66) 측으로 받아들여진 압축 화상 데이터를 DRAM(70)에 기록한다. 그리고, 1프레임분의 압축 화상 데이터의 기록이 완료한 후에, 이 압축 화상 데이터를 판독하고, 버스(66) 및 I/F 회로(78)를 통해 메모리 카드(80)에 기록한다. 즉, CPU(68)가 프로그램에 따라서 DRAM(70) 및 메모리 카드(80)에 액세스하고, DRAM(70)의 압축 화상 데이터를 메모리 카드(80)에 기록한다. 이와 같이, 버스 브릿지(64)를 경계로 화상 데이터의 처리 방식이 전환되어, 버스(30) 측에서는 화상 데이터는 DMA로 처리되고, 버스(66) 측에서는 화상 데이터는 CPU(68)에 의해 처리된다.

버스(66)에는, CPU(68), DRAM(70) 및 I/F 회로(78) 외에, PWM 신호 발생 회로(72), PIO 회로(74), 플래시 메모리(76) 및 비동기 회로(UART: 82)가 접속된다. PWM 신호 발생 회로(72)는 포커스 렌즈(도시생략)를 자동 조정하기 위해 PWM 신호를 출력하고, PIO 회로(74)는 필요에 따라서 스트로브(도시하지 않음)를 발광시키기 위해 스트로브 제어 신호를 출력한다. 플래시 메모리(76)는 CPU(68)가 처리하는 프로그램을 유지하고, 비동기 회로(82)는 RS232C를 통해 화상 데이터를 외부로 출력한다. CPU(68)는, 플래시 메모리(76)로부터 프로그램을 판독하고, 판독한 프로그램에 따라서 PWM 신호 발생 회로(72), PIO 회로(74), 및 비동기 회로(82)를 제어한다.

오퍼레이터가 모드 설정 스위치(86)를 재생측에 설정하면, CPU(68)는 메모리 카드(80)로부터 압축 화상 데이터를 재생하고, DRAM(70)에 일단 유지하고 나서 메모리 제어 회로(32)로 출력한다. 단, CPU(68)는 DRAM(70)으로부터 압축 화상 데이터를 판독하기 전에 기록 요청을 도 3의 RS-FF 회로(32g)에 제공한다. 이에 따라서, 조정 회로(32a)는 버스 브릿지(64)를 능동화함과 동시에, 처리 회로(32w)에 소정의 스타트 신호를 제공한다. 이 때문에, DRAM(70)으로부터 판독된 압축 화상 데이터는, 버스(66), 버스 브릿지(64) 및 버스(30)를 통해 처리 회로(32w)에 입력되고, DMA로 SDRAM(34)에 기록된다.

CPU(68)는 또한, JPEG 압축/신장 회로(60)에 대해, SDRAM(34)에 저장된 압축 화상 데이터의 신장 처리를 지시한다. 이 때문에, JPEG 압축/신장 회로(60)는, 상술한 바와 마찬가지로 판독 요청 및 기록 요청을 메모리 제어 회로(32)에 제공한다. SDRAM(34)에 저장된 압축 화상 데이터는, 판독 요청에 응답하여 메모리 제어 회로(32)에 의해 판독되고, 그 후 버퍼(58)를 통해 JPEG 압축/ 신장 회로(60)에 입력된다. JPEG 압축/신장 회로(60)는, 입력된 압축 화상 데이터를 신장하고, 신장된 화상 데이터를 버퍼(62)에 기록한다. 메모리 제어 회로(32)는, 기록 요청에 응답하여 버퍼(62)로부터 화상 데이터를 판독하고, SDRAM(34)에 기록한다. 즉, SDRAM(134)에 저장된 압축 화상 데이터의 신장 처리 및 신장 화상 데이터의 SDRAM(34)에의 기록 처리도 또한, DMA로 실행된다.

CPU(68)는, 재생 모드에 있어서도 도 3에 도시한 RS-FF 회로(50b)에 제어 펄스를 제공한다. 이 때문에, NTSC 인코더(50)는, 카메라 모드와 마찬가지로 기록 요청을 메모리 제어 회로(32)에 입력하고, 메모리 제어 회로(32)가 SDRAM(34)으로부터 화상 데이터를 판독한다. 재생 모드에서는, 신호 처리 회로(18)에 제어 펄스가 제공되지 않고, SDRAM(34)이 촬영된 화상 데이터에 의해 갱신되는 일도 없다. 따라서, SDRAM(134)으로부터는 동일한 화상 데이터가 반복 판독되고, 이것에 의해, 메모리 카드(80)로부터 재생된 화상 데이터에 대응하는 정지 화상이, 모니터(56)에 표시된다. 또, 오퍼레이터가 장면 이송 스위치(90)를 조작하면, 별도의 압축 화상 데이터가 메모리 카드(80)로부터 재생되고, 모니터(56)에 별도의 정지 화상이 표시된다.

CPU(68)는, 구체적으로는 도 9 및 도 10에 도시한 흐름도를 처리한다. 모드 설정 스위치(86)가 카메라측에 설정되면, CPU(68)는 도 9의 인터럽트 루틴을 처리하고, 모드 설정 스위치(86)가 재생측에 설정되면, CPU(68)는 도 10의 인터럽트 루틴을 처리한다.

우선 도 9를 참조하여, 스텝 S1에서는 카메라 신호 처리 블럭의 DMA를 스타트시킨다. 즉, SG(15)를 기동하여, 신호 처리 회로(18)에 제어 펄스를 제공한다. 이에 따라서, 신호 처리 회로(18)는, 촬영된 화상 데이터를 처리하여 버퍼(28)에 기록함과 동시에, 판독 요청을 메모리 제어 회로(32)에 제공한다. 이 결과, 촬영된 화상 데이터가 SDRAM(34)에 기록된다. CPU(68)는 다음에, 스텝 S3에서 인코드 블럭의 DMA를 스타트시킨다. 즉, NTSC 인코더(50)에 제어 펄스를 제공한다. 이 때문에, NTSC 인코더(50)는 메모리 제어 회로(32)에 기록 요청을 제공하고, 메모리 제어 회로(32)는, 화상 데이터를 SDRAM(32)으로부터 판독하여 버퍼(36)에 기록한다. NTSC 인코더(50)는 또한, 버퍼(36)에 기록된 화상 데이터를 처리하여, 모니터(56)로 출력한다. 이 결과, 리얼 타임의 동화상이 모니터(56)에 표시된다.

오퍼레이터에 의해 셔터 버튼(88)이 조작되면, CPU(68)는 스텝 S5에서 "YES"라고 판단하고, 스텝 S7에서 카메라 신호 처리 블럭의 DMA를 스톱시킴과 동시에, 스텝 S9에서 압축 처리 블럭의 DMA를 스타트시킨다. 즉, 신호 처리 회로(18)의 RS-FF 회로(18b)를 리셋트함과 동시에, JPEG 압축/신장 회로(60)의 RS-FF 회로(60c 및 60d)에 제어 펄스를 제공한다. 이 때문에, 신호 처리 회로(18)로부터 메모리 제어 회로(32)에의 판독 요청의 출력이 중지되고, 대신해서 JPEG 압축/신장 회로(60)로부터 메모리 제어 회로(32)에 판독 요청 및 기록 요청이 입력된다. 스텝 S9에서는 압축 지시도 JPEG 압축/신장 회로(60)에 제공하고, 이 결과, SDRAM(34)에 압축 화상 데이터가 기록된다.

CPU(68)는 그 후, 스텝 S11에서 판독 요청을 메모리 제어 회로(32)에 출력하여 압축 화상 데이터를 SDRAM(34)으로부터 받아들이고, DRAM(70)에 일단 유지한다. 그리고, 스텝 S13에서 DRAM(70)의 압축 화상 데이터를 메모리 카드(80)에 기록한다.

재생 모드에서는, 우선 도 10의 스텝 S15에서, 압축 화상 데이터를 메모리 카드(80)로부터 판독하고, DRAM(70)에 일단 기록한다. 다음에 스텝 S17에서 DRAM(70)의 압축 화상 데이터를 기록 요청과 동시에 메모리 제어 회로(32)에 제공한다. 압축 화상 데이터는, 메모리 제어 회로(32)에 의해 SDRAM(34)에 저장된다. CPU(68)는 계속해서, 스텝 S19에서 신장 처리 블럭의 DMA를 스타트시킨다. 즉, JPEG 압축/신장 회로(60)에 신장 지시 및 2개의 제어 펄스를 제공한다. 이 때문에, SDARM(34)의 압축 화상 데이터가 JPEG 압축/신장 회로(60)에 의해 신장되고, 신장된 화상 데이터가 재차 SDRAM(34)에 기록된다.

CPU(68)는 그 후, 스텝 S21에서 인코드 블럭의 DMA를 스타트시킨다. 이 때 상술한 스텝 S3과 마찬가지의 처리가 실행되고, 이것에 의해 모니터(56)에 재생 화상이 표시된다. 오퍼레이터가 장면 이송 스위치(90)를 조작하면, CPU(68)는 스텝 S23에서 "YES"라 판단하여, 스텝 S15로 되돌아가 별도의 압축 화상 데이터를 메모리 카드(80)로부터 재생한다. 이 결과, 모니터(56)의 표시가 갱신된다.

이 실시예에 따르면, 버스 브릿지(64)를 경계로 하여, 버스(30) 측에서는 화상 데이터가 DMA로 처리되고, 버스(66) 측에서는 화상 데이터 및 포커스 렌즈 및 스트로브가 CPU(68)에 의해 소프트적으로 처리된다. 다시 말하면, DMA 처리 데이터는 버스(30: 고속 버스)를 통해 전송되고, CPU 처리 데이터는 버스(66: 저속 버스)를 통해 전송된다. 또한, 버스(30 및 66)는, 필요에 따라서 버스 브릿지(64)에 의해 접속된다. 이 때문에, DMA 처리 데이터 및 CPU 처리 데이터를 효율적으로 전송할 수 있어, 전체적인 처리 속도를 향상시킬 수 있다.

또, 이 실시예에서는, 버스(30) 측으로부터 버스(66) 측으로 전송된 화상 데이터 또는 메모리 카드(80)로부터 재생된 화상 데이터를 DRAM(70)에 기록하도록 하였지만, DRAM(70)을 대신해서 SRAM을 설치하도록 하여도 좋다. 이 경우, SRAM은 CPU(68)에 접속할 필요가 있다.

본 발명이 상세하게 설명되고 도시되었지만, 그것은 단순한 도해 및 일례로서 이용한 것으로, 한정적으로 해석되어서는 안되는 것은 명백하며, 본 발명의 정신 및 범위는 첨부된 클레임의 문언에 의해서만 한정된다.

Claims

디지털 카메라에 있어서,

피사체를 촬영하여 화상 데이터를 출력하는 촬영 수단과;

상기 화상 데이터에 대응하는 화상을 표시하는 표시 수단과;

상기 화상 데이터를 압축하여 압축 화상 데이터를 출력하는 압축 수단과;

상기 촬영 수단과, 상기 표시 수단 및 상기 압축 수단을 상호 접속하는 제1 버스와;

메인 메모리와;

상기 제1 버스와 접속되고 상기 화상 데이터 및 상기 압축 화상 데이터의 기록/판독을 위해 상기 메인 메모리에 DMA로 액세스하는 액세스 수단과;

제2 버스와:

필요에 따라서 상기 제1 버스 및 상기 제2 버스를 접속하는 버스 브릿지와;

상기 제2 버스와 접속되어 프로그램에 따라서 상기 압축 화상 데이터에 소정의 처리를 실시하는 CPU

를 포함하는 디지털 카메라.
제1항에 있어서,

상기 화상 데이터의 기록 지시를 입력하는 기록 지시 입력 수단을 더 포함하고;

상기 CPU는 상기 기록 지시에 응답하여 상기 촬영 수단을 불능화하고, 상기 압축 수단을 능동화하고, 상기 버스 브릿지를 온 상태로 하여 상기 압축 화상 데이터를 상기 제2 버스측에 받아들여, 상기 압축 화상 데이터를 기록 매체에 기록하는 디지털 카메라.
제1항에 있어서,

상기 제2 버스와 접속되고 또한 상기 CPU의 지시에 따라서 포커스를 제어하는 포커스 제어 수단과;

상기 제2 버스와 접속되고 또한 상기 CPU의 지시에 따라서 스트로브를 제어하는 스트로브 제어 수단을 더 포함하는 디지털 카메라.
제1항에 있어서,

상기 제2 버스와 접속되고 또한 상기 CPU의 지시에 따라서 상기 압축 화상 데이터를 외부로 출력하는 데이터 출력 수단을 더 포함하는 디지털 카메라.
제1항에 있어서,

상기 촬영 수단은, 상기 제1 버스와 접속되는 제1 버퍼, 및 촬영된 상기 화상 데이터를 상기 DMA로 상기 제1 버퍼에 저장하는 저장 수단을 포함하는 디지털 카메라.
제5항에 있어서,

상기 표시 수단은 상기 화상을 표시하는 모니터, 상기 제1 버스와 접속되며 또한 상기 화상 데이터를 일시적으로 유지하는 제2 버퍼, 및 상기 제2 버퍼로부터 상기 DMA로 상기 화상 데이터를 판독하여 상기 모니터로 출력하는 출력 수단을 포함하는 디지털 카메라.
제6항에 있어서,

상기 압축 수단은 상기 제1 버스와 접속되어 상기 화상 데이터를 일시적으로 유지하는 제3 버퍼, 상기 제3 버퍼로부터 판독된 화상 데이터에 대한 압축 처리를 실행하는 압축 처리 수단, 및 상기 압축 처리 수단으로부터 출력된 상기 압축 화상 데이터를 일시적으로 저장하는 제4 버퍼를 포함하는 디지털 카메라.
제7항에 있어서,

상기 액세스 수단은 상기 제1 버퍼 내지 상기 제4 버퍼에 상기 DMA로 액세스하는 버퍼 액세스 수단, 및 상기 메인 메모리에 상기 DMA로 액세스하는 메인 메모리 액세스 수단을 포함하는 디지털 카메라.
제8항에 있어서,

상기 촬영 수단은 상기 제1 버퍼에 저장된 상기 화상 데이터의 판독 요구를 출력하는 제1 요구 출력 수단을 더 포함하고,

상기 버퍼 액세스 수단은 상기 판독 요구에 응답하여 상기 제1 버퍼로부터 상기 화상 데이터를 판독하는 디지털 카메라.
제8항에 있어서,

상기 표시 수단은 상기 제2 버퍼에의 상기 화상 데이터의 기록 요구를 출력하는 제2 요구 출력 수단을 더 포함하고,

상기 버퍼 액세스 수단은 상기 기록 요구에 응답하여 상기 화상 데이터를 상기 제2 버퍼에 기록하는 디지털 카메라.
제8항에 있어서,

상기 압축 수단은 상기 제3 버퍼에의 상기 화상 데이터의 기록 요구를 출력하는 제3 요구 출력 수단, 및 상기 제4 버퍼에 저장된 상기 압축 화상 데이터의 판독 요구를 출력하는 제4 요구 출력 수단을 더 포함하고,

상기 버퍼 액세스 수단은 상기 제3 요구 출력 수단으로부터의 상기 기록 요구에 응답하여 상기 화상 데이터를 상기 제3 버퍼에 기록하고, 상기 제4 요구 출력 수단으로부터의 상기 판독 요구에 응답하여 상기 제4 버퍼로부터 상기 압축 화상 데이터를 판독하는 디지털 카메라.
제11항에 있어서,

상기 화상 데이터의 기록 지시를 입력하는 기록 지시 입력 수단을 더 포함하고;

상기 액세스 수단은 상기 버스 브릿지를 온/오프하는 온/오프 수단을 더 포함하며,

상기 CPU는 상기 기록 지시에 응답하여, 상기 제1요구 출력 수단을 불능화하고, 상기 제3 요구 출력 수단 및 상기 제4 요구 출력 수단을 능동화하며, 상기 온/오프 수단에 의해 상기 버스 브릿지를 온 상태로 하고, 상기 액세스 수단에 상기 압축 화상 데이터의 판독을 요구하는 디지털 카메라.