JPH08289207A - ディジタルカメラ - Google Patents
ディジタルカメラInfo
- Publication number
- JPH08289207A JPH08289207A JP9337495A JP9337495A JPH08289207A JP H08289207 A JPH08289207 A JP H08289207A JP 9337495 A JP9337495 A JP 9337495A JP 9337495 A JP9337495 A JP 9337495A JP H08289207 A JPH08289207 A JP H08289207A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- digital
- microcontroller
- digital image
- signal processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/21—Intermediate information storage
- H04N1/2104—Intermediate information storage for one or a few pictures
- H04N1/2112—Intermediate information storage for one or a few pictures using still video cameras
- H04N1/2137—Intermediate information storage for one or a few pictures using still video cameras with temporary storage before final recording, e.g. in a frame buffer
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/21—Intermediate information storage
- H04N1/2104—Intermediate information storage for one or a few pictures
- H04N1/2112—Intermediate information storage for one or a few pictures using still video cameras
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/32—Circuits or arrangements for control or supervision between transmitter and receiver or between image input and image output device, e.g. between a still-image camera and its memory or between a still-image camera and a printer device
- H04N1/32358—Circuits or arrangements for control or supervision between transmitter and receiver or between image input and image output device, e.g. between a still-image camera and its memory or between a still-image camera and a printer device using picture signal storage, e.g. at transmitter
- H04N1/32443—Circuits or arrangements for control or supervision between transmitter and receiver or between image input and image output device, e.g. between a still-image camera and its memory or between a still-image camera and a printer device using picture signal storage, e.g. at transmitter with asynchronous operation of the image input and output devices connected to the memory
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/102—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or selection affected or controlled by the adaptive coding
- H04N19/124—Quantisation
- H04N19/126—Details of normalisation or weighting functions, e.g. normalisation matrices or variable uniform quantisers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/102—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or selection affected or controlled by the adaptive coding
- H04N19/124—Quantisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N2101/00—Still video cameras
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/765—Interface circuits between an apparatus for recording and another apparatus
- H04N5/77—Interface circuits between an apparatus for recording and another apparatus between a recording apparatus and a television camera
- H04N5/772—Interface circuits between an apparatus for recording and another apparatus between a recording apparatus and a television camera the recording apparatus and the television camera being placed in the same enclosure
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/92—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N5/926—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback by pulse code modulation
- H04N5/9261—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback by pulse code modulation involving data reduction
- H04N5/9264—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback by pulse code modulation involving data reduction using transform coding
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Studio Devices (AREA)
- Television Signal Processing For Recording (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【目的】信号処理のハードウェアとソフトウェアの共存
したディジタルカメラを提供する。 【構成】ハードウェアで処理を行うディジタル信号処理
手段5と、ソフトウェアで処理を行うマイクロコントロ
ーラ14と、画像データの一時記憶を行う第1のメモリ
と16、第1のメモリ16の制御をディジタル信号処理
手段5の制御する第1のアクセスとマイクロコントロー
ラ14の制御する第2のアクセスとに切り替える手段1
5とを備え、第1のメモリ16のメモリ空間を、ディジ
タル信号処理手段5とマイクロコントローラ14で共有
することが可能な構成とした。 【効果】高速の処理はハードウェアで、ある程度の処理
時間が許される処理はマイクロコントローラを用いたソ
フトウェアで行う事が可能となり、ハードウェアとソフ
トウェアの信号処理の共存した、小規模な回路構成のデ
ィジタルカメラ装置を提供することができる。
したディジタルカメラを提供する。 【構成】ハードウェアで処理を行うディジタル信号処理
手段5と、ソフトウェアで処理を行うマイクロコントロ
ーラ14と、画像データの一時記憶を行う第1のメモリ
と16、第1のメモリ16の制御をディジタル信号処理
手段5の制御する第1のアクセスとマイクロコントロー
ラ14の制御する第2のアクセスとに切り替える手段1
5とを備え、第1のメモリ16のメモリ空間を、ディジ
タル信号処理手段5とマイクロコントローラ14で共有
することが可能な構成とした。 【効果】高速の処理はハードウェアで、ある程度の処理
時間が許される処理はマイクロコントローラを用いたソ
フトウェアで行う事が可能となり、ハードウェアとソフ
トウェアの信号処理の共存した、小規模な回路構成のデ
ィジタルカメラ装置を提供することができる。
Description
【0001】
【産業上の利用分野】本発明はディジタルカメラに係
り、特に、ディジタル信号処理を用いたDSP等のハー
ドウェアと、マイクロコントローラを用いたソフトウェ
アとを併用してその信号処理を行うディジタルカメラに
関する。
り、特に、ディジタル信号処理を用いたDSP等のハー
ドウェアと、マイクロコントローラを用いたソフトウェ
アとを併用してその信号処理を行うディジタルカメラに
関する。
【0002】
【従来の技術】画像信号処理のディジタル化により、カ
メラ一体型ビデオ等のカメラ装置は、小形化、高機能化
が急速に進んでいる。これに関する技術としては「テレ
ビジョン学会誌」Vol.49, No.2, pp.127〜130(1995)に
記載のカメラ用ディジタル信号処理LSIの開発が挙げ
られる(以下、公知例1という)。また、上記公知例に
おけるカメラ用ディジタル信号処理LSI等の制御はマ
イクロコントローラを用いて行っているが、このマイク
ロコントローラもその構成がCISC(Complex Instruc
tion Set Computer)からRISC(Reduced Instruction
Set Computer)に変わってきたことを契機に、処理能力
が急速に高まってきている。これにより、マイクロコン
トローラは、上記したようなLSI等の制御ばかりでな
く、3次元グラフィックス表示のための座標変換等の演
算処理もソフトウェアで行えるにまで至っている。これ
に関する技術としては「日経エレクトロニクス」1994.
2.14(No.601) pp.79〜91に「シンクロナスDRAMと直
結可能なRISCチップSH7604」として記載され
た(株)日立製作所製32ビットマイクロコントローラ
「SH7604」の開発に関する記事が挙げられる。
メラ一体型ビデオ等のカメラ装置は、小形化、高機能化
が急速に進んでいる。これに関する技術としては「テレ
ビジョン学会誌」Vol.49, No.2, pp.127〜130(1995)に
記載のカメラ用ディジタル信号処理LSIの開発が挙げ
られる(以下、公知例1という)。また、上記公知例に
おけるカメラ用ディジタル信号処理LSI等の制御はマ
イクロコントローラを用いて行っているが、このマイク
ロコントローラもその構成がCISC(Complex Instruc
tion Set Computer)からRISC(Reduced Instruction
Set Computer)に変わってきたことを契機に、処理能力
が急速に高まってきている。これにより、マイクロコン
トローラは、上記したようなLSI等の制御ばかりでな
く、3次元グラフィックス表示のための座標変換等の演
算処理もソフトウェアで行えるにまで至っている。これ
に関する技術としては「日経エレクトロニクス」1994.
2.14(No.601) pp.79〜91に「シンクロナスDRAMと直
結可能なRISCチップSH7604」として記載され
た(株)日立製作所製32ビットマイクロコントローラ
「SH7604」の開発に関する記事が挙げられる。
【0003】
【発明が解決しようとする課題】しかし、現状のマイク
ロコントローラの処理速度では、カメラ信号処理をリア
ルタイムに処理するまでには至らず、ハードウェアに依
存しているのが実状である。また、マイクロコントロー
ラの処理速度が向上したとしても、撮像素子、例えばC
CD(Carge Coupled device)を駆動するタイミング発生
回路等の厳密なタイミングを要求される箇所は、マイク
ロコントローラでの実現は困難である。
ロコントローラの処理速度では、カメラ信号処理をリア
ルタイムに処理するまでには至らず、ハードウェアに依
存しているのが実状である。また、マイクロコントロー
ラの処理速度が向上したとしても、撮像素子、例えばC
CD(Carge Coupled device)を駆動するタイミング発生
回路等の厳密なタイミングを要求される箇所は、マイク
ロコントローラでの実現は困難である。
【0004】本発明の目的は、上記問題点を解決し、且
つ小規模な回路構成で、信号処理のハードウェアとソフ
トウェアの共存したディジタルカメラを提供することに
ある。
つ小規模な回路構成で、信号処理のハードウェアとソフ
トウェアの共存したディジタルカメラを提供することに
ある。
【0005】
【課題を解決するための手段】上記問題点を解決するた
め本発明では、ハードウェアで処理を行うディジタル信
号処理手段と、ソフトウェアで処理を行うマイクロコン
トローラと、画像データの一時記憶を行う第1のメモリ
と、該第1のメモリの制御を該ディジタル信号処理手段
の制御する第1のアクセスと該マイクロコントローラの
制御する第2のアクセスとに切り替える手段とを備え、
該第1のメモリのメモリ空間を、該ディジタル信号処理
手段と該マイクロコントローラで共有することが可能な
構成をとる。
め本発明では、ハードウェアで処理を行うディジタル信
号処理手段と、ソフトウェアで処理を行うマイクロコン
トローラと、画像データの一時記憶を行う第1のメモリ
と、該第1のメモリの制御を該ディジタル信号処理手段
の制御する第1のアクセスと該マイクロコントローラの
制御する第2のアクセスとに切り替える手段とを備え、
該第1のメモリのメモリ空間を、該ディジタル信号処理
手段と該マイクロコントローラで共有することが可能な
構成をとる。
【0006】更に、前記マイクロコントローラが制御す
る第2のメモリを備え、前記ディジタル信号処理手段と
該マイクロコントローラとで処理し生成したディジタル
画像信号を格納することが可能な構成をとる。
る第2のメモリを備え、前記ディジタル信号処理手段と
該マイクロコントローラとで処理し生成したディジタル
画像信号を格納することが可能な構成をとる。
【0007】更に、前記第2のメモリは、EEPROM
若しくはフラッシュメモリを用いることで、電源の供給
が絶たれても、生成したディジタル画像信号を保持可能
な構成をとる。
若しくはフラッシュメモリを用いることで、電源の供給
が絶たれても、生成したディジタル画像信号を保持可能
な構成をとる。
【0008】更に、前記マイクロコントローラのソフト
ウェア処理で生成されるディジタル画像信号を前記第1
のメモリに格納する際、ハードウェアの前記ディジタル
信号処理手段で生成されたディジタル信号の格納された
メモリ空間と異なったメモリ空間に格納可能な構成をと
る。
ウェア処理で生成されるディジタル画像信号を前記第1
のメモリに格納する際、ハードウェアの前記ディジタル
信号処理手段で生成されたディジタル信号の格納された
メモリ空間と異なったメモリ空間に格納可能な構成をと
る。
【0009】更に、外部装置に接続可能とするコネクタ
を設け、外部装置とディジタルカメラ装置間のデータ入
出力を、前記マイクロコントローラでソフトウェア処理
により行い、そのデータの形式に応じて前記第1のメモ
リの異なったエリアにアクセスして処理を行う構成をと
る。
を設け、外部装置とディジタルカメラ装置間のデータ入
出力を、前記マイクロコントローラでソフトウェア処理
により行い、そのデータの形式に応じて前記第1のメモ
リの異なったエリアにアクセスして処理を行う構成をと
る。
【0010】更に、前記第1のメモリに書き込むデータ
のアドレス制御は、該マイクロコントローラが少しでも
高速なアクセスが可能となるような制御とし、該ディジ
タル信号処理のアドレス制御は、前記マイクロコントロ
ーラのアドレス制御に準じたアクセスが可能な構成とす
る。
のアドレス制御は、該マイクロコントローラが少しでも
高速なアクセスが可能となるような制御とし、該ディジ
タル信号処理のアドレス制御は、前記マイクロコントロ
ーラのアドレス制御に準じたアクセスが可能な構成とす
る。
【0011】
【作用】本発明によれば、高速の処理はハードウェア
で、ある程度の処理時間が許される処理はマイクロコン
トローラを用いたソフトウェアで行う事が可能となり、
ハードウェアとソフトウェアの共存した信号処理を行
い、且つ小規模な回路構成のディジタルカメラ置を実現
できる。
で、ある程度の処理時間が許される処理はマイクロコン
トローラを用いたソフトウェアで行う事が可能となり、
ハードウェアとソフトウェアの共存した信号処理を行
い、且つ小規模な回路構成のディジタルカメラ置を実現
できる。
【0012】更に、本発明によれば、前記第2のメモリ
に上述の信号処理により生成されたディジタル画像信号
を格納することが可能となり、複数枚の処理が可能なデ
ィジタルカメラを実現できる。
に上述の信号処理により生成されたディジタル画像信号
を格納することが可能となり、複数枚の処理が可能なデ
ィジタルカメラを実現できる。
【0013】更に、本発明によれば、前記第2のメモリ
に格納されたディジタル画像信号は、電源の供給が無く
ても保持可能となる。
に格納されたディジタル画像信号は、電源の供給が無く
ても保持可能となる。
【0014】更に、本発明によれば、同一のメモリ内に
処理の異なったディジタル画像信号を記憶することでき
る。
処理の異なったディジタル画像信号を記憶することでき
る。
【0015】更に、本発明によれば、異なった形式のデ
ータであっても相互通信の可能なディジタルカメラ装置
を提供することができる。
ータであっても相互通信の可能なディジタルカメラ装置
を提供することができる。
【0016】更に、本発明によれば、外部装置とディジ
タルカメラ間のデータ入出力を外部装置の要求で行なう
ことができる。
タルカメラ間のデータ入出力を外部装置の要求で行なう
ことができる。
【0017】更に、本発明によれば、前記第1のメモリ
のアドレス制御を、第2のアクセスを行うマイクロコン
トローラの側に合わせた制御にすることが可能となり、
ソフトウェアによる処理時間の短縮が可能となる。
のアドレス制御を、第2のアクセスを行うマイクロコン
トローラの側に合わせた制御にすることが可能となり、
ソフトウェアによる処理時間の短縮が可能となる。
【0018】
【実施例】以下、本発明の実施例について説明する。図
1は、本発明によるディジタルカメラ装置の構成を示す
ブロック図であり、1はレンズ、2は撮像素子、3はア
ンプ回路(以下AMPと称す)、4はアナログ/ディジ
タル変換器(以下A/Dと称す)、5はカメラ信号処理
回路、6はエンコーダ、7はディジタル/アナログ変換
器(以下D/Aと称す)、8は発振器、9はタイミング
発生回路、10はメモリコントローラ、11はコントロ
ールパネル、12はモード選択回路、13は発信器、1
4はマイクロコントローラ、15はスイッチ、16はバ
ッファメモリ、17はORゲート、18及び19は出力
端子である。
1は、本発明によるディジタルカメラ装置の構成を示す
ブロック図であり、1はレンズ、2は撮像素子、3はア
ンプ回路(以下AMPと称す)、4はアナログ/ディジ
タル変換器(以下A/Dと称す)、5はカメラ信号処理
回路、6はエンコーダ、7はディジタル/アナログ変換
器(以下D/Aと称す)、8は発振器、9はタイミング
発生回路、10はメモリコントローラ、11はコントロ
ールパネル、12はモード選択回路、13は発信器、1
4はマイクロコントローラ、15はスイッチ、16はバ
ッファメモリ、17はORゲート、18及び19は出力
端子である。
【0019】同図において、ユーザが、コントロールパ
ネル11にある図示しない電源SWを操作すると、モー
ド選択回路12はこれを検知し、図示しない電源回路を
動作させて、各部に電源の供給を開始するとともに、タ
イミング発生回路9、マイクロコントローラ14それぞ
れの動作モードを示すコントロールパルスCNT1、C
NT2を発生する。
ネル11にある図示しない電源SWを操作すると、モー
ド選択回路12はこれを検知し、図示しない電源回路を
動作させて、各部に電源の供給を開始するとともに、タ
イミング発生回路9、マイクロコントローラ14それぞ
れの動作モードを示すコントロールパルスCNT1、C
NT2を発生する。
【0020】タイミング発生回路9は、モード選択回路
12の出力するコントロールパルスCNT1と電源供給
により、発振器8より供給される基準クロックを分周、
カウント等の処理をして、撮像素子2、A/D4、メモ
リコントローラ10、カメラ信号処理回路5、エンコー
ダ6、D/A7、マイクロコントローラ14、モード選
択回路12それぞれの動作用クロックパルスCK1、C
K2、CK3、CK4、CK5、CK6や、タイミング
を合わせるタイミングパルスTP1、TP2を発生す
る。
12の出力するコントロールパルスCNT1と電源供給
により、発振器8より供給される基準クロックを分周、
カウント等の処理をして、撮像素子2、A/D4、メモ
リコントローラ10、カメラ信号処理回路5、エンコー
ダ6、D/A7、マイクロコントローラ14、モード選
択回路12それぞれの動作用クロックパルスCK1、C
K2、CK3、CK4、CK5、CK6や、タイミング
を合わせるタイミングパルスTP1、TP2を発生す
る。
【0021】マイクロコントローラ14は、モード選択
回路12の出力するコントロールパルスCN2と上記電
源供給により、発信器13より供給される第2の基準ク
ロックにより動作開始し、スイッチ制御信号SW1によ
りスイッチ15を図示aの方向に閉じる。このスイッチ
15は、論理回路技術によるマルチプレクサ回路等の公
知の技術で実現できる。また、マイクロコントローラ1
4は、タイミング発生回路9より供給されるタイミング
パルスTP1により、タイミング発生回路9と同期をと
る。
回路12の出力するコントロールパルスCN2と上記電
源供給により、発信器13より供給される第2の基準ク
ロックにより動作開始し、スイッチ制御信号SW1によ
りスイッチ15を図示aの方向に閉じる。このスイッチ
15は、論理回路技術によるマルチプレクサ回路等の公
知の技術で実現できる。また、マイクロコントローラ1
4は、タイミング発生回路9より供給されるタイミング
パルスTP1により、タイミング発生回路9と同期をと
る。
【0022】レンズ1より入射した光信号を撮像素子2
に結像させる。撮像素子2は、結像した光信号を電気信
号に変換し、アナログ画像信号として出力する。撮像素
子2はCCD、MOS、CID等の公知のデバイス若し
くはそれに類するデバイスを用いて構成する。
に結像させる。撮像素子2は、結像した光信号を電気信
号に変換し、アナログ画像信号として出力する。撮像素
子2はCCD、MOS、CID等の公知のデバイス若し
くはそれに類するデバイスを用いて構成する。
【0023】AMP3は上記アナログ画像信号を後段の
回路に適した振幅に利得を切り替えて出力する。撮像素
子2にCCDを用いた場合は、この位置に図示しない相
関ダブルサンプリング回路というビデオカメラ公知の回
路が追加される。A/D4は、AMP3出力するアナロ
グ画像信号をディジタル信号に変換する。カメラ信号処
理回路5はディジタル化された画像信号にガンマ補正や
ホワイトバランス補正等の公知の処理を施して、輝度信
号および色差信号からなるベースバンドのディジタル画
像信号を出力する。
回路に適した振幅に利得を切り替えて出力する。撮像素
子2にCCDを用いた場合は、この位置に図示しない相
関ダブルサンプリング回路というビデオカメラ公知の回
路が追加される。A/D4は、AMP3出力するアナロ
グ画像信号をディジタル信号に変換する。カメラ信号処
理回路5はディジタル化された画像信号にガンマ補正や
ホワイトバランス補正等の公知の処理を施して、輝度信
号および色差信号からなるベースバンドのディジタル画
像信号を出力する。
【0024】このディジタル画像信号はエンコーダ6に
入力され、ベースバンドのディジタル画像信号の色差信
号から、副搬送波に変調された色差信号が生成され、ベ
ースバンドのディジタル画像信号の輝度信号と、タイミ
ング発生回路9から供給されるクロックパルスCK5に
含まれる同期信号にタイミングを合わされ、合成された
ディジタルコンポジット信号、あるいは独立したままの
ディジタルコンポーネント信号として出力される。この
ディジタルコンポジット信号あるいはディジタルコンポ
ーネント信号は、D/A7に入力され、ディジタル/ア
ナログ変換されるこ。これにより出力端子18にアナロ
グのコンポジット信号あるいはコンポーネント信号が出
力される。上記動作は、主に動画を出力する公知のビデ
オカメラ装置のカメラ動作を説明したものである。
入力され、ベースバンドのディジタル画像信号の色差信
号から、副搬送波に変調された色差信号が生成され、ベ
ースバンドのディジタル画像信号の輝度信号と、タイミ
ング発生回路9から供給されるクロックパルスCK5に
含まれる同期信号にタイミングを合わされ、合成された
ディジタルコンポジット信号、あるいは独立したままの
ディジタルコンポーネント信号として出力される。この
ディジタルコンポジット信号あるいはディジタルコンポ
ーネント信号は、D/A7に入力され、ディジタル/ア
ナログ変換されるこ。これにより出力端子18にアナロ
グのコンポジット信号あるいはコンポーネント信号が出
力される。上記動作は、主に動画を出力する公知のビデ
オカメラ装置のカメラ動作を説明したものである。
【0025】次に本実施例の特徴であるディジタル信号
処理の動作について説明する。図2は以下に説明するデ
ィジタル信号処理の大まかなタイミングを示すタイミン
グ図である。
処理の動作について説明する。図2は以下に説明するデ
ィジタル信号処理の大まかなタイミングを示すタイミン
グ図である。
【0026】カメラ動作中に、ユーザが第2のディジタ
ル信号処理を開始するために、コントロールパネル11
にあるSWを操作することにより、モード選択回路12
は、タイミング発生回路9から入力されるタイミングパ
ルスTP2に同期して、記憶モードに切り替えることを
伝えるコントロールパルスCNT1、CNT2を図2に
示すaのタイミングでタイミング発生回路9、マイクロ
コントローラ14にそれぞれ出力する。タイミング発生
回路9は、メモリコントローラ10、カメラ信号処理回
路5に発生している動作クロックパルスCK3、CK4
を切り替えることにより、メモリコントローラ10はバ
ッファメモリ16のコントロールパルスCP1及びアド
レスAd1を出力する。
ル信号処理を開始するために、コントロールパネル11
にあるSWを操作することにより、モード選択回路12
は、タイミング発生回路9から入力されるタイミングパ
ルスTP2に同期して、記憶モードに切り替えることを
伝えるコントロールパルスCNT1、CNT2を図2に
示すaのタイミングでタイミング発生回路9、マイクロ
コントローラ14にそれぞれ出力する。タイミング発生
回路9は、メモリコントローラ10、カメラ信号処理回
路5に発生している動作クロックパルスCK3、CK4
を切り替えることにより、メモリコントローラ10はバ
ッファメモリ16のコントロールパルスCP1及びアド
レスAd1を出力する。
【0027】このコントロールパルスCP1とアドレス
Ad1は、スイッチ15を介してバッファメモリ16の
CP端子とAd端子に入力される。ここでいうコントロ
ールパルスCP1は、チップイネーブル(CE)、ライ
トイネーブル(WE)、アウトプットイネーブル(O
E)、さらにDRAMならばロウアドレスコントロール
(RAS)、カラムアドレスコントロール(CAS)等
の公知のメモリコントロールパルスのことである。コン
トロールパルスCP1により、バッファメモリ16は書
き込みモードに設定されており、カメラ信号処理回路5
は、このコントロールパルスCP1、アドレスAd1に
同期して、上記ディジタル信号処理により生成したディ
ジタル画像信号Daを出力する。この動作により、バッ
ファメモリ16は、1画面若しくは複数画面分のフィー
ルドまたはフレームのディジタル画像信号Daを記憶す
る。メモリコントローラ10、カメラ信号処理回路5
は、上記動作中及び動作終了して次の動作の指示待ち状
態をそれぞれHレベル及びLレベルで示すレディー/ビ
ジー信号であるR/B1、R/B2を各々出力する。
Ad1は、スイッチ15を介してバッファメモリ16の
CP端子とAd端子に入力される。ここでいうコントロ
ールパルスCP1は、チップイネーブル(CE)、ライ
トイネーブル(WE)、アウトプットイネーブル(O
E)、さらにDRAMならばロウアドレスコントロール
(RAS)、カラムアドレスコントロール(CAS)等
の公知のメモリコントロールパルスのことである。コン
トロールパルスCP1により、バッファメモリ16は書
き込みモードに設定されており、カメラ信号処理回路5
は、このコントロールパルスCP1、アドレスAd1に
同期して、上記ディジタル信号処理により生成したディ
ジタル画像信号Daを出力する。この動作により、バッ
ファメモリ16は、1画面若しくは複数画面分のフィー
ルドまたはフレームのディジタル画像信号Daを記憶す
る。メモリコントローラ10、カメラ信号処理回路5
は、上記動作中及び動作終了して次の動作の指示待ち状
態をそれぞれHレベル及びLレベルで示すレディー/ビ
ジー信号であるR/B1、R/B2を各々出力する。
【0028】このレディー/ビジー信号R/B1とR/
B2は、ORゲート17に入力され、公知の論理によ
り、メモリコントローラ10、カメラ信号処理回路5共
に次の動作の指示待ち状態のときLレベルとなるレディ
ー/ビジー信号R/B3を出力する。
B2は、ORゲート17に入力され、公知の論理によ
り、メモリコントローラ10、カメラ信号処理回路5共
に次の動作の指示待ち状態のときLレベルとなるレディ
ー/ビジー信号R/B3を出力する。
【0029】ORゲート17は、例えばバッファメモリ
16がDRAMであった場合は、記憶された内容を保持
するために、リフレッシュといった公知のメモリコント
ロールが記憶動作とは別途必要であり、メモリコントロ
ーラ10とカメラ信号処理回路5の動作時間が必ずしも
同時ではないため、両者の動作状況を確認するために付
加したものである。
16がDRAMであった場合は、記憶された内容を保持
するために、リフレッシュといった公知のメモリコント
ロールが記憶動作とは別途必要であり、メモリコントロ
ーラ10とカメラ信号処理回路5の動作時間が必ずしも
同時ではないため、両者の動作状況を確認するために付
加したものである。
【0030】このレディー/ビジー信号R/B3は、モ
ード選択回路12に入力されており、レディー/ビジー
信号R/B3がLレベルであることを確認した後、ソフ
トウェア信号処理モードに切り替えることを伝えるコン
トロールパルスCNT1、CNT2を図2に示すbのタ
イミングでタイミング発生回路9、マイクロコントロー
ラ14にそれぞれ出力する。
ード選択回路12に入力されており、レディー/ビジー
信号R/B3がLレベルであることを確認した後、ソフ
トウェア信号処理モードに切り替えることを伝えるコン
トロールパルスCNT1、CNT2を図2に示すbのタ
イミングでタイミング発生回路9、マイクロコントロー
ラ14にそれぞれ出力する。
【0031】タイミング発生回路9は、コントロールパ
ルスCN1により、メモリコントローラ10、カメラ信
号処理回路5に発生している動作クロックパルスCK
3、CK4を切り替え、メモリコントローラ10はバッ
ファメモリ16のコントロールパルスCP1及びアドレ
スAd1の生成を停止し、同出力をHまたはLレベルに
固定する。また、カメラ信号処理回路5は、上記ディジ
タル画像信号Daの出力を停止し、同出力をHまたはL
レベルに固定する。
ルスCN1により、メモリコントローラ10、カメラ信
号処理回路5に発生している動作クロックパルスCK
3、CK4を切り替え、メモリコントローラ10はバッ
ファメモリ16のコントロールパルスCP1及びアドレ
スAd1の生成を停止し、同出力をHまたはLレベルに
固定する。また、カメラ信号処理回路5は、上記ディジ
タル画像信号Daの出力を停止し、同出力をHまたはL
レベルに固定する。
【0032】マイクロコントローラ14は、コントロー
ルパルスCN2により、スイッチ制御信号SW1により
図示bの方向に閉じる。更に、マイクロコントローラ1
4は、バッファメモリ16のコントロールパルスCP2
及びアドレスAd2を出力する。このコントロールパル
スCP2及びアドレスAd2は、スイッチ15を介して
バッファメモリ16のCP端子とAd端子に入力され
る。以上の動作により、マイクロコントローラ14はバ
ッファメモリ16のアクセスが可能となる。マイクロコ
ントローラ14は、ユーザの作成したプログラムに従
い、バッファメモリ16に格納されたディジタル画像信
号Daを読み出し、ソフトウェアによるディジタル信号
処理を施して再びバッファメモリ16に書き込む。
ルパルスCN2により、スイッチ制御信号SW1により
図示bの方向に閉じる。更に、マイクロコントローラ1
4は、バッファメモリ16のコントロールパルスCP2
及びアドレスAd2を出力する。このコントロールパル
スCP2及びアドレスAd2は、スイッチ15を介して
バッファメモリ16のCP端子とAd端子に入力され
る。以上の動作により、マイクロコントローラ14はバ
ッファメモリ16のアクセスが可能となる。マイクロコ
ントローラ14は、ユーザの作成したプログラムに従
い、バッファメモリ16に格納されたディジタル画像信
号Daを読み出し、ソフトウェアによるディジタル信号
処理を施して再びバッファメモリ16に書き込む。
【0033】上記ディジタル信号処理は、回転、拡大、
縮小等の変形処理、JPEG、MPEG等の画像圧縮処
理、内挿やサブサンプリング等による水平画素数変換や
垂直ライン数変換等のフォーマット変換処理等をソフト
ウェアで行うものであって、そのいずれであっても、ま
たいずれか複数の組み合わせであってもかまわない。
縮小等の変形処理、JPEG、MPEG等の画像圧縮処
理、内挿やサブサンプリング等による水平画素数変換や
垂直ライン数変換等のフォーマット変換処理等をソフト
ウェアで行うものであって、そのいずれであっても、ま
たいずれか複数の組み合わせであってもかまわない。
【0034】マイクロコントローラ14は、上記動作中
はHレベル、動作終了し次の動作の指示待ち状態ではL
レベルのレディー/ビジー信号R/B4を出力する。こ
のレディー/ビジー信号R/B4は、モード選択回路1
2に入力されており、上記マイクロコントローラ14に
よるディジタル信号処理が終了したことをレディー/ビ
ジー信号R/B3がLレベルであることで確認した後、
今度は再生モードに切り替えることを伝えるコントロー
ルパルスCNT1、CNT2を図2に示すcのタイミン
グでタイミング発生回路9、マイクロコントローラ14
にそれぞれ出力する。マイクロコントローラ14は、コ
ントロールパルスCN2により、バッファメモリ16の
コントロールパルスCP2及びアドレスAd2、ディジ
タル画像信号Daの出力を停止し、同出力をHまたはL
レベルに固定するとともに、スイッチ制御信号SW1に
より図示aの方向に閉じる。
はHレベル、動作終了し次の動作の指示待ち状態ではL
レベルのレディー/ビジー信号R/B4を出力する。こ
のレディー/ビジー信号R/B4は、モード選択回路1
2に入力されており、上記マイクロコントローラ14に
よるディジタル信号処理が終了したことをレディー/ビ
ジー信号R/B3がLレベルであることで確認した後、
今度は再生モードに切り替えることを伝えるコントロー
ルパルスCNT1、CNT2を図2に示すcのタイミン
グでタイミング発生回路9、マイクロコントローラ14
にそれぞれ出力する。マイクロコントローラ14は、コ
ントロールパルスCN2により、バッファメモリ16の
コントロールパルスCP2及びアドレスAd2、ディジ
タル画像信号Daの出力を停止し、同出力をHまたはL
レベルに固定するとともに、スイッチ制御信号SW1に
より図示aの方向に閉じる。
【0035】また、タイミング発生回路9は、メモリコ
ントローラ10、カメラ信号処理回路5に発生している
動作クロックパルスCK3、CK4を切り替える。これ
により、メモリコントローラ10はバッファメモリ16
のコントロールパルスCP1及びアドレスAd1を出力
開始する。このコントロールパルスCP1及びアドレス
Ad1は、スイッチ15を介してバッファメモリ16に
入力される。ここで、コントロールパルスCP1によ
り、バッファメモリ16は読み出しモードに設定されて
おり、コントロールパルスCP1、アドレスAd1に同
期して、ディジタル画像信号Daを出力する。このディ
ジタル画像信号Daは、カメラ信号処理回路に入力され
る。ここで、マイクロコントローラ14によりディジタ
ル信号処理されたディジタル画像信号Daが、ベースバ
ンドのディジタル画像信号である場合は、エンコーダ
6、D/A7を経て、出力端子18からアナログのコン
ポジット信号あるいはコンポーネント信号が出力され
る。また、上記ディジタル画像信号Daが、JPEG等
の画像圧縮信号や、フォーマット変換された信号で、ベ
ースバンドのディジタル画像信号とは異なった形式の信
号の場合は、図示しない記憶あるいは新たな処理を施す
外部装置に接続するため、出力端子19より、ディジタ
ル画像信号のまま出力される。
ントローラ10、カメラ信号処理回路5に発生している
動作クロックパルスCK3、CK4を切り替える。これ
により、メモリコントローラ10はバッファメモリ16
のコントロールパルスCP1及びアドレスAd1を出力
開始する。このコントロールパルスCP1及びアドレス
Ad1は、スイッチ15を介してバッファメモリ16に
入力される。ここで、コントロールパルスCP1によ
り、バッファメモリ16は読み出しモードに設定されて
おり、コントロールパルスCP1、アドレスAd1に同
期して、ディジタル画像信号Daを出力する。このディ
ジタル画像信号Daは、カメラ信号処理回路に入力され
る。ここで、マイクロコントローラ14によりディジタ
ル信号処理されたディジタル画像信号Daが、ベースバ
ンドのディジタル画像信号である場合は、エンコーダ
6、D/A7を経て、出力端子18からアナログのコン
ポジット信号あるいはコンポーネント信号が出力され
る。また、上記ディジタル画像信号Daが、JPEG等
の画像圧縮信号や、フォーマット変換された信号で、ベ
ースバンドのディジタル画像信号とは異なった形式の信
号の場合は、図示しない記憶あるいは新たな処理を施す
外部装置に接続するため、出力端子19より、ディジタ
ル画像信号のまま出力される。
【0036】本実施例により、カメラ信号処理により生
成されたディジタル画像信号に、新たにソフトウェアに
よるディジタル信号処理を施すことが可能となる。
成されたディジタル画像信号に、新たにソフトウェアに
よるディジタル信号処理を施すことが可能となる。
【0037】本発明の第2の実施例を図3、図4及び図
5を用いて説明する。図3は、本発明におけるディジタ
ルカメラ装置の構成を示すブロック図であり、図4は、
同ブロック図におけるメモリコントローラ10、図4は
カメラ信号処理回路5の内部構成をそれぞれ模式したブ
ロック図である。
5を用いて説明する。図3は、本発明におけるディジタ
ルカメラ装置の構成を示すブロック図であり、図4は、
同ブロック図におけるメモリコントローラ10、図4は
カメラ信号処理回路5の内部構成をそれぞれ模式したブ
ロック図である。
【0038】図4において、21は入力バッファ、22
は論理回路、23は出力バッファである。また、図5に
おいて、31は入力バッファ、32は論路回路、33は
入出力バッファ、34はインバータ、35はスイッチで
ある。図3に示すディジタルカメラ装置は、上記第1の
実施例の構成要素の1つであるスイッチ15を削除する
代わりに、図4及び図5で示すような回路をメモリコン
トローラ10、カメラ信号処理回路5、マイクロコント
ローラ14に付加したものであり、以下説明する動作を
除けば、第1の実施例と同じ動作をする。
は論理回路、23は出力バッファである。また、図5に
おいて、31は入力バッファ、32は論路回路、33は
入出力バッファ、34はインバータ、35はスイッチで
ある。図3に示すディジタルカメラ装置は、上記第1の
実施例の構成要素の1つであるスイッチ15を削除する
代わりに、図4及び図5で示すような回路をメモリコン
トローラ10、カメラ信号処理回路5、マイクロコント
ローラ14に付加したものであり、以下説明する動作を
除けば、第1の実施例と同じ動作をする。
【0039】ユーザのSW操作により、上記記憶モード
に切り替わると、タイミング発生回路9は、メモリコン
トローラ10、カメラ信号処理回路5に発生している動
作クロックパルスCK3、CK4を切り替える。これに
より、メモリコントローラ10の内部では、バッファメ
モリ16のコントロールパルスCP1及びアドレスAd
1を論理回路22で生成する。生成されたコントロール
パルスCP1とアドレスAd1は、出力バッファ23に
入力される。ここで、上記コントロールパルスCP1と
アドレスAd1用の出力バッファは、図示した通り、公
知の技術であるトライステート回路で構成している。
に切り替わると、タイミング発生回路9は、メモリコン
トローラ10、カメラ信号処理回路5に発生している動
作クロックパルスCK3、CK4を切り替える。これに
より、メモリコントローラ10の内部では、バッファメ
モリ16のコントロールパルスCP1及びアドレスAd
1を論理回路22で生成する。生成されたコントロール
パルスCP1とアドレスAd1は、出力バッファ23に
入力される。ここで、上記コントロールパルスCP1と
アドレスAd1用の出力バッファは、図示した通り、公
知の技術であるトライステート回路で構成している。
【0040】出力のコントロールを行う同回路のa端子
には、論理回路22より記憶モード、再生モード等メモ
リコントローラ10の処理モードであることを検知する
とHレベルになる制御信号Cont1が論理回路22よ
り入力されており、上記処理モードになると、同回路c
端子からコントロールパルスCP1、アドレスAd1を
出力し、バッファメモリ16をアクセスする。カメラ信
号処理回路5の内部では、記録モードにおいては論理回
路32で生成したディジタル画像信号Daを入出力バッ
ファに出力し、再生モードにおいては、入出力バッファ
より入力されるディジタル画像信号Daを論理回路32
を経て外部へ出力する。ここで、ディジタル画像信号D
a用の入出力バッファは、図示した通り、トライステー
ト回路を2個、入出力端子を逆向きに接続し、出力のコ
ントロールを行う同回路のa及びd端子には、論理回路
32より、記憶モードであることを検知するとHレベ
ル、再生モードであることを検知するとLレベルになる
制御信号Cont2と、インバータ34により同制御信
号Cont2の逆相となる制御信号が入力されており、
双方向のデータの入出力が可能な構成としている。
には、論理回路22より記憶モード、再生モード等メモ
リコントローラ10の処理モードであることを検知する
とHレベルになる制御信号Cont1が論理回路22よ
り入力されており、上記処理モードになると、同回路c
端子からコントロールパルスCP1、アドレスAd1を
出力し、バッファメモリ16をアクセスする。カメラ信
号処理回路5の内部では、記録モードにおいては論理回
路32で生成したディジタル画像信号Daを入出力バッ
ファに出力し、再生モードにおいては、入出力バッファ
より入力されるディジタル画像信号Daを論理回路32
を経て外部へ出力する。ここで、ディジタル画像信号D
a用の入出力バッファは、図示した通り、トライステー
ト回路を2個、入出力端子を逆向きに接続し、出力のコ
ントロールを行う同回路のa及びd端子には、論理回路
32より、記憶モードであることを検知するとHレベ
ル、再生モードであることを検知するとLレベルになる
制御信号Cont2と、インバータ34により同制御信
号Cont2の逆相となる制御信号が入力されており、
双方向のデータの入出力が可能な構成としている。
【0041】さらに、論理回路32は、記憶モード、再
生モード等カメラ信号処理回路5の処理モードであるこ
とを検知すると、スイッチ35を閉じ、上記したマイク
ロコントローラ14の処理モードを検知すると、同スイ
ッチを開く制御パルスCont3を出力する。これによ
り、記憶モードにおいては、メモリコントローラの出力
するコントロールパルスCP1及びアドレスAd1に同
期してディジタル映像信号Daをバッファメモリ16に
出力する。再生モードにおいては、メモリコントローラ
の出力するコントロールパルスCP1及びアドレスAd
1に同期してバッファメモリ16が出力するディジタル
映像信号Daを論理回路32に入力する。更に、マイク
ロコントローラ14の処理モードにおいては、論理回路
32とバッファメモリ16は切断される。このとき、制
御信号Cont1はH、Lレベルどちらであっても構わ
ない。
生モード等カメラ信号処理回路5の処理モードであるこ
とを検知すると、スイッチ35を閉じ、上記したマイク
ロコントローラ14の処理モードを検知すると、同スイ
ッチを開く制御パルスCont3を出力する。これによ
り、記憶モードにおいては、メモリコントローラの出力
するコントロールパルスCP1及びアドレスAd1に同
期してディジタル映像信号Daをバッファメモリ16に
出力する。再生モードにおいては、メモリコントローラ
の出力するコントロールパルスCP1及びアドレスAd
1に同期してバッファメモリ16が出力するディジタル
映像信号Daを論理回路32に入力する。更に、マイク
ロコントローラ14の処理モードにおいては、論理回路
32とバッファメモリ16は切断される。このとき、制
御信号Cont1はH、Lレベルどちらであっても構わ
ない。
【0042】マイクロコントローラ14においては、コ
ントロールパルスCP2及びアドレスAd2の出力バッ
ファを、上記メモリコントローラ10と、ディジタル画
像信号Daの入出力バッファを、上記カメラ信号処理回
路5と同様な回路構成とする。これにより、マイクロコ
ントローラ14の処理モードにおいては、マイクロコン
トローラ14がバッファメモリ16をアクセスし、記憶
/再生モードにおいては、メモリコントローラ10及び
カメラ信号処理回路5がバッファメモリ16をアクセス
することが可能となり、第1の実施例で説明したのと同
様の動作が可能となる。
ントロールパルスCP2及びアドレスAd2の出力バッ
ファを、上記メモリコントローラ10と、ディジタル画
像信号Daの入出力バッファを、上記カメラ信号処理回
路5と同様な回路構成とする。これにより、マイクロコ
ントローラ14の処理モードにおいては、マイクロコン
トローラ14がバッファメモリ16をアクセスし、記憶
/再生モードにおいては、メモリコントローラ10及び
カメラ信号処理回路5がバッファメモリ16をアクセス
することが可能となり、第1の実施例で説明したのと同
様の動作が可能となる。
【0043】本発明の第3の実施例を図6を用いて説明
する。図6は、本発明におけるディジタルカメラ装置の
構成を示すブロック図である。同図において、40はメ
モリであり、同メモリを制御するコントロールパルスC
PとアドレスAd及び入出力のデータラインが、バッフ
ァメモリ16のそれと共用となっていることと、同メモ
リをアクセスすることを示すチップイネーブル(CE)
がマイクロコントローラ14から供給されていることを
除けば、その構成は本発明第2の実施例と同じである。
以下、本実施例における動作を説明する。
する。図6は、本発明におけるディジタルカメラ装置の
構成を示すブロック図である。同図において、40はメ
モリであり、同メモリを制御するコントロールパルスC
PとアドレスAd及び入出力のデータラインが、バッフ
ァメモリ16のそれと共用となっていることと、同メモ
リをアクセスすることを示すチップイネーブル(CE)
がマイクロコントローラ14から供給されていることを
除けば、その構成は本発明第2の実施例と同じである。
以下、本実施例における動作を説明する。
【0044】マイクロコントローラ14によりソフトウ
ェアのディジタル画像処理が施されたディジタル画像信
号Daは、上記第1及び第2の実施例で説明した動作に
より、バッファメモリ16に記憶される。ユーザは、上
記した再生モードにすることで、記憶されたディジタル
画像信号Daを、外部に出力し、モニタ等の表示手段を
用いてその処理の結果を確認する。その後、記憶するこ
とに決定すると、コントロールパネル11にあるSWを
操作することにより、バッファメモリ16のアクセス
を、再びマイクロコントローラ14に戻す。但し、この
確認動作はユーザの手を煩わすことなく自動で行っても
よいし、この確認動作自体を省略しても構わない。マイ
クロコントローラ14は、バッファメモリ16に記憶さ
れているディジタル画像データDaを読み込む。さら
に、CEを制御してメモリ40のアクセスを開始し、順
次ディジタル画像データDaをメモリ40に書き込む。
以上の動作により、カメラ信号処理回路5とマイクロコ
ントローラ14のディジタル信号処理により生成された
ディジタル画像信号はメモリ40に記憶される。
ェアのディジタル画像処理が施されたディジタル画像信
号Daは、上記第1及び第2の実施例で説明した動作に
より、バッファメモリ16に記憶される。ユーザは、上
記した再生モードにすることで、記憶されたディジタル
画像信号Daを、外部に出力し、モニタ等の表示手段を
用いてその処理の結果を確認する。その後、記憶するこ
とに決定すると、コントロールパネル11にあるSWを
操作することにより、バッファメモリ16のアクセス
を、再びマイクロコントローラ14に戻す。但し、この
確認動作はユーザの手を煩わすことなく自動で行っても
よいし、この確認動作自体を省略しても構わない。マイ
クロコントローラ14は、バッファメモリ16に記憶さ
れているディジタル画像データDaを読み込む。さら
に、CEを制御してメモリ40のアクセスを開始し、順
次ディジタル画像データDaをメモリ40に書き込む。
以上の動作により、カメラ信号処理回路5とマイクロコ
ントローラ14のディジタル信号処理により生成された
ディジタル画像信号はメモリ40に記憶される。
【0045】これにより、バッファメモリ16は新たな
ディジタル画像データDaを記憶し、マイクロコントロ
ーラ14はそのディジタル画像データDaにソフトウェ
アによるディジタル信号処理が可能となる。また、メモ
リ40に記憶されたディジタル画像データDaは、上記
と逆の動作により、マイクロコンピュータ14を介して
バッファメモリ16に転送し、上記再生モードにするこ
とにより、出力端子18若しくは19より外部出力が可
能となる。これを繰り返すことにより、本発明のディジ
タルカメラ装置は、複数枚あるいは数シーンのディジタ
ル画像データの処理と記憶、再生が可能となる。ここ
で、メモリ40に電気的に書き込み/消去が可能で、記
憶保持のための電源が不要であるフラッシュ型メモリを
用いれば、外部に特別な記憶装置を用いることなくディ
ジタル画像信号を電源の供給無しで保持することが可能
となる。
ディジタル画像データDaを記憶し、マイクロコントロ
ーラ14はそのディジタル画像データDaにソフトウェ
アによるディジタル信号処理が可能となる。また、メモ
リ40に記憶されたディジタル画像データDaは、上記
と逆の動作により、マイクロコンピュータ14を介して
バッファメモリ16に転送し、上記再生モードにするこ
とにより、出力端子18若しくは19より外部出力が可
能となる。これを繰り返すことにより、本発明のディジ
タルカメラ装置は、複数枚あるいは数シーンのディジタ
ル画像データの処理と記憶、再生が可能となる。ここ
で、メモリ40に電気的に書き込み/消去が可能で、記
憶保持のための電源が不要であるフラッシュ型メモリを
用いれば、外部に特別な記憶装置を用いることなくディ
ジタル画像信号を電源の供給無しで保持することが可能
となる。
【0046】本発明の第4の実施例を図7を用いて説明
する。図7は、本発明におけるディジタルカメラ装置の
構成の1部を示すブロック図であり、特にディジタル信
号処理されるディジタル画像信号Daの流れを示してい
る。同図において、16はバッファメモリであり、内部
のメモリ空間を示している。また、14はマイクロコン
トローラであり、ソフトウェア処理の一部を模式的に示
している。本実施例は、本発明のディジタルカメラ装置
において、特に静止画を取り扱ったものあり、その静止
画処理の1部である画像圧縮/伸長をマイクロコントロ
ーラ14を用いてソフトウェア処理で行うものである。
する。図7は、本発明におけるディジタルカメラ装置の
構成の1部を示すブロック図であり、特にディジタル信
号処理されるディジタル画像信号Daの流れを示してい
る。同図において、16はバッファメモリであり、内部
のメモリ空間を示している。また、14はマイクロコン
トローラであり、ソフトウェア処理の一部を模式的に示
している。本実施例は、本発明のディジタルカメラ装置
において、特に静止画を取り扱ったものあり、その静止
画処理の1部である画像圧縮/伸長をマイクロコントロ
ーラ14を用いてソフトウェア処理で行うものである。
【0047】上記画像圧縮/伸長は、特に限定はしない
が、ここでは公知の技術でも代表的なJPEG(Joint P
hotographic Experts Group)方式を用いたときの動作を
以下に説明する。ユーザが、あるシャッタチャンスにコ
ントロールパネル11にあるSWを操作することによ
り、フィールド若しくフレームのディジタル画像データ
Daはバッファメモリ16に、第1の実施例で説明した
動作により記憶される。このとき、バッファメモリ16
はそのメモリ空間が図示したようにAとBの2つのエリ
アに分けられており、上記ディジタル画像信号DaはA
のエリアに記憶されるよう、メモリコントローラ10に
よりアドレス制御されている。その後、マイクロコンピ
ュータ14によるソフトウェア処理モードになると、以
下に示すJPEG処理を行う。
が、ここでは公知の技術でも代表的なJPEG(Joint P
hotographic Experts Group)方式を用いたときの動作を
以下に説明する。ユーザが、あるシャッタチャンスにコ
ントロールパネル11にあるSWを操作することによ
り、フィールド若しくフレームのディジタル画像データ
Daはバッファメモリ16に、第1の実施例で説明した
動作により記憶される。このとき、バッファメモリ16
はそのメモリ空間が図示したようにAとBの2つのエリ
アに分けられており、上記ディジタル画像信号DaはA
のエリアに記憶されるよう、メモリコントローラ10に
よりアドレス制御されている。その後、マイクロコンピ
ュータ14によるソフトウェア処理モードになると、以
下に示すJPEG処理を行う。
【0048】先ず、JPEG圧縮の動作を説明する。A
のエリアに記憶されたディジタル画像信号Daは、マイ
クロコントローラ14の8×8ブロックR/W(Read/Wr
ite)処理部51に、縦8画素×横8画素の計64画素単
位で読み込まれる。この8×8のディジタル画像信号D
aはDCT(Discrete Cosine Transform)/逆DCT処
理部52に入力されることにより、DCT変換され直流
成分と交流成分に分けられる。DCT変換後のディジタ
ル画像信号Daは量子化/逆量子化処理部53で、量子
化テーブル54に格納されている量子化テーブルデータ
により量子化され、更にハフマン符号化/復号化処理部
55で、ハフマンテーブル56に格納されているハフマ
ンテーブルデータによりハフマン符号化される。ハフマ
ン符号化されたディジタル画像信号Daは可変長に圧縮
された画像信号であり、ビットストリームR/W処理部
57により、バッファメモリ16のBのエリアに書き込
まれる。以上の動作により、バッファメモリのAのエリ
アに記憶された原画像であるディジタル画像信号Da
は、8×8ブロックごとにJPEG圧縮され、バッファ
メモリ16のBのエリアに記憶される。尚、画像信号の
前後に含まれる各種付帯情報は、ビットストリームR/
W制御部で適時付加される。
のエリアに記憶されたディジタル画像信号Daは、マイ
クロコントローラ14の8×8ブロックR/W(Read/Wr
ite)処理部51に、縦8画素×横8画素の計64画素単
位で読み込まれる。この8×8のディジタル画像信号D
aはDCT(Discrete Cosine Transform)/逆DCT処
理部52に入力されることにより、DCT変換され直流
成分と交流成分に分けられる。DCT変換後のディジタ
ル画像信号Daは量子化/逆量子化処理部53で、量子
化テーブル54に格納されている量子化テーブルデータ
により量子化され、更にハフマン符号化/復号化処理部
55で、ハフマンテーブル56に格納されているハフマ
ンテーブルデータによりハフマン符号化される。ハフマ
ン符号化されたディジタル画像信号Daは可変長に圧縮
された画像信号であり、ビットストリームR/W処理部
57により、バッファメモリ16のBのエリアに書き込
まれる。以上の動作により、バッファメモリのAのエリ
アに記憶された原画像であるディジタル画像信号Da
は、8×8ブロックごとにJPEG圧縮され、バッファ
メモリ16のBのエリアに記憶される。尚、画像信号の
前後に含まれる各種付帯情報は、ビットストリームR/
W制御部で適時付加される。
【0049】以上の動作により、バッファメモリ16に
は原画像と圧縮信号といったディジタル画像信号Daを
AとB別々2つのエリアに記憶することができる。これ
により、JPEG圧縮処理を施した後でも前述した再生
モードを用いれば、JPEG圧縮後のディジタル画像信
号Daを出力端子19から出力するばかりでなく、原画
像であるディジタル画像信号Daもディジタルならば出
力端子19から、アナログならば出力端子18から出力
することが可能となる。
は原画像と圧縮信号といったディジタル画像信号Daを
AとB別々2つのエリアに記憶することができる。これ
により、JPEG圧縮処理を施した後でも前述した再生
モードを用いれば、JPEG圧縮後のディジタル画像信
号Daを出力端子19から出力するばかりでなく、原画
像であるディジタル画像信号Daもディジタルならば出
力端子19から、アナログならば出力端子18から出力
することが可能となる。
【0050】次に、JPEG伸長の動作を説明する。B
のエリアに記憶されたJPEG圧縮データであるディジ
タル画像信号Daは、マイクロコントローラ14のビッ
トストリームR/W制御部により読み込まれ、画像信号
と付帯情報に分離される。画像信号は付帯情報を基にハ
フマン符号化/復号化処理部55でハフマン復号化さ
れ、量子化/逆量子化処理部53で逆量子化される。更
に、DCT/逆DCT処理部52で逆DCT変換され、
8×8ブロックR/W処理部51により、バッファメモ
リ16のAのエリアに伸長されたディジタル画像信号D
aとして記憶される。
のエリアに記憶されたJPEG圧縮データであるディジ
タル画像信号Daは、マイクロコントローラ14のビッ
トストリームR/W制御部により読み込まれ、画像信号
と付帯情報に分離される。画像信号は付帯情報を基にハ
フマン符号化/復号化処理部55でハフマン復号化さ
れ、量子化/逆量子化処理部53で逆量子化される。更
に、DCT/逆DCT処理部52で逆DCT変換され、
8×8ブロックR/W処理部51により、バッファメモ
リ16のAのエリアに伸長されたディジタル画像信号D
aとして記憶される。
【0051】以上の動作により、上記したJPEG圧縮
処理と同様にJPEG伸長処理後は、バッファメモリ1
6に圧縮信号と伸長画像のディジタル画像信号DaをB
とAの2つのエリアに記憶することができ、上記再生モ
ードによりJPEG圧縮後のディジタル画像信号Da及
びJPEG伸長後のディジタル画像信号Daを出力端子
18と出力端子19より出力することができる。
処理と同様にJPEG伸長処理後は、バッファメモリ1
6に圧縮信号と伸長画像のディジタル画像信号DaをB
とAの2つのエリアに記憶することができ、上記再生モ
ードによりJPEG圧縮後のディジタル画像信号Da及
びJPEG伸長後のディジタル画像信号Daを出力端子
18と出力端子19より出力することができる。
【0052】したがって、本発明を用いれば、バッファ
メモリ16をアクセスするだけで外部に接続したモニタ
などに直接出画可能な画像信号の記憶と再生、JPEG
圧縮/伸長された画像信号の生成及び外部出力が可能と
なる。
メモリ16をアクセスするだけで外部に接続したモニタ
などに直接出画可能な画像信号の記憶と再生、JPEG
圧縮/伸長された画像信号の生成及び外部出力が可能と
なる。
【0053】本発明の第5の実施例を図8を用いて説明
する。図8は、本発明におけるディジタルカメラ装置の
構成の1部を示すブロック図であり、特にディジタル信
号処理されるディジタル画像信号Daの流れを示してい
る。同図において、16はバッファメモリ、40はメモ
リであり、共に内部のメモリ空間を、14はマイクロコ
ントローラであり、ソフトウェア処理の1部を模式的に
示している。本実施例は、前述した第4の実施例に、新
たにメモリ40を付加したもので、静止画処理の1部で
あるJPEG画像圧縮/伸長と、圧縮データ記憶用のメ
モリ40の制御をマイクロコントローラ14を用いてソ
フトウェア処理で行うものである。
する。図8は、本発明におけるディジタルカメラ装置の
構成の1部を示すブロック図であり、特にディジタル信
号処理されるディジタル画像信号Daの流れを示してい
る。同図において、16はバッファメモリ、40はメモ
リであり、共に内部のメモリ空間を、14はマイクロコ
ントローラであり、ソフトウェア処理の1部を模式的に
示している。本実施例は、前述した第4の実施例に、新
たにメモリ40を付加したもので、静止画処理の1部で
あるJPEG画像圧縮/伸長と、圧縮データ記憶用のメ
モリ40の制御をマイクロコントローラ14を用いてソ
フトウェア処理で行うものである。
【0054】先ず、JPEG圧縮から記憶に至るまでの
動作を説明する。
動作を説明する。
【0055】バッファメモリ16のAのエリアに記憶さ
れたディジタル画像信号Daは、マイクロコントローラ
14に読み込まれ、JPEG圧縮/伸長処理部61に入
力される。このJPEG圧縮/伸長処理部61は、上記
第4の実施例における8×8ブロックR/W処理部51
とDCT/逆DCT処理部52と量子化/逆量子化処理
部53と量子化テーブル54とハフマン符号化/復号化
処理部55とハフマンテーブル56及びビットストリー
ムR/W処理部57を1つのソフトウェア処理としてま
とめたものであり、上記と同様の動作により、JPEG
圧縮したディジタル画像信号Daをバッファメモリ16
のBのエリアに書き込む。1画面分のJPEG圧縮処理
が終了した後、ユーザのコントロールパネル11のSW
操作あるいはJPEG圧縮処理の終了に連動して、マイ
クロコントローラ14はバッファメモリ16のBのエリ
アに記憶されたJPEG圧縮後のディジタル画像信号D
aをメモリR/W処理部62に読み込む。メモリR/W
処理部62は、メモリ40を例えば図示したようなC,
D,E,Fの4つのエリアにメモリ空間を分割して管理
しており、JPEG圧縮されたディジタル画像信号Da
は、その1つのエリア(ここではCのエリア)に記憶す
るよう制御される。
れたディジタル画像信号Daは、マイクロコントローラ
14に読み込まれ、JPEG圧縮/伸長処理部61に入
力される。このJPEG圧縮/伸長処理部61は、上記
第4の実施例における8×8ブロックR/W処理部51
とDCT/逆DCT処理部52と量子化/逆量子化処理
部53と量子化テーブル54とハフマン符号化/復号化
処理部55とハフマンテーブル56及びビットストリー
ムR/W処理部57を1つのソフトウェア処理としてま
とめたものであり、上記と同様の動作により、JPEG
圧縮したディジタル画像信号Daをバッファメモリ16
のBのエリアに書き込む。1画面分のJPEG圧縮処理
が終了した後、ユーザのコントロールパネル11のSW
操作あるいはJPEG圧縮処理の終了に連動して、マイ
クロコントローラ14はバッファメモリ16のBのエリ
アに記憶されたJPEG圧縮後のディジタル画像信号D
aをメモリR/W処理部62に読み込む。メモリR/W
処理部62は、メモリ40を例えば図示したようなC,
D,E,Fの4つのエリアにメモリ空間を分割して管理
しており、JPEG圧縮されたディジタル画像信号Da
は、その1つのエリア(ここではCのエリア)に記憶す
るよう制御される。
【0056】次に、JPEG伸長とその再生までの動作
を説明する。
を説明する。
【0057】上記JPEG圧縮、記憶処理によってメモ
リ40に記憶されている複数枚のディジタル画像信号D
aのうち、ユーザのコントロールパネル11のSW操作
等により1枚分のディジタル画像信号Daを記憶したエ
リア(ここではCエリア)がアクセスされ、マイクロコ
ントローラ14のメモリR/W処理部62に読み込ま
れ、順次バッファメモリ16のBのエリアに書き込まれ
る。このJPEG圧縮されたディジタル画像信号Da
は、再びマイクロコントローラ14に読み込まれ、JP
EG圧縮/伸長処理部61によりJPEG伸長が行わ
れ、バッファメモリ16のAのエリアに書き込まれる。
以上の動作により、JPEG圧縮、記憶時であれば、圧
縮されたディジタル画像信号Daが、JPEG伸長、再
生時であれば、メモリ40から読み出されたすでに圧縮
されたディジタル画像信号Daが、一時バッファメモリ
16のBのエリアに記憶される。
リ40に記憶されている複数枚のディジタル画像信号D
aのうち、ユーザのコントロールパネル11のSW操作
等により1枚分のディジタル画像信号Daを記憶したエ
リア(ここではCエリア)がアクセスされ、マイクロコ
ントローラ14のメモリR/W処理部62に読み込ま
れ、順次バッファメモリ16のBのエリアに書き込まれ
る。このJPEG圧縮されたディジタル画像信号Da
は、再びマイクロコントローラ14に読み込まれ、JP
EG圧縮/伸長処理部61によりJPEG伸長が行わ
れ、バッファメモリ16のAのエリアに書き込まれる。
以上の動作により、JPEG圧縮、記憶時であれば、圧
縮されたディジタル画像信号Daが、JPEG伸長、再
生時であれば、メモリ40から読み出されたすでに圧縮
されたディジタル画像信号Daが、一時バッファメモリ
16のBのエリアに記憶される。
【0058】したがって、本発明を用いれば、一連の処
理(例えば1画面分のJPEG圧縮/伸長)でアクセス
するメモリが1つで済むため、複数の異なったタイプの
メモリのアクセスを、あるディジタル画像処理の最中に
切り替えて行うと言った複雑な処理を回避することがで
きる。ここで言う異なったタイプのメモリとは、例えば
DRAM、SDRAM、SRAM、フラッシュメモリ、
EEPROM等のアクセス方法の異なるものである。
理(例えば1画面分のJPEG圧縮/伸長)でアクセス
するメモリが1つで済むため、複数の異なったタイプの
メモリのアクセスを、あるディジタル画像処理の最中に
切り替えて行うと言った複雑な処理を回避することがで
きる。ここで言う異なったタイプのメモリとは、例えば
DRAM、SDRAM、SRAM、フラッシュメモリ、
EEPROM等のアクセス方法の異なるものである。
【0059】本発明の第6の実施例を図9を用いて説明
する。図9は、本発明におけるディジタルカメラ装置の
構成の1部を示すブロック図であり、特にディジタル信
号処理されるディジタル画像信号Daの流れを示してい
る。同図において、16はバッファメモリ、40はメモ
リであり、共に内部のメモリ空間を、14はマイクロコ
ントローラであり、ソフトウェア処理の1部を模式的に
示している。また、72は入出力端子、73はパーソナ
ルコンピュータ(以下PCと称す)である。本実施例
は、前述した第5の実施例におけるマイクロコンピュー
タ14内に、外部機器とディジタル画像信号等のディジ
タルデータの入出力を行う外部I/F処理部を設け、入
出力端子19を介して外部機器と通信をソフトウェア処
理で行うものである。
する。図9は、本発明におけるディジタルカメラ装置の
構成の1部を示すブロック図であり、特にディジタル信
号処理されるディジタル画像信号Daの流れを示してい
る。同図において、16はバッファメモリ、40はメモ
リであり、共に内部のメモリ空間を、14はマイクロコ
ントローラであり、ソフトウェア処理の1部を模式的に
示している。また、72は入出力端子、73はパーソナ
ルコンピュータ(以下PCと称す)である。本実施例
は、前述した第5の実施例におけるマイクロコンピュー
タ14内に、外部機器とディジタル画像信号等のディジ
タルデータの入出力を行う外部I/F処理部を設け、入
出力端子19を介して外部機器と通信をソフトウェア処
理で行うものである。
【0060】先ず、本発明のディジタルカメラ装置が、
ディジタル画像信号DaをPC73へ転送する動作を説
明する。PC73とマイクロコントローラ14が通信状
態に入り、PC73よりメモリ40に記憶されているJ
PEG圧縮されたディジタル画像信号Daの出力要求が
あると、外部I/F処理部は何枚目に記憶したディジタ
ル画像信号Daが要求されたかを検出する。メモリR/
W制御部は、その何枚目に相当するメモリ40のエリア
(ここではCエリア)をアクセスし、圧縮されたディジ
タル画像信号Daをバッファメモリ16のBのエリアに
転送する。PC73の要求するディジタル画像信号が圧
縮データであれば、Bのエリアにある圧縮されたディジ
タル画像信号Daを外部I/F処理部71は出力端子7
2を介してPC73に出力する。また、PC73の要求
するディジタル画像信号が非圧縮データであれば、エリ
アBに記憶してあるJPEG圧縮されたディジタル画像
信号Daは、再びマイクロコントローラ14に読み込ま
れ、JPEG圧縮/伸長処理部61によりJPEG伸長
が行われ、バッファメモリ16のAのエリアに書き込ま
れる。その後、外部I/F処理部71は、Aのエリアに
ある伸長されたディジタル画像信号Daを入出力端子7
2を介してPC73に出力する。
ディジタル画像信号DaをPC73へ転送する動作を説
明する。PC73とマイクロコントローラ14が通信状
態に入り、PC73よりメモリ40に記憶されているJ
PEG圧縮されたディジタル画像信号Daの出力要求が
あると、外部I/F処理部は何枚目に記憶したディジタ
ル画像信号Daが要求されたかを検出する。メモリR/
W制御部は、その何枚目に相当するメモリ40のエリア
(ここではCエリア)をアクセスし、圧縮されたディジ
タル画像信号Daをバッファメモリ16のBのエリアに
転送する。PC73の要求するディジタル画像信号が圧
縮データであれば、Bのエリアにある圧縮されたディジ
タル画像信号Daを外部I/F処理部71は出力端子7
2を介してPC73に出力する。また、PC73の要求
するディジタル画像信号が非圧縮データであれば、エリ
アBに記憶してあるJPEG圧縮されたディジタル画像
信号Daは、再びマイクロコントローラ14に読み込ま
れ、JPEG圧縮/伸長処理部61によりJPEG伸長
が行われ、バッファメモリ16のAのエリアに書き込ま
れる。その後、外部I/F処理部71は、Aのエリアに
ある伸長されたディジタル画像信号Daを入出力端子7
2を介してPC73に出力する。
【0061】ここで、PC73の要求するディジタル画
像信号が圧縮データであっても、JPEG圧縮/伸長処
理部61によりJPEG伸長を行い、前述した再生モー
ドで出力端子18より外部モニタ等に出力することによ
り、ユーザが何を撮影したかを確認することが可能であ
ることは言うまでもない。以上の動作により、PC73
が要求するディジタル画像信号Daは、圧縮/非圧縮の
いずれの形式であっても、マイクロコントローラ14か
ら出力可能である。
像信号が圧縮データであっても、JPEG圧縮/伸長処
理部61によりJPEG伸長を行い、前述した再生モー
ドで出力端子18より外部モニタ等に出力することによ
り、ユーザが何を撮影したかを確認することが可能であ
ることは言うまでもない。以上の動作により、PC73
が要求するディジタル画像信号Daは、圧縮/非圧縮の
いずれの形式であっても、マイクロコントローラ14か
ら出力可能である。
【0062】次に、PC73から本発明のディジタルカ
メラ装置へ、ディジタル画像信号Daを転送する動作を
説明する。PC73とマイクロコントローラ14が通信
状態に入り、PC73よりディジタル画像信号Daの入
力要求があると、外部I/F処理部はPC73からの入
力を受け付け、入出力端子72を介してPC73よりデ
ィジタル画像信号Daがマイクロコントローラ14に入
力される。入力されたディジタル画像信号Daは、外部
I/F処理部71で非圧縮データか圧縮データかを判別
され、非圧縮データであればバッファメモリ16のエリ
アAに、圧縮データであればバッファメモリ16のエリ
アBにディジタル画像信号Daを書き込まれる。エリア
Aに記憶された非圧縮のディジタル画像信号Daは、再
びマイクロコントローラ14に読み込まれ、JPEG圧
縮/伸長処理部61によりJPEG圧縮が行われ、バッ
ファメモリ16のエリアBに書き込まれる。従って、P
C73から入力されたディジタル画像信号Daは、圧縮
/非圧縮データに関わらず変換され圧縮データの形式で
バッファメモリ16のエリアBに記憶される。この圧縮
されたディジタル画像信号Daは、メモリR/W処理部
によりメモリ40のユーザの指定するエリア(ここでは
エリアC)に書き込まれる。
メラ装置へ、ディジタル画像信号Daを転送する動作を
説明する。PC73とマイクロコントローラ14が通信
状態に入り、PC73よりディジタル画像信号Daの入
力要求があると、外部I/F処理部はPC73からの入
力を受け付け、入出力端子72を介してPC73よりデ
ィジタル画像信号Daがマイクロコントローラ14に入
力される。入力されたディジタル画像信号Daは、外部
I/F処理部71で非圧縮データか圧縮データかを判別
され、非圧縮データであればバッファメモリ16のエリ
アAに、圧縮データであればバッファメモリ16のエリ
アBにディジタル画像信号Daを書き込まれる。エリア
Aに記憶された非圧縮のディジタル画像信号Daは、再
びマイクロコントローラ14に読み込まれ、JPEG圧
縮/伸長処理部61によりJPEG圧縮が行われ、バッ
ファメモリ16のエリアBに書き込まれる。従って、P
C73から入力されたディジタル画像信号Daは、圧縮
/非圧縮データに関わらず変換され圧縮データの形式で
バッファメモリ16のエリアBに記憶される。この圧縮
されたディジタル画像信号Daは、メモリR/W処理部
によりメモリ40のユーザの指定するエリア(ここでは
エリアC)に書き込まれる。
【0063】このユーザのエリア指定は、前述したコン
トロールパネル11のSW操作でも、PC73からでも
構わない。また、PC73へディジタル画像信号を出力
するときと同様に、PC73から入力されるディジタル
画像信号が圧縮データであっても、JPEG圧縮/伸長
処理部61によりJPEG伸長を行い、前述した再生モ
ードで出力端子18より外部モニタ等に出力することに
より、ユーザが、PC73から入力された画像の内容を
確認することも可能である。
トロールパネル11のSW操作でも、PC73からでも
構わない。また、PC73へディジタル画像信号を出力
するときと同様に、PC73から入力されるディジタル
画像信号が圧縮データであっても、JPEG圧縮/伸長
処理部61によりJPEG伸長を行い、前述した再生モ
ードで出力端子18より外部モニタ等に出力することに
より、ユーザが、PC73から入力された画像の内容を
確認することも可能である。
【0064】以上の動作により、PC73から入力され
るディジタル画像信号Daは、圧縮/非圧縮のいずれの
形式であっても、メモリ40に記憶することが可能であ
る。したがって、本発明のディジタルカメラ装置は、P
C等の外部機器とのディジタル画像信号Daの入出力
が、マイクロコントローラ14のソフトウェア処理によ
り、入出力されるディジタル画像信号Daの形式によら
ず可能となる。
るディジタル画像信号Daは、圧縮/非圧縮のいずれの
形式であっても、メモリ40に記憶することが可能であ
る。したがって、本発明のディジタルカメラ装置は、P
C等の外部機器とのディジタル画像信号Daの入出力
が、マイクロコントローラ14のソフトウェア処理によ
り、入出力されるディジタル画像信号Daの形式によら
ず可能となる。
【0065】本発明の第7の実施例を図10及び図11
を用いて説明する。図10は、本発明におけるディジタ
ルカメラ装置の構成の1部であるバッファメモリ16の
メモリ空間を模式的に示しており、図10は、バッファ
メモリ16のアクセスする各パルスタイミングの1例を
示している。本実施例は、前述した第4の実施例におけ
るバッファメモリ18のアドレス制御に関するものであ
り、以下に動作を説明する。
を用いて説明する。図10は、本発明におけるディジタ
ルカメラ装置の構成の1部であるバッファメモリ16の
メモリ空間を模式的に示しており、図10は、バッファ
メモリ16のアクセスする各パルスタイミングの1例を
示している。本実施例は、前述した第4の実施例におけ
るバッファメモリ18のアドレス制御に関するものであ
り、以下に動作を説明する。
【0066】カメラ信号処理回路5で生成したディジタ
ル画像信号Daは、上記説明した記憶モードにより、メ
モリコントローラ10がバッファメモリ16をアクセス
して、バッファメモリ16のエリアAに書き込まれる。
このとき、通常は図10(a)に示すように、実際の画
像と2次元的に同じか、それに準拠した位置に相当する
アドレスに書き込まれるが、本発明では、同図(a)の
81に示す縦8画素×横8画素の計64画素を1つのブ
ロックとして、その1行目の8画素に続いて2行目の8
画素を同じ行アドレスに連続に書き込まれるよう制御す
る。3行目以降の8画素も同様に制御され、1ブロック
分の画像データは、同図(b)の82に示すような1行
のデータブロックになる。
ル画像信号Daは、上記説明した記憶モードにより、メ
モリコントローラ10がバッファメモリ16をアクセス
して、バッファメモリ16のエリアAに書き込まれる。
このとき、通常は図10(a)に示すように、実際の画
像と2次元的に同じか、それに準拠した位置に相当する
アドレスに書き込まれるが、本発明では、同図(a)の
81に示す縦8画素×横8画素の計64画素を1つのブ
ロックとして、その1行目の8画素に続いて2行目の8
画素を同じ行アドレスに連続に書き込まれるよう制御す
る。3行目以降の8画素も同様に制御され、1ブロック
分の画像データは、同図(b)の82に示すような1行
のデータブロックになる。
【0067】しかる後、JPEG圧縮の動作が開始され
ると、マイクロコントローラ14はバッファメモリ16
から縦8画素×横8画素の計64画素を1つのブロック
としてディジタル画像信号Daを読み出し、DCT変
換、さらにハフマン符号化を施して圧縮されたビットス
トリームを生成し、バッファメモリ16のエリアBに書
き込むが、上記メモリ制御によりディジタル画像信号D
aは、縦8画素×横8画素のブロックごとに1行の連続
したアドレスにバッファメモリに書き込まれているた
め、マイクロコントローラ14は、ある1行の行アドレ
スの連続した列アドレスをアクセスする制御でディジタ
ル画像信号Daを読み出すことができる。
ると、マイクロコントローラ14はバッファメモリ16
から縦8画素×横8画素の計64画素を1つのブロック
としてディジタル画像信号Daを読み出し、DCT変
換、さらにハフマン符号化を施して圧縮されたビットス
トリームを生成し、バッファメモリ16のエリアBに書
き込むが、上記メモリ制御によりディジタル画像信号D
aは、縦8画素×横8画素のブロックごとに1行の連続
したアドレスにバッファメモリに書き込まれているた
め、マイクロコントローラ14は、ある1行の行アドレ
スの連続した列アドレスをアクセスする制御でディジタ
ル画像信号Daを読み出すことができる。
【0068】この制御による、メモリアクセスのタイミ
ングを図11を用いて説明する。同図は、バッファメモ
リ16に公知メモリの代表的な1つであるDRAMを用
いたときのデータ読み出し時のアクセスを示したもので
ある。(a)は上記通常制御で書き込みされたデータを
読み出す場合、(b)は本発明制御で書き込まみされた
データを読み出す場合のタイミングで、ともに、DRA
Mの公知の高速モードの1つである高速ページモードで
アクセスしたときのものである。
ングを図11を用いて説明する。同図は、バッファメモ
リ16に公知メモリの代表的な1つであるDRAMを用
いたときのデータ読み出し時のアクセスを示したもので
ある。(a)は上記通常制御で書き込みされたデータを
読み出す場合、(b)は本発明制御で書き込まみされた
データを読み出す場合のタイミングで、ともに、DRA
Mの公知の高速モードの1つである高速ページモードで
アクセスしたときのものである。
【0069】RAS(Row Address Strobe)は行選択パル
スで、CAS(Colum Address Strobe)は列選択パルスで
ある。尚、説明を簡単にするためにライトイネーブル
(WE)、アウトプットイネーブル(OE)等のコント
ロールパルスは省略してある。
スで、CAS(Colum Address Strobe)は列選択パルスで
ある。尚、説明を簡単にするためにライトイネーブル
(WE)、アウトプットイネーブル(OE)等のコント
ロールパルスは省略してある。
【0070】先ず、DRAMのアクセス方法を簡単に説
明する。行アドレス(R)をRASの立ち下がりで選択
し、更に列アドレス(C)をCASの立ち下がりで選択
すると、一定の遅延時間の後、選択されたアドレスのデ
ータが出力される。高速ページモードでは、行アドレス
(R)を選択した後、列アドレス(C)を連続して選択
することで、同一行のデータにアクセスすることが可能
である。
明する。行アドレス(R)をRASの立ち下がりで選択
し、更に列アドレス(C)をCASの立ち下がりで選択
すると、一定の遅延時間の後、選択されたアドレスのデ
ータが出力される。高速ページモードでは、行アドレス
(R)を選択した後、列アドレス(C)を連続して選択
することで、同一行のデータにアクセスすることが可能
である。
【0071】したがって、図11(a)では、行アドレ
ス(R)を選択した後、列アドレス(C)を連続して8
回選択して8個のデータを出力すると、再び行アドレス
(R)を選択し、列アドレス(C)を選択しなければな
らない。ところが、同図(b)では行アドレス(R)の
選択は1回若しくは2回(バッファメモリ16の列サイ
ズが64の倍数とは限らないため、途中での行アドレス
の更新が考えられるから)でよく、後は列アドレス
(C)を連続して選択することで64画素分のデータを
出力できる。これにより同図(a)に示す時間T×8若
しくは7程、バッファメモリ16のアクセス時間が短縮
できる。したがって、この短縮時間×全ブロック数×読
み出し回数×書き込み回数分だけ、全体の処理時間の短
縮が可能となる。実際には、メモリコントローラ10の
アドレス制御が複雑になり、こちら側でのアクセス時間
の増加が考えられる。しかしながら、これはハードウェ
アによる処理であるため、アドレス生成のための演算と
その出力が殆ど1システムクロックで可能であるのに対
し、マイクロコントローラ14のアドレス制御はソフト
ウェアによる処理のため、同じ処理でも数倍の処理時間
が必要となるため、上記制御は、十分な効果が得られ
る。
ス(R)を選択した後、列アドレス(C)を連続して8
回選択して8個のデータを出力すると、再び行アドレス
(R)を選択し、列アドレス(C)を選択しなければな
らない。ところが、同図(b)では行アドレス(R)の
選択は1回若しくは2回(バッファメモリ16の列サイ
ズが64の倍数とは限らないため、途中での行アドレス
の更新が考えられるから)でよく、後は列アドレス
(C)を連続して選択することで64画素分のデータを
出力できる。これにより同図(a)に示す時間T×8若
しくは7程、バッファメモリ16のアクセス時間が短縮
できる。したがって、この短縮時間×全ブロック数×読
み出し回数×書き込み回数分だけ、全体の処理時間の短
縮が可能となる。実際には、メモリコントローラ10の
アドレス制御が複雑になり、こちら側でのアクセス時間
の増加が考えられる。しかしながら、これはハードウェ
アによる処理であるため、アドレス生成のための演算と
その出力が殆ど1システムクロックで可能であるのに対
し、マイクロコントローラ14のアドレス制御はソフト
ウェアによる処理のため、同じ処理でも数倍の処理時間
が必要となるため、上記制御は、十分な効果が得られ
る。
【0072】
【発明の効果】本発明によれば、ハードウェアで処理を
行うディジタル信号処理手段と、ソフトウェアで処理を
行うマイクロコントローラが、画像データの一時記憶を
行う第1のメモリを共有してアクセスする構成すること
により、小規模な回路構成で、ハードウェアとソフトウ
ェアの共存した信号処理が可能なディジタルカメラを提
供することができる。
行うディジタル信号処理手段と、ソフトウェアで処理を
行うマイクロコントローラが、画像データの一時記憶を
行う第1のメモリを共有してアクセスする構成すること
により、小規模な回路構成で、ハードウェアとソフトウ
ェアの共存した信号処理が可能なディジタルカメラを提
供することができる。
【0073】更に、第2のメモリをマイクロコントロー
ラに接続することにより、上記信号処理により生成され
たディジタル画像信号を格納することが可能となり、複
数枚の処理が可能なディジタルカメラを提供することが
できる。
ラに接続することにより、上記信号処理により生成され
たディジタル画像信号を格納することが可能となり、複
数枚の処理が可能なディジタルカメラを提供することが
できる。
【0074】更に、第2のメモリをフラッシュメモリ等
にするにことで、電源の供給が無くてもディジタル画像
信号の保持が可能なディジタルカメラを提供することが
できる。
にするにことで、電源の供給が無くてもディジタル画像
信号の保持が可能なディジタルカメラを提供することが
できる。
【0075】更に、ハードウェアにより生成したディジ
タル画像信号が格納された第1のメモリをアクセスし、
マイクロコントローラによりソフトウェア処理した後再
び第1のメモリに格納する際、異なったメモリ空間に格
納することで、同一のメモリのアクセスで一連のソフト
ウェア処理が可能となる。
タル画像信号が格納された第1のメモリをアクセスし、
マイクロコントローラによりソフトウェア処理した後再
び第1のメモリに格納する際、異なったメモリ空間に格
納することで、同一のメモリのアクセスで一連のソフト
ウェア処理が可能となる。
【0076】更に、外部装置とディジタルカメラ装置間
のデータ入出力を、マイクロコントローラでソフトウェ
ア処理により行い、そのデータの形式に応じて第1のメ
モリの異なったエリアにアクセスして処理を行うことに
より、異なった形式のデータであっても相互通信の可能
なディジタルカメラ装置を提供することができる。
のデータ入出力を、マイクロコントローラでソフトウェ
ア処理により行い、そのデータの形式に応じて第1のメ
モリの異なったエリアにアクセスして処理を行うことに
より、異なった形式のデータであっても相互通信の可能
なディジタルカメラ装置を提供することができる。
【0077】更に、ディジタル信号処理手段による第1
のメモリの書き込みアドレスを、マイクロコントローラ
による同メモリのアクセスが容易になるよう選んで設定
することで、ソフトウェアによる処理時間が高速なディ
ジタルカメラ装置を提供することができる。
のメモリの書き込みアドレスを、マイクロコントローラ
による同メモリのアクセスが容易になるよう選んで設定
することで、ソフトウェアによる処理時間が高速なディ
ジタルカメラ装置を提供することができる。
【図1】本発明によるディジタルカメラ装置の第1の実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図2】第1の実施例の動作を説明するためのタイミン
グ図である。
グ図である。
【図3】本発明によるディジタルカメラ装置の第2の実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図4】第2の実施例を説明するためのメモリコントロ
ーラの内部構成を示すブロック図である。
ーラの内部構成を示すブロック図である。
【図5】第2の実施例を説明するためのカメラ処理回路
の内部構成を示すブロック図である。
の内部構成を示すブロック図である。
【図6】本発明によるディジタルカメラ装置の第3の実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図7】本発明によるディジタルカメラ装置の第4の実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図8】本発明によるディジタルカメラ装置の第5の実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図9】本発明によるディジタルカメラ装置の第6の実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図10】本発明によるディジタルカメラ装置の第7の
実施例を説明するバッファメモリのメモリ空間を示す模
式図である。
実施例を説明するバッファメモリのメモリ空間を示す模
式図である。
【図11】第7の実施例の動作タイミングを説明するた
めのタイミング図である。
めのタイミング図である。
1…レンズ、 2…撮像素子、 3…AMP、 4…A/D、 5…カメラ信号処理回路、 6…エンコーダ、 7…D/A、 8…発信器、 9…タイミング発生回路、 10…メモリコントローラ、 11…コントロールパネル、 12…モード選択回路、 13…発信器、 14…マイクロコントローラ、 15…SW、 16…バッファメモリ、 17…ORゲート、 18…出力端子、 19…出力端子。 21…入力バッファ、 22…論理回路、 23…出力バッファ、 31…入力バッファ、 32…論理回路、 33…入出力バッファ、 34…インバータ、 35…SW、 40…メモリ。 51…8×8ブロックR/W処理部、 52…DCT/逆DCT処理部、 53…量子化/逆量子化処理部、 54…量子化テーブル、 55…ハフマン符号化/復号化処理部、 56…ビットストリームR/W処理部。 61…JPEG圧縮/伸長処理部、 62…メモリR/W処理部、 71…外部I/F処理部、 72…入出力端子、 73…パーソナルコンピュータ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 工藤 善道 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マルチメディアシステム開 発本部内 (72)発明者 大坂 一朗 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マルチメディアシステム開 発本部内 (72)発明者 井浦 則行 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マルチメディアシステム開 発本部内
Claims (7)
- 【請求項1】光学像を光電変換して電気的な画像情報信
号を生成する撮像手段、 該撮像手段の出力をアナログ−ディジタル変換し、ディ
ジタル信号処理を施して、ディジタル画像データを生成
する第1のディジタル信号処理手段、 該ディジタル画像データを格納する第1のメモリ、 第1のアクセスにより、該第1のディジタル信号処理手
段が生成する該ディジタル画像データを該第1のメモリ
に格納し、さらに該第1のメモリに格納した該ディジタ
ル画像データを該第1のディジタル信号処理手段に転送
する制御手段、 第2のアクセスにより、該第1のメモリに格納されたデ
ィジタル画像データに第2のディジタル信号処理をソフ
トウェアで施すマイクロコントローラ、及び該第1と該
第2のアクセスを切り替える手段を設け、 該第1のディジタル信号処理手段と該マイクロコントロ
ーラとで該第1のメモリのメモリ空間を共有して、該第
1のメモリに格納されたディジタル画像データにディジ
タル信号処理を施すことを特徴とするディジタルカメ
ラ。 - 【請求項2】さらに、前記マイクロコントローラが制御
する第2のメモリを設け、第3のアクセスにより、該マ
イクロコントローラを介した前記第1及び第2のメモリ
間のディジタル画像データの転送、または、該マイクロ
コントローラが生成したディジタル画像データの該第1
及び第2のメモリへの転送が行なわれることを特徴とす
る請求項1記載のディジタルカメラ。 - 【請求項3】前記マイクロコントローラが制御する第2
のメモリは、当該ディジタルカメラの電源の供給が絶た
れても格納したディジタル画像データの内容が消えない
EEPROMあるいはフラッシュメモリであることを特
徴とする請求項2記載のディジタルカメラ。 - 【請求項4】前記第1のメモリは、前記第2のディジタ
ル信号処理手段で生成されるディジタル画像データを格
納する際、前記第1のディジタル信号処理手段で生成さ
れたディジタルデータの格納されたメモリ空間と異なっ
たメモリ空間に格納することを特徴とする請求項1記載
のディジタルカメラ。 - 【請求項5】外部装置に接続可能とするコネクタ、及び
該コネクタを介して外部装置と該第1のメモリとの間で
ディジタル画像データその他ディジタルデータの入出力
を可能とする第4のアクセス手段を前記マイクロコント
ローラに設けたことを特徴とする請求項2または4記載
のディジタルカメラ。 - 【請求項6】前記第4のアクセス手段により、前記外部
装置より前記第1のメモリにディジタル画像データその
他ディジタルデータが入力された際、その組成に応じて
前記第1のメモリの異なったメモリ空間にデータを格納
することを特徴とする請求項5記載のディジタルカメ
ラ。 - 【請求項7】前記第1のメモリに格納されるディジタル
画像データのアドレスは、前記マイクロコントローラの
アドレス制御を基準とすることを特徴とする請求項1記
載のディジタルカメラ装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9337495A JPH08289207A (ja) | 1995-04-19 | 1995-04-19 | ディジタルカメラ |
DE1996115571 DE19615571C2 (de) | 1995-04-19 | 1996-04-19 | Digitales Kameragerät |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9337495A JPH08289207A (ja) | 1995-04-19 | 1995-04-19 | ディジタルカメラ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08289207A true JPH08289207A (ja) | 1996-11-01 |
Family
ID=14080538
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9337495A Pending JPH08289207A (ja) | 1995-04-19 | 1995-04-19 | ディジタルカメラ |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPH08289207A (ja) |
DE (1) | DE19615571C2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015508515A (ja) * | 2011-11-11 | 2015-03-19 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 密結合低電力画像処理のための方法および装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05103266A (ja) * | 1991-10-04 | 1993-04-23 | Nec Corp | Tvカメラ装置 |
JPH06284424A (ja) * | 1993-03-25 | 1994-10-07 | Kyocera Corp | デジタル電子カメラを用いた簡易監視装置 |
JPH06311137A (ja) * | 1993-04-21 | 1994-11-04 | Fujitsu General Ltd | 無線装置 |
-
1995
- 1995-04-19 JP JP9337495A patent/JPH08289207A/ja active Pending
-
1996
- 1996-04-19 DE DE1996115571 patent/DE19615571C2/de not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015508515A (ja) * | 2011-11-11 | 2015-03-19 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 密結合低電力画像処理のための方法および装置 |
Also Published As
Publication number | Publication date |
---|---|
DE19615571C2 (de) | 1997-11-27 |
DE19615571A1 (de) | 1996-10-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5444483A (en) | Digital electronic camera apparatus for recording still video images and motion video images | |
US6671408B1 (en) | Motion image reproducing apparatus | |
US6784941B1 (en) | Digital camera with video input | |
JP4131052B2 (ja) | 撮像装置 | |
US6683642B1 (en) | Digital camera using separate buses for transferring DMA processed data and CPU processed data | |
JP4245139B2 (ja) | 画像処理装置 | |
JP3348917B2 (ja) | 画像信号処理装置 | |
US6661452B1 (en) | Digital camera capable of decreasing a required memory capacity | |
JP4454837B2 (ja) | 画像処理装置 | |
US7391932B2 (en) | Apparatus and method for selecting image to be displayed | |
JPH08289207A (ja) | ディジタルカメラ | |
JP2000287162A (ja) | ディジタルカメラおよび動画像再生装置 | |
JP4158245B2 (ja) | 信号処理装置 | |
JP2001024929A (ja) | ディジタルカメラ | |
JP3276858B2 (ja) | デジタルスチルカメラ | |
JPH10108133A (ja) | 撮像装置及びその制御方法 | |
JP2000092349A (ja) | 画像処理装置 | |
JP3312456B2 (ja) | 映像信号処理装置 | |
KR100292498B1 (ko) | 멀티모드캠코더및그의제어방법 | |
JPH10200859A (ja) | 画像処理装置及び方法 | |
JP3295208B2 (ja) | 電子スチルカメラ | |
JP3169397B2 (ja) | ディジタル電子スチル・カメラおよびその動作方法 | |
JP3204708B2 (ja) | 映像記録再生装置 | |
JP2003018532A (ja) | 撮像装置 | |
JP3679592B2 (ja) | 信号処理装置及び撮像装置 |