JPH11331671A - ディジタルカメラ - Google Patents
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- G—PHYSICS
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Abstract
(57)【要約】
【構成】 カメラモードでは、撮影された画像データは
ＤＭＡで処理され、バス３０を通してモニタ５６に出力
される。シャッタボタン８８が操作されると、バス３０
およびバス６６がバスブリッジ６４によって接続され、
画像データがバス３０側からバス６６側に転送される。
バス６６側では、ＣＰＵ６８がプログラムに従って画像
データを処理し、メモリカード８０に記録する。ＣＰＵ
６８はまた、プログラムに従ってフォーカスおよびスト
ロボを制御する。 【効果】ＤＭＡ処理データを一方のバスを通して転送
し、ＣＰＵ処理データを他方のバスを通して転送するよ
うにしたため、データを効率的に処理することができ
る。
ＤＭＡで処理され、バス３０を通してモニタ５６に出力
される。シャッタボタン８８が操作されると、バス３０
およびバス６６がバスブリッジ６４によって接続され、
画像データがバス３０側からバス６６側に転送される。
バス６６側では、ＣＰＵ６８がプログラムに従って画像
データを処理し、メモリカード８０に記録する。ＣＰＵ
６８はまた、プログラムに従ってフォーカスおよびスト
ロボを制御する。 【効果】ＤＭＡ処理データを一方のバスを通して転送
し、ＣＰＵ処理データを他方のバスを通して転送するよ
うにしたため、データを効率的に処理することができ
る。
Description
【０００１】
【産業上の利用分野】この発明はディジタルカメラに関
し、特にたとえば、ＤＭＡ（Direct MemoryAccess）に
よって処理するまたは処理された画像データつまりＤＭ
Ａ処理データと、ＣＰＵによって処理するまたは処理さ
れた画像データつまりＣＰＵ処理データとをバスを介し
て転送する、ディジタルカメラに関する。
し、特にたとえば、ＤＭＡ（Direct MemoryAccess）に
よって処理するまたは処理された画像データつまりＤＭ
Ａ処理データと、ＣＰＵによって処理するまたは処理さ
れた画像データつまりＣＰＵ処理データとをバスを介し
て転送する、ディジタルカメラに関する。
【０００２】
【従来の技術】従来のこの種のディジタルカメラでは、
たとえばリアルタイムの動画像をモニタに表示する場
合、ＣＣＤイメージャからバスを介して転送された画像
データはＤＭＡで処理され、バスを介してモニタに出力
される。一方、シャッタボタンの操作に応答して静止画
像データを記録媒体に記録する場合、シャッタボタンが
押された時点の静止画像データはＣＰＵによって処理さ
れ、バスを介して記録媒体に出力される。このとき、Ｄ
ＭＡ処理データおよびＣＰＵ処理データはいずれも共通
のバスを介して転送されていた。
たとえばリアルタイムの動画像をモニタに表示する場
合、ＣＣＤイメージャからバスを介して転送された画像
データはＤＭＡで処理され、バスを介してモニタに出力
される。一方、シャッタボタンの操作に応答して静止画
像データを記録媒体に記録する場合、シャッタボタンが
押された時点の静止画像データはＣＰＵによって処理さ
れ、バスを介して記録媒体に出力される。このとき、Ｄ
ＭＡ処理データおよびＣＰＵ処理データはいずれも共通
のバスを介して転送されていた。
【０００３】
【発明が解決しようとする課題】しかし、高速のＤＭＡ
処理データおよび低速のＣＰＵ処理データの転送に共通
のバスを用いると、一方が他方に悪影響を与えてしま
い、効率が低下するという問題があった。つまり、ＤＭ
Ａ処理データのバス占有率が高いためにＣＰＵの処理が
遅れたり、ＣＰＵの処理速度が遅いためにＤＭＡ処理デ
ータの転送が妨げられる場合があった。
処理データおよび低速のＣＰＵ処理データの転送に共通
のバスを用いると、一方が他方に悪影響を与えてしま
い、効率が低下するという問題があった。つまり、ＤＭ
Ａ処理データのバス占有率が高いためにＣＰＵの処理が
遅れたり、ＣＰＵの処理速度が遅いためにＤＭＡ処理デ
ータの転送が妨げられる場合があった。
【０００４】それゆえに、この発明の主たる目的は、デ
ータを効率的に処理することができる、ディジタルカメ
ラを提供することである。
ータを効率的に処理することができる、ディジタルカメ
ラを提供することである。
【０００５】
【課題を解決するための手段】この発明は、被写体を撮
影し画像データを出力する撮影手段、画像データに対応
する画像を表示する表示手段、画像データを圧縮して圧
縮画像データを出力する圧縮手段、撮影手段，表示手段
および圧縮手段を互いに接続する第１バス、メインメモ
リ、第１バスと接続され画像データならびに圧縮画像デ
ータの書き込みおよび読み出しのためにメインメモリに
ＤＭＡでアクセスするアクセス手段、第２バス、必要に
応じて第１バスおよび第２バスを接続するバスブリッ
ジ、および第２バスと接続されプログラムに従って所定
の処理を実行するＣＰＵを備える、ディジタルカメラで
ある。
影し画像データを出力する撮影手段、画像データに対応
する画像を表示する表示手段、画像データを圧縮して圧
縮画像データを出力する圧縮手段、撮影手段，表示手段
および圧縮手段を互いに接続する第１バス、メインメモ
リ、第１バスと接続され画像データならびに圧縮画像デ
ータの書き込みおよび読み出しのためにメインメモリに
ＤＭＡでアクセスするアクセス手段、第２バス、必要に
応じて第１バスおよび第２バスを接続するバスブリッ
ジ、および第２バスと接続されプログラムに従って所定
の処理を実行するＣＰＵを備える、ディジタルカメラで
ある。
【０００６】
【作用】カメラモードでは、撮影された画像データはＤ
ＭＡで処理され、第１バスを通してモニタに出力され
る。シャッタボタンが操作されると、第１バスおよび第
２バスがバスブリッジによって接続され、画像データが
第１バス側から第２バス側に転送される。第２バス側で
は、ＣＰＵがプログラムに従って画像データを処理し、
メモリカードに記録する。ＣＰＵはまた、プログラムに
従ってフォーカスおよびストロボを制御する。
ＭＡで処理され、第１バスを通してモニタに出力され
る。シャッタボタンが操作されると、第１バスおよび第
２バスがバスブリッジによって接続され、画像データが
第１バス側から第２バス側に転送される。第２バス側で
は、ＣＰＵがプログラムに従って画像データを処理し、
メモリカードに記録する。ＣＰＵはまた、プログラムに
従ってフォーカスおよびストロボを制御する。
【０００７】
【発明の効果】この発明によれば、ＤＭＡ処理データを
第１バスを通して転送し、ＣＰＵ処理データを第２バス
を通して転送するようにしたため、データを効率的に処
理することができる。この発明の上述の目的，その他の
目的，特徴および利点は、図面を参照して行う以下の実
施例の詳細な説明から一層明らかとなろう。
第１バスを通して転送し、ＣＰＵ処理データを第２バス
を通して転送するようにしたため、データを効率的に処
理することができる。この発明の上述の目的，その他の
目的，特徴および利点は、図面を参照して行う以下の実
施例の詳細な説明から一層明らかとなろう。
【０００８】
【実施例】図１を参照してこの実施例のディジタルカメ
ラ１０は、ＣＣＤイメージャ１２を含む。ＣＣＤイメー
ジャ１２の前面には、原色フィルタ（図示せず）が装着
され、被写体の光像はこの原色フィルタを通してＣＣＤ
イメージャ１２に照射される。
ラ１０は、ＣＣＤイメージャ１２を含む。ＣＣＤイメー
ジャ１２の前面には、原色フィルタ（図示せず）が装着
され、被写体の光像はこの原色フィルタを通してＣＣＤ
イメージャ１２に照射される。
【０００９】ＣＣＤイメージャ１２は、カメラモードの
設定に応答してタイミングジェネレータ（ＴＧ）１３か
ら出力されるタイミング信号によって駆動される。つま
り、オペレータがモード設定スイッチ８６をカメラ側に
設定すると、システムコントローラ８４が、割込端子６
８ａを通してＣＰＵ６８に制御信号を与える。すると、
ＣＰＵ６８がシグナルジェネレータ（ＳＧ）１５を起動
し、シグナルジェネレータ（ＳＧ）１５から水平同期信
号および垂直同期信号が出力される。ＴＧ１３は、この
水平同期信号および垂直同期信号に基づいてタイミング
信号を生成し、ＣＣＤイメージャ１２をプログレッシブ
スキャン方式で駆動する。つまり、ＣＰＵ６８がＳＧ１
５を起動するだけで、ＣＣＤイメージャ１２からプログ
レッシブスキャン方式によるカメラ信号の読み出しが開
始される。
設定に応答してタイミングジェネレータ（ＴＧ）１３か
ら出力されるタイミング信号によって駆動される。つま
り、オペレータがモード設定スイッチ８６をカメラ側に
設定すると、システムコントローラ８４が、割込端子６
８ａを通してＣＰＵ６８に制御信号を与える。すると、
ＣＰＵ６８がシグナルジェネレータ（ＳＧ）１５を起動
し、シグナルジェネレータ（ＳＧ）１５から水平同期信
号および垂直同期信号が出力される。ＴＧ１３は、この
水平同期信号および垂直同期信号に基づいてタイミング
信号を生成し、ＣＣＤイメージャ１２をプログレッシブ
スキャン方式で駆動する。つまり、ＣＰＵ６８がＳＧ１
５を起動するだけで、ＣＣＤイメージャ１２からプログ
レッシブスキャン方式によるカメラ信号の読み出しが開
始される。
【００１０】ＣＣＤイメージャ１２から出力されるカメ
ラ信号は、各画素がＲ，ＧおよびＢのいずれかの原色成
分をもつ原色信号である。出力されたカメラ信号は、Ｃ
ＤＳ／ＡＧＣ回路１４で周知のノイズ除去およびレベル
調整を施され、その後１２ＭHZのクロックレートで動作
するＡ／Ｄ変換器１６で、ディジタル信号であるカメラ
データに変換される。信号処理回路１８は、Ａ／Ｄ変換
器１６から出力されたカメラデータに４：２：２の比率
でＹＵＶ変換を施し、画像データつまりＹＵＶデータを
生成する。
ラ信号は、各画素がＲ，ＧおよびＢのいずれかの原色成
分をもつ原色信号である。出力されたカメラ信号は、Ｃ
ＤＳ／ＡＧＣ回路１４で周知のノイズ除去およびレベル
調整を施され、その後１２ＭHZのクロックレートで動作
するＡ／Ｄ変換器１６で、ディジタル信号であるカメラ
データに変換される。信号処理回路１８は、Ａ／Ｄ変換
器１６から出力されたカメラデータに４：２：２の比率
でＹＵＶ変換を施し、画像データつまりＹＵＶデータを
生成する。
【００１１】信号処理回路１８もまた、ＳＧ１５からの
水平同期信号および垂直同期信号に従って１２ＭHZのク
ロックレートで上述の信号処理を実行する。この結果、
図５（Ｂ）に示すＹデータおよび図５（Ｃ）に示すＵＶ
データが、２つの信号経路から同時に出力される。な
お、Ｙデータ，ＵデータおよびＶデータはいずれも、１
画素あたり８ビットである。
水平同期信号および垂直同期信号に従って１２ＭHZのク
ロックレートで上述の信号処理を実行する。この結果、
図５（Ｂ）に示すＹデータおよび図５（Ｃ）に示すＵＶ
データが、２つの信号経路から同時に出力される。な
お、Ｙデータ，ＵデータおよびＶデータはいずれも、１
画素あたり８ビットである。
【００１２】Ｙデータは、シリアルに接続された４つの
Ｄ−ＦＦ回路２０ａ〜２０ｄに１画素ごとに入力され、
その後各Ｄ−ＦＦ回路２０ａ〜２０ｄの出力が同時にＤ
−ＦＦ回路２４に入力される。つまり、水平方向におけ
る４画素分つまり３２ビットのＹデータが、Ｄ−ＦＦ回
路２４に同時に入力される。一方、ＵデータおよびＶデ
ータは８ビットごとに交互に出力される。４：２：２変
換によってＵデータおよびＶデータのそれぞれのデータ
量はＹデータの１／２となるため、４画素分のＹデータ
が一方の信号経路から出力される間に、２画素分のＵデ
ータおよびＶデータが他方の信号経路から出力される。
この２画素分のＵＶデータもまた、Ｄ−ＦＦ回路２２ａ
〜２２ｄを介してＤ−ＦＦ回路２６に同時に入力され
る。
Ｄ−ＦＦ回路２０ａ〜２０ｄに１画素ごとに入力され、
その後各Ｄ−ＦＦ回路２０ａ〜２０ｄの出力が同時にＤ
−ＦＦ回路２４に入力される。つまり、水平方向におけ
る４画素分つまり３２ビットのＹデータが、Ｄ−ＦＦ回
路２４に同時に入力される。一方、ＵデータおよびＶデ
ータは８ビットごとに交互に出力される。４：２：２変
換によってＵデータおよびＶデータのそれぞれのデータ
量はＹデータの１／２となるため、４画素分のＹデータ
が一方の信号経路から出力される間に、２画素分のＵデ
ータおよびＶデータが他方の信号経路から出力される。
この２画素分のＵＶデータもまた、Ｄ−ＦＦ回路２２ａ
〜２２ｄを介してＤ−ＦＦ回路２６に同時に入力され
る。
【００１３】Ｄ−ＦＦ回路２４および２６は３ＭHZのク
ロックレートで動作し、この結果、ＹデータおよびＵＶ
データが、図５（Ｄ）および図５（Ｅ）のタイミングで
３２ビットごとに、Ｄ−ＦＦ回路２４および２６から出
力される。スイッチＳＷ１は図５（Ｆ）に示すＳＷ信号
によってスイッチングされ、これによってＤ−ＦＦ回路
２４および２６からの出力が時分割多重される。スイッ
チＳＷ１からは、図５（Ｇ）に示すように時分割多重さ
れたＹＵＶデータが出力され、このＹＵＶデータの転送
レートは６ＭHZとなる。なお、Ｄ−ＦＦ回路２０ａ〜２
０ｄ，２２ａ〜２２ｄ，２４および２６ならびにスイッ
チＳＷ１は、ＴＧ１３からのタイミング信号に従って動
作する。
ロックレートで動作し、この結果、ＹデータおよびＵＶ
データが、図５（Ｄ）および図５（Ｅ）のタイミングで
３２ビットごとに、Ｄ−ＦＦ回路２４および２６から出
力される。スイッチＳＷ１は図５（Ｆ）に示すＳＷ信号
によってスイッチングされ、これによってＤ−ＦＦ回路
２４および２６からの出力が時分割多重される。スイッ
チＳＷ１からは、図５（Ｇ）に示すように時分割多重さ
れたＹＵＶデータが出力され、このＹＵＶデータの転送
レートは６ＭHZとなる。なお、Ｄ−ＦＦ回路２０ａ〜２
０ｄ，２２ａ〜２２ｄ，２４および２６ならびにスイッ
チＳＷ１は、ＴＧ１３からのタイミング信号に従って動
作する。
【００１４】バッファ２８は、図２に示すようなデュア
ルポートのＳＲＡＭによって構成される。メモリエリア
は２バンクに分割され、各バンクのワード数は“３２”
であり、各ワードは３２ビットの容量をもつ。つまり、
各バンクには６４画素分のＹＵＶデータを格納できる。
スイッチＳＷ１から出力されたＹＵＶデータは、このよ
うなバッファ２８に入力される。信号処理回路１８は、
図５（Ｈ）に示すアドレス信号および図５（Ｉ）に示す
バンク切換信号を、ＹＵＶデータに同期してバッファ２
８に与える。この結果、６４画素分のＹＵＶデータが、
それぞれのバンクに交互に書き込まれる。また、各バン
クでは前半の１６ワードにＹデータが格納され、後半の
１６ワードにＵＶデータが格納される。このように、ス
イッチＳＷ１から出力されたＹＵＶデータは、ＤＭＡ
（Direct Memory Access）でバッファ２８に書き込まれ
る。
ルポートのＳＲＡＭによって構成される。メモリエリア
は２バンクに分割され、各バンクのワード数は“３２”
であり、各ワードは３２ビットの容量をもつ。つまり、
各バンクには６４画素分のＹＵＶデータを格納できる。
スイッチＳＷ１から出力されたＹＵＶデータは、このよ
うなバッファ２８に入力される。信号処理回路１８は、
図５（Ｈ）に示すアドレス信号および図５（Ｉ）に示す
バンク切換信号を、ＹＵＶデータに同期してバッファ２
８に与える。この結果、６４画素分のＹＵＶデータが、
それぞれのバンクに交互に書き込まれる。また、各バン
クでは前半の１６ワードにＹデータが格納され、後半の
１６ワードにＵＶデータが格納される。このように、ス
イッチＳＷ１から出力されたＹＵＶデータは、ＤＭＡ
（Direct Memory Access）でバッファ２８に書き込まれ
る。
【００１５】それぞれのバンクのＹＵＶデータは、後続
のＹＵＶデータが書き込まれる前に、メモリ制御回路３
２によってつまりＤＭＡで読み出される。具体的には、
バンク切換信号の立ち上がりおよび立ち下がりに同期し
て、信号処理回路１８が図５（Ｊ）に示す読み出しリク
エストをメモリ制御回路３２に与え、メモリ制御回路３
２が、読み出しリクエストに応答して所定のバンクから
ＹＵＶデータを読み出す。メモリ制御回路３２は、図５
（Ｋ）に示すように２４ＭHZのレートでアドレス信号を
出力し、図５（Ｌ）に示すようにバッファ２８からＹＵ
Ｖデータを読み出す。なお、バッファ２８に対する書き
込み動作および読み出し動作は相補的に行われ、一方の
バンクにデータが書き込まれているときは、他方のバン
クからデータが読み出される。
のＹＵＶデータが書き込まれる前に、メモリ制御回路３
２によってつまりＤＭＡで読み出される。具体的には、
バンク切換信号の立ち上がりおよび立ち下がりに同期し
て、信号処理回路１８が図５（Ｊ）に示す読み出しリク
エストをメモリ制御回路３２に与え、メモリ制御回路３
２が、読み出しリクエストに応答して所定のバンクから
ＹＵＶデータを読み出す。メモリ制御回路３２は、図５
（Ｋ）に示すように２４ＭHZのレートでアドレス信号を
出力し、図５（Ｌ）に示すようにバッファ２８からＹＵ
Ｖデータを読み出す。なお、バッファ２８に対する書き
込み動作および読み出し動作は相補的に行われ、一方の
バンクにデータが書き込まれているときは、他方のバン
クからデータが読み出される。
【００１６】図３を参照して、ＣＰＵ６８は、カメラモ
ードが設定されたときに信号処理回路１８に制御パルス
を与える。この制御パルスはＲＳ−ＦＦ回路１８ｂによ
ってラッチされ、ＲＳ−ＦＦ回路１８ｂからＡＮＤ回路
１８ａに対してハイレベルのゲート信号が与えられる。
これによってゲートが開かれ、読み出しリクエストが信
号処理回路１８から出力される。読み出しリクエストは
メモリ制御回路３２に設けられたＲＳ−ＦＦ回路３２ｂ
を介して調停回路３２ａに入力される。調停回路３２ａ
は、ＲＳ−ＦＦ回路３２ｃ〜３２ｇからも別のリクエス
トを受け、各リクエストを調停する。そして、いずれか
のリクエストに応えるために、処理回路３２ｗに所定の
スタート信号を出力する。
ードが設定されたときに信号処理回路１８に制御パルス
を与える。この制御パルスはＲＳ−ＦＦ回路１８ｂによ
ってラッチされ、ＲＳ−ＦＦ回路１８ｂからＡＮＤ回路
１８ａに対してハイレベルのゲート信号が与えられる。
これによってゲートが開かれ、読み出しリクエストが信
号処理回路１８から出力される。読み出しリクエストは
メモリ制御回路３２に設けられたＲＳ−ＦＦ回路３２ｂ
を介して調停回路３２ａに入力される。調停回路３２ａ
は、ＲＳ−ＦＦ回路３２ｃ〜３２ｇからも別のリクエス
トを受け、各リクエストを調停する。そして、いずれか
のリクエストに応えるために、処理回路３２ｗに所定の
スタート信号を出力する。
【００１７】処理回路３２ｗは、図４に示すように構成
される。バス３０は、データバス３０ａ〜３０ｄ，アド
レスバス３０ｅならびに制御バス３０ｆおよび３０ｇを
含み、データバス３０ａおよび３０ｂは、３ステートバ
ッファ３２ｉおよび３２ｊの入力端子とそれぞれ接続さ
れる。データバス３０ｃおよび３０ｄは、３ステートバ
ッファ３２ｉ，３２ｊおよび３２ｖの出力端子およびＤ
−ＦＦ回路３２ｋの入力端子と共通接続される。アドレ
スバス３０ｅならびに制御バス３０ｆおよび３０ｇは、
バッファ制御回路３２ｘと接続される。
される。バス３０は、データバス３０ａ〜３０ｄ，アド
レスバス３０ｅならびに制御バス３０ｆおよび３０ｇを
含み、データバス３０ａおよび３０ｂは、３ステートバ
ッファ３２ｉおよび３２ｊの入力端子とそれぞれ接続さ
れる。データバス３０ｃおよび３０ｄは、３ステートバ
ッファ３２ｉ，３２ｊおよび３２ｖの出力端子およびＤ
−ＦＦ回路３２ｋの入力端子と共通接続される。アドレ
スバス３０ｅならびに制御バス３０ｆおよび３０ｇは、
バッファ制御回路３２ｘと接続される。
【００１８】Ｄ−ＦＦ回路３２ｋ〜３２ｐはシリアル接
続され、Ｄ−ＦＦ回路３２ｐの出力端子は３ステートバ
ッファ３２ｑの入力端子と接続され、そして３ステート
バッファ３２ｑの出力端子は、バス３３に含まれるデー
タバス３３ａを介してＳＤＲＡＭ３４と接続される。３
ステートバッファ３２ｑの出力端子と３ステートバッフ
ァ３２ｖの入力端子との間には、互いにシリアル接続さ
れたＤ−ＦＦ回路３２ｒ〜３２ｕが介挿される。３ステ
ートバッファ３２ｉ，３２ｊおよび３２ｖはバッファ制
御回路３２ｘによってオン／オフされ、３ステートバッ
ファ３２ｑはＳＤＲＡＭ制御回路３２ｈによってオン／
オフされる。
続され、Ｄ−ＦＦ回路３２ｐの出力端子は３ステートバ
ッファ３２ｑの入力端子と接続され、そして３ステート
バッファ３２ｑの出力端子は、バス３３に含まれるデー
タバス３３ａを介してＳＤＲＡＭ３４と接続される。３
ステートバッファ３２ｑの出力端子と３ステートバッフ
ァ３２ｖの入力端子との間には、互いにシリアル接続さ
れたＤ−ＦＦ回路３２ｒ〜３２ｕが介挿される。３ステ
ートバッファ３２ｉ，３２ｊおよび３２ｖはバッファ制
御回路３２ｘによってオン／オフされ、３ステートバッ
ファ３２ｑはＳＤＲＡＭ制御回路３２ｈによってオン／
オフされる。
【００１９】信号処理回路１８からの読み出しリクエス
トを処理するとき、処理回路３２ｗは、図６（Ａ）に示
すスタート信号に応答して図６（Ｂ）に示すアドレス信
号をバッファ２８に出力し、図６（Ｃ）に示すＹＵＶデ
ータをバッファ２８から取り込む。そして、取り込んだ
ＹＵＶデータをＤＭＡでＳＤＲＡＭ３４に書き込む。こ
のとき、処理回路３２ｗは２４ＭHZのクロックレートで
処理を実行する。
トを処理するとき、処理回路３２ｗは、図６（Ａ）に示
すスタート信号に応答して図６（Ｂ）に示すアドレス信
号をバッファ２８に出力し、図６（Ｃ）に示すＹＵＶデ
ータをバッファ２８から取り込む。そして、取り込んだ
ＹＵＶデータをＤＭＡでＳＤＲＡＭ３４に書き込む。こ
のとき、処理回路３２ｗは２４ＭHZのクロックレートで
処理を実行する。
【００２０】具体的に説明すると、バッファ制御回路３
２ｘが、上述のアドレス信号をアドレスバス３０ｅを通
して出力し、かつチップセレクト信号ＣＳ１をローレベ
ルとして３ステートバッファ３２ｊをオン状態とする。
さらに、ＳＤＲＡＭ制御回路３２ｈが３ステートバッフ
ァ３２ｑをオン状態とする。これによって、バッファ２
８から取り込まれたＹＵＶデータが、Ｄ−ＦＦ回路３２
ｋ〜３２ｐを経て図６（Ｈ）のタイミングでＳＤＲＡＭ
３４に出力される。つまり、３ステートバッファ３２ｉ
および３２ｊの間に４つのＤ−ＦＦ回路３２ｋ〜３２ｐ
が介挿されているため、取り込まれたＹＵＶデータは、
４クロック遅れでＳＤＲＡＭ３４に出力される。
２ｘが、上述のアドレス信号をアドレスバス３０ｅを通
して出力し、かつチップセレクト信号ＣＳ１をローレベ
ルとして３ステートバッファ３２ｊをオン状態とする。
さらに、ＳＤＲＡＭ制御回路３２ｈが３ステートバッフ
ァ３２ｑをオン状態とする。これによって、バッファ２
８から取り込まれたＹＵＶデータが、Ｄ−ＦＦ回路３２
ｋ〜３２ｐを経て図６（Ｈ）のタイミングでＳＤＲＡＭ
３４に出力される。つまり、３ステートバッファ３２ｉ
および３２ｊの間に４つのＤ−ＦＦ回路３２ｋ〜３２ｐ
が介挿されているため、取り込まれたＹＵＶデータは、
４クロック遅れでＳＤＲＡＭ３４に出力される。
【００２１】ＳＤＲＡＭ制御回路３２ｈはまた、ＳＤＲ
ＡＭ３４に対して図６（Ｄ）〜（Ｆ）に示すアドレス信
号，ＲＡＳ信号およびＣＡＳ信号を出力する。アドレス
信号はアドレスバス３３ｂを介してＳＤＲＡＭ３４に出
力され、ＲＡＳ信号およびＣＡＳ信号は制御バス３３ｃ
および３３ｄを介してＳＤＲＡＭ３４に出力される。ア
ドレス信号は、まずロウアドレスを指定し、続く４クロ
ック期間にカラムアドレスを指定する。ＲＡＳ信号はロ
ウアドレスが指定されると同時に立ち下がるが、ＣＡＳ
信号はカラムアドレスが指定された時点で立ち下がる。
これによって、ＳＤＲＡＭ３４が４つのアドレスを認識
し、図６（Ｈ）に示すＹＵＶデータを所望の４アドレス
に３２ビットづつ書き込む。このような動作が、６４画
素分だけ実行される。処理回路３２ｗは、６４画素分の
ＹＵＶデータの書き込みが完了するごとに調停回路３２
ａにエンド信号を与え、調停回路３２ａは次のリクエス
トの処理に移る。このようにして信号処理回路１８から
の読み出しリクエストが複数回処理された結果、１画面
分のＹＵＶデータがＳＤＲＡＭ３４に書き込まれる。
ＡＭ３４に対して図６（Ｄ）〜（Ｆ）に示すアドレス信
号，ＲＡＳ信号およびＣＡＳ信号を出力する。アドレス
信号はアドレスバス３３ｂを介してＳＤＲＡＭ３４に出
力され、ＲＡＳ信号およびＣＡＳ信号は制御バス３３ｃ
および３３ｄを介してＳＤＲＡＭ３４に出力される。ア
ドレス信号は、まずロウアドレスを指定し、続く４クロ
ック期間にカラムアドレスを指定する。ＲＡＳ信号はロ
ウアドレスが指定されると同時に立ち下がるが、ＣＡＳ
信号はカラムアドレスが指定された時点で立ち下がる。
これによって、ＳＤＲＡＭ３４が４つのアドレスを認識
し、図６（Ｈ）に示すＹＵＶデータを所望の４アドレス
に３２ビットづつ書き込む。このような動作が、６４画
素分だけ実行される。処理回路３２ｗは、６４画素分の
ＹＵＶデータの書き込みが完了するごとに調停回路３２
ａにエンド信号を与え、調停回路３２ａは次のリクエス
トの処理に移る。このようにして信号処理回路１８から
の読み出しリクエストが複数回処理された結果、１画面
分のＹＵＶデータがＳＤＲＡＭ３４に書き込まれる。
【００２２】ＳＤＲＡＭ３４に書き込まれたＹＵＶデー
タは、ＮＴＳＣエンコーダ５０からのリクエストに基づ
いて、インタレーススキャン方式でＳＤＲＡＭ３４から
読み出され、バッファ３６に書き込まれる。詳しく説明
すると、ＮＴＳＣエンコーダ５０は、ＳＧ１５から出力
された水平同期信号および垂直同期信号に基づいて、図
７（Ｃ）に示すタイミングで、バッファ３６への書き込
みを要求する書き込みリクエストをメモリ制御回路３２
に出力する。このとき、ＮＴＳＣエンコーダ５０はＣＰ
Ｕ６８から制御パルスを受ける。図３に示すＲＳ−ＦＦ
回路５０ｂは、この制御パルスからハイレベルのゲート
信号を生成し、これによって書き込みリクエストがＡＮ
Ｄ回路５０ａを経てメモリ制御回路３２に入力される。
タは、ＮＴＳＣエンコーダ５０からのリクエストに基づ
いて、インタレーススキャン方式でＳＤＲＡＭ３４から
読み出され、バッファ３６に書き込まれる。詳しく説明
すると、ＮＴＳＣエンコーダ５０は、ＳＧ１５から出力
された水平同期信号および垂直同期信号に基づいて、図
７（Ｃ）に示すタイミングで、バッファ３６への書き込
みを要求する書き込みリクエストをメモリ制御回路３２
に出力する。このとき、ＮＴＳＣエンコーダ５０はＣＰ
Ｕ６８から制御パルスを受ける。図３に示すＲＳ−ＦＦ
回路５０ｂは、この制御パルスからハイレベルのゲート
信号を生成し、これによって書き込みリクエストがＡＮ
Ｄ回路５０ａを経てメモリ制御回路３２に入力される。
【００２３】調停回路３２は、この書き込みリクエスト
に応答して所定のスタート信号を処理回路３２ｗに出力
する。応じて、図４に示すＳＤＲＡＭ制御回路３２ｈ
が、図７（Ｄ）に示す２４ＭHZのアドレス信号をＳＤＲ
ＡＭ３４に与える。ＹＵＶデータは、図７（Ｅ）に示す
ように２４ＭHZのクロックレートでＳＤＲＡＭ３４から
読み出される。一方、バッファ制御回路３２ｘは、チッ
プセレクト信号ＣＳ２をローレベルとし、アドレス信号
およびライトイネーブル信号ＷＥ２をアドレスバス３０
ｅおよび制御バス３０ｇを通してバッファ３６に出力す
る。
に応答して所定のスタート信号を処理回路３２ｗに出力
する。応じて、図４に示すＳＤＲＡＭ制御回路３２ｈ
が、図７（Ｄ）に示す２４ＭHZのアドレス信号をＳＤＲ
ＡＭ３４に与える。ＹＵＶデータは、図７（Ｅ）に示す
ように２４ＭHZのクロックレートでＳＤＲＡＭ３４から
読み出される。一方、バッファ制御回路３２ｘは、チッ
プセレクト信号ＣＳ２をローレベルとし、アドレス信号
およびライトイネーブル信号ＷＥ２をアドレスバス３０
ｅおよび制御バス３０ｇを通してバッファ３６に出力す
る。
【００２４】バッファ３６は、図２に示すように構成さ
れる。つまり、バッファ２８と同様にデュアルポートの
ＳＲＡＭによって構成され、メモリエリアは２つのバン
クからなる。このため、ＮＴＳＣエンコーダ５０は、図
７（Ｂ）に示すように、書き込みリクエストに同期して
バンク切換信号のレベルを切り換える。したがって、メ
モリ制御回路３２からバッファ３６に入力されたＹＵＶ
データは、バンク切り換え信号によって特定されたバン
クに書き込まれる。このようにＹＵＶデータは、ＤＭＡ
でＳＤＲＡＭ３４から読み出され、ＤＭＡでバッファ３
６に書き込まれる。
れる。つまり、バッファ２８と同様にデュアルポートの
ＳＲＡＭによって構成され、メモリエリアは２つのバン
クからなる。このため、ＮＴＳＣエンコーダ５０は、図
７（Ｂ）に示すように、書き込みリクエストに同期して
バンク切換信号のレベルを切り換える。したがって、メ
モリ制御回路３２からバッファ３６に入力されたＹＵＶ
データは、バンク切り換え信号によって特定されたバン
クに書き込まれる。このようにＹＵＶデータは、ＤＭＡ
でＳＤＲＡＭ３４から読み出され、ＤＭＡでバッファ３
６に書き込まれる。
【００２５】図８を参照して、ＮＴＳＣエンコーダ５０
は、バンクの切り換えと同時に図８（Ｃ）に示す６ＭHZ
のアドレス信号をバッファ３６に与える。このため、バ
ッファ３６に格納されたＹＵＶデータが、図８（Ｄ）に
示すように６ＭHZのクロックレートで読み出される。バ
ッファ３６からの読み出しもまた、ＤＭＡで行われる。
読み出されたＹＵＶデータは、Ｄ−ＦＦ回路３８および
４０で互いに異なるタイミングでラッチされる。このと
きＴＧ１３からＤ−ＦＦ回路３８および４０に与えられ
るクロックのレートは、３ＭHZである。したがって、Ｄ
−ＦＦ回路３８からは図８（Ｅ）に示すタイミングでＹ
データが出力され、Ｄ−ＦＦ回路４０からは図８（Ｆ）
に示すタイミングでＵＶデータが出力される。
は、バンクの切り換えと同時に図８（Ｃ）に示す６ＭHZ
のアドレス信号をバッファ３６に与える。このため、バ
ッファ３６に格納されたＹＵＶデータが、図８（Ｄ）に
示すように６ＭHZのクロックレートで読み出される。バ
ッファ３６からの読み出しもまた、ＤＭＡで行われる。
読み出されたＹＵＶデータは、Ｄ−ＦＦ回路３８および
４０で互いに異なるタイミングでラッチされる。このと
きＴＧ１３からＤ−ＦＦ回路３８および４０に与えられ
るクロックのレートは、３ＭHZである。したがって、Ｄ
−ＦＦ回路３８からは図８（Ｅ）に示すタイミングでＹ
データが出力され、Ｄ−ＦＦ回路４０からは図８（Ｆ）
に示すタイミングでＵＶデータが出力される。
【００２６】ＴＧ１３はまた、図８（Ｇ）に示すＳＷ信
号をスイッチＳＷ２に与え、図８（Ｊ）に示すＳＷ信号
をスイッチＳＷ３およびＳＷ４に与える。図８（Ｇ）に
示すＳＷ信号は１２ＭHZのクロックに同期して制御さ
れ、図８（Ｊ）に示すＳＷ信号は６ＭHZのクロックに同
期して制御される。スイッチＳＷ２は、ＳＷ信号が
“０”〜“３”の値をとるとき端子Ｓ１〜Ｓ４とそれぞ
れ接続される。また、スイッチＳＷ３およびＳＷ４は、
ＳＷ信号が“０”のとき端子Ｓ５およびＳ７と接続さ
れ、ＳＷ信号が“１”のとき端子Ｓ６およびＳ８と接続
される。したがって、Ｙデータは、図８（Ｈ）に示すよ
うに１２ＭHZのクロックレートでスイッチＳＷ２から出
力される。また、Ｕデータは、図８（Ｋ）に示すように
６ＭHZのクロックレートでスイッチＳＷ３から出力さ
れ、Ｖデータは、図８（Ｌ）に示すように６ＭHZのクロ
ックレートでスイッチＳＷ４から出力される。
号をスイッチＳＷ２に与え、図８（Ｊ）に示すＳＷ信号
をスイッチＳＷ３およびＳＷ４に与える。図８（Ｇ）に
示すＳＷ信号は１２ＭHZのクロックに同期して制御さ
れ、図８（Ｊ）に示すＳＷ信号は６ＭHZのクロックに同
期して制御される。スイッチＳＷ２は、ＳＷ信号が
“０”〜“３”の値をとるとき端子Ｓ１〜Ｓ４とそれぞ
れ接続される。また、スイッチＳＷ３およびＳＷ４は、
ＳＷ信号が“０”のとき端子Ｓ５およびＳ７と接続さ
れ、ＳＷ信号が“１”のとき端子Ｓ６およびＳ８と接続
される。したがって、Ｙデータは、図８（Ｈ）に示すよ
うに１２ＭHZのクロックレートでスイッチＳＷ２から出
力される。また、Ｕデータは、図８（Ｋ）に示すように
６ＭHZのクロックレートでスイッチＳＷ３から出力さ
れ、Ｖデータは、図８（Ｌ）に示すように６ＭHZのクロ
ックレートでスイッチＳＷ４から出力される。
【００２７】スイッチＳＷ２から出力されたＹデータ
は、Ｄ−ＦＦ回路４２を介して、図８（Ｉ）に示すタイ
ミングでＤ／Ａ変換器４８に与えられ、アナログ信号で
あるＹ信号に変換される。一方、スイッチＳＷ３および
ＳＷ４からそれぞれ出力されたＵデータおよびＶデータ
は、Ｄ−ＦＦ回路４４および４６を介して図８（Ｍ）お
よび（Ｎ）のタイミングでＮＴＳＣエンコーダ５０に入
力される。ＮＴＳＣエンコーダ５０でエンコードされた
データは、その後Ｄ／Ａ変換器５４でアナログ信号に変
換される。Ｄ／Ａ変換器４８および５４の出力は加算器
５２で加算され、加算信号はモニタ５６に出力される。
この結果、モニタ５６にリアルタイムの動画像が表示さ
れる。
は、Ｄ−ＦＦ回路４２を介して、図８（Ｉ）に示すタイ
ミングでＤ／Ａ変換器４８に与えられ、アナログ信号で
あるＹ信号に変換される。一方、スイッチＳＷ３および
ＳＷ４からそれぞれ出力されたＵデータおよびＶデータ
は、Ｄ−ＦＦ回路４４および４６を介して図８（Ｍ）お
よび（Ｎ）のタイミングでＮＴＳＣエンコーダ５０に入
力される。ＮＴＳＣエンコーダ５０でエンコードされた
データは、その後Ｄ／Ａ変換器５４でアナログ信号に変
換される。Ｄ／Ａ変換器４８および５４の出力は加算器
５２で加算され、加算信号はモニタ５６に出力される。
この結果、モニタ５６にリアルタイムの動画像が表示さ
れる。
【００２８】以上のように、カメラモードでは、画像デ
ータはＤＭＡでバッファ２８および３６ならびにＳＤＲ
ＡＭ３４にアクセスされる。つまり、ＣＰＵ６８は、カ
メラモード設定時にＳＧ１５を起動し、信号処理回路１
８およびＮＴＳＣエンコーダ５０に制御パルスを与える
以外、画像データの処理に関与することはない。オペレ
ータがシャッタボタン８８を操作すると、ＣＰＵ６８
は、信号処理回路１８から出力される読み出しリクエス
トにゲートをかける。具体的には、図３に示すＲＳ−Ｆ
Ｆ回路１８ｂをリセットし、ＡＮＤ回路１８ａに入力さ
れるゲート信号をローレベルとする。なお、調停回路３
２ａの前段に設けられたＲＳ−ＦＦ回路３２ｂは、調停
回路３２ａによって所定期間おきにリセットされ、この
結果ＲＳ−ＦＦ回路３２ｂの出力はローレベルを維持す
る。したがって、読み出しリクエストにゲートがかけら
れている間は、バッファ２８から画像データが読み出さ
れることはなく、図５（Ｋ）および（Ｌ）ならびに図６
の動作が中止される。バス３０は、動作が中止された分
だけ開放される。
ータはＤＭＡでバッファ２８および３６ならびにＳＤＲ
ＡＭ３４にアクセスされる。つまり、ＣＰＵ６８は、カ
メラモード設定時にＳＧ１５を起動し、信号処理回路１
８およびＮＴＳＣエンコーダ５０に制御パルスを与える
以外、画像データの処理に関与することはない。オペレ
ータがシャッタボタン８８を操作すると、ＣＰＵ６８
は、信号処理回路１８から出力される読み出しリクエス
トにゲートをかける。具体的には、図３に示すＲＳ−Ｆ
Ｆ回路１８ｂをリセットし、ＡＮＤ回路１８ａに入力さ
れるゲート信号をローレベルとする。なお、調停回路３
２ａの前段に設けられたＲＳ−ＦＦ回路３２ｂは、調停
回路３２ａによって所定期間おきにリセットされ、この
結果ＲＳ−ＦＦ回路３２ｂの出力はローレベルを維持す
る。したがって、読み出しリクエストにゲートがかけら
れている間は、バッファ２８から画像データが読み出さ
れることはなく、図５（Ｋ）および（Ｌ）ならびに図６
の動作が中止される。バス３０は、動作が中止された分
だけ開放される。
【００２９】メモリ制御回路３２の処理速度は２４ＭHZ
で、信号処理回路１８の処理速度の４倍である。このた
め、カメラモードでは、バッファ２８から読み出された
画像データの転送に全体の１／４の期間バス３０が占有
されてる。しかし、シャッタボタン８８の操作によって
この動作が中止されることで、バス３０が全体の１／４
の期間開放される。ＣＰＵ６８は、この開放期間を利用
してＳＤＲＡＭ３４に格納された画像データに圧縮処理
を施し、圧縮画像データをバス６６側に取り込む。な
お、バッファ３６に対する書き込み動作は引き続き実行
され、シャッタボタン８８が操作された時点のフリーズ
画がモニタ５６に表示される。
で、信号処理回路１８の処理速度の４倍である。このた
め、カメラモードでは、バッファ２８から読み出された
画像データの転送に全体の１／４の期間バス３０が占有
されてる。しかし、シャッタボタン８８の操作によって
この動作が中止されることで、バス３０が全体の１／４
の期間開放される。ＣＰＵ６８は、この開放期間を利用
してＳＤＲＡＭ３４に格納された画像データに圧縮処理
を施し、圧縮画像データをバス６６側に取り込む。な
お、バッファ３６に対する書き込み動作は引き続き実行
され、シャッタボタン８８が操作された時点のフリーズ
画がモニタ５６に表示される。
【００３０】ＣＰＵ６８はまた、ＪＰＥＧ圧縮／伸長回
路６０に設けられた図３に示すＲＳ−ＦＦ回路６０ｃお
よび６０ｄに制御パルスを与え、ＡＮＤ回路６０ａおよ
び６０ｂのゲートを開く。この結果、読み出しリクエス
トおよび書き込みリクエストが、所定のタイミングでＪ
ＰＥＧ圧縮／伸長回路６０からメモリ制御回路３２に入
力される。なお、書き込みリクエストはＳＤＲＡＭ３４
の画像データをバッファ５８に書き込むことを要求する
ものであり、読み出しリクエストはバッファ６２に格納
された圧縮画像データの読み出しを要求するものであ
る。したがって、読み出しリクエストに先立って、書き
込みリクエストが入力される。
路６０に設けられた図３に示すＲＳ−ＦＦ回路６０ｃお
よび６０ｄに制御パルスを与え、ＡＮＤ回路６０ａおよ
び６０ｂのゲートを開く。この結果、読み出しリクエス
トおよび書き込みリクエストが、所定のタイミングでＪ
ＰＥＧ圧縮／伸長回路６０からメモリ制御回路３２に入
力される。なお、書き込みリクエストはＳＤＲＡＭ３４
の画像データをバッファ５８に書き込むことを要求する
ものであり、読み出しリクエストはバッファ６２に格納
された圧縮画像データの読み出しを要求するものであ
る。したがって、読み出しリクエストに先立って、書き
込みリクエストが入力される。
【００３１】調停回路３２ａは、まず書き込みリクエス
トに対応するスタート信号を処理回路３２ｗに与える。
図４に示すバッファ制御回路３２ｘはチップセレクト信
号ＣＳ３をローレベルとし、ＳＤＲＡＭ制御回路３２ｈ
はカメラモードと同じ要領でＳＤＲＡＭ３４から画像デ
ータを読み出す。この結果、ＳＤＲＡＭ３４から２４Ｍ
HZのクロックレートで画像データが読み出され、Ｄ−Ｆ
Ｆ回路３２ｒ〜３２ｕおよび３ステートバッファ３２ｖ
を経てバッファ５８に出力される。バッファ制御回路３
２ｘはまた、画像データの出力と同時にアドレス信号お
よびライトイネーブル信号ＷＥ３をバッファ５８に出力
する。これによって、画像データがバッファ５８の所定
アドレスに書き込まれる。
トに対応するスタート信号を処理回路３２ｗに与える。
図４に示すバッファ制御回路３２ｘはチップセレクト信
号ＣＳ３をローレベルとし、ＳＤＲＡＭ制御回路３２ｈ
はカメラモードと同じ要領でＳＤＲＡＭ３４から画像デ
ータを読み出す。この結果、ＳＤＲＡＭ３４から２４Ｍ
HZのクロックレートで画像データが読み出され、Ｄ−Ｆ
Ｆ回路３２ｒ〜３２ｕおよび３ステートバッファ３２ｖ
を経てバッファ５８に出力される。バッファ制御回路３
２ｘはまた、画像データの出力と同時にアドレス信号お
よびライトイネーブル信号ＷＥ３をバッファ５８に出力
する。これによって、画像データがバッファ５８の所定
アドレスに書き込まれる。
【００３２】ＣＰＵ６８はさらに、ＪＰＥＧ圧縮／伸長
回路６０に画像データの圧縮を指示する。このため、Ｊ
ＰＥＧ圧縮／伸長回路６０は、バッファ５８から画像デ
ータを読み出し、読み出した画像データにＪＰＥＧ方式
で圧縮を施し、そして圧縮画像データをバッファ６２に
書き込む。このようにしてバッファ６２に格納された圧
縮画像データは、ＪＰＥＧ圧縮／伸長回路６０からの読
み出しリクエストに応答してメモリ制御回路３２によっ
て読み出され、再度ＳＤＲＡＭ３４に書き込まれる。
回路６０に画像データの圧縮を指示する。このため、Ｊ
ＰＥＧ圧縮／伸長回路６０は、バッファ５８から画像デ
ータを読み出し、読み出した画像データにＪＰＥＧ方式
で圧縮を施し、そして圧縮画像データをバッファ６２に
書き込む。このようにしてバッファ６２に格納された圧
縮画像データは、ＪＰＥＧ圧縮／伸長回路６０からの読
み出しリクエストに応答してメモリ制御回路３２によっ
て読み出され、再度ＳＤＲＡＭ３４に書き込まれる。
【００３３】つまり、読み出しリクエストに応答して、
調停回路３２ａが所定のスタート信号を処理回路３２ｗ
に入力する。これを受けて、図４のバッファ制御回路３
２ｘがチップセレクト信号ＣＳ４をローレベルとし、ア
ドレス信号をバッファ６２に出力する。また、ＳＤＲＡ
Ｍ制御回路３４が、３ステートバッファ３２ｑをオン状
態とし、アドレス信号，ＲＡＳ信号およびＣＡＳ信号を
所定のタイミングでＳＤＲＡＭ３４に入力する。これに
よって、バッファ６２に格納された圧縮画像データが、
ＳＤＲＡＭ３４の所定アドレスに格納される。
調停回路３２ａが所定のスタート信号を処理回路３２ｗ
に入力する。これを受けて、図４のバッファ制御回路３
２ｘがチップセレクト信号ＣＳ４をローレベルとし、ア
ドレス信号をバッファ６２に出力する。また、ＳＤＲＡ
Ｍ制御回路３４が、３ステートバッファ３２ｑをオン状
態とし、アドレス信号，ＲＡＳ信号およびＣＡＳ信号を
所定のタイミングでＳＤＲＡＭ３４に入力する。これに
よって、バッファ６２に格納された圧縮画像データが、
ＳＤＲＡＭ３４の所定アドレスに格納される。
【００３４】このようにして１フレーム分の圧縮画像デ
ータがＳＤＲＡＭ３４内に得られると、ＣＰＵ６８はこ
の圧縮画像データをバスブリッジ６４を介して取り込
み、ＤＲＡＭ８４に書き込む。具体的には、ＣＰＵ６８
は、メモリ制御回路３２に設けられたＲＳ−ＦＦ回路３
２ｆに読み出しリクエストを与える。調停回路３２ａ
は、読み出しリクエストに応答して所定のスタート信号
を処理回路３２ｗに与えるとともに、バスブリッジ制御
信号によってバスブリッジ６４を能動化する。これによ
って、圧縮画像データがＳＤＲＡＭ３４から読み出さ
れ、バス３０および６６が互いに接続される。読み出さ
れた圧縮画像データは、バス３０およびバスブリッジ６
４を介してバス６６側に転送される。
ータがＳＤＲＡＭ３４内に得られると、ＣＰＵ６８はこ
の圧縮画像データをバスブリッジ６４を介して取り込
み、ＤＲＡＭ８４に書き込む。具体的には、ＣＰＵ６８
は、メモリ制御回路３２に設けられたＲＳ−ＦＦ回路３
２ｆに読み出しリクエストを与える。調停回路３２ａ
は、読み出しリクエストに応答して所定のスタート信号
を処理回路３２ｗに与えるとともに、バスブリッジ制御
信号によってバスブリッジ６４を能動化する。これによ
って、圧縮画像データがＳＤＲＡＭ３４から読み出さ
れ、バス３０および６６が互いに接続される。読み出さ
れた圧縮画像データは、バス３０およびバスブリッジ６
４を介してバス６６側に転送される。
【００３５】なお、上述のように、画像データの圧縮処
理および圧縮画像データのバス６６側への取り込み処理
は、バス３０が開放された１／４の期間に行われる。す
べての圧縮画像データがバス６６側に転送されると、調
停回路３２ａはバスブリッジ６４を不能化し、バス３０
とバス６６との接続を遮断する。ＣＰＵ６８は、ＤＲＡ
Ｍ７０に所定のアドレス信号およびライトイネーブル信
号を与えて、バス６６側に取り込まれた圧縮画像データ
をＤＲＡＭ７０に書き込む。そして、１フレーム分の圧
縮画像データの書き込みが完了した後に、この圧縮画像
データを読み出し、バス６６およびＩ／Ｆ回路７８を介
してメモリカード８０に書き込む。つまり、ＣＰＵ６８
がプログラムに従ってＤＲＡＭ７０およびメモリカード
８０にアクセスし、ＤＲＡＭ７０の圧縮画像データをメ
モリカード８０に記録する。このように、バスブリッジ
６４を境に画像データの処理方式が切り換わり、バス３
０側では画像データはＤＭＡで処理され、バス６６側で
は画像データはＣＰＵ６８によって処理される。
理および圧縮画像データのバス６６側への取り込み処理
は、バス３０が開放された１／４の期間に行われる。す
べての圧縮画像データがバス６６側に転送されると、調
停回路３２ａはバスブリッジ６４を不能化し、バス３０
とバス６６との接続を遮断する。ＣＰＵ６８は、ＤＲＡ
Ｍ７０に所定のアドレス信号およびライトイネーブル信
号を与えて、バス６６側に取り込まれた圧縮画像データ
をＤＲＡＭ７０に書き込む。そして、１フレーム分の圧
縮画像データの書き込みが完了した後に、この圧縮画像
データを読み出し、バス６６およびＩ／Ｆ回路７８を介
してメモリカード８０に書き込む。つまり、ＣＰＵ６８
がプログラムに従ってＤＲＡＭ７０およびメモリカード
８０にアクセスし、ＤＲＡＭ７０の圧縮画像データをメ
モリカード８０に記録する。このように、バスブリッジ
６４を境に画像データの処理方式が切り換わり、バス３
０側では画像データはＤＭＡで処理され、バス６６側で
は画像データはＣＰＵ６８によって処理される。
【００３６】バス６６には、ＣＰＵ６８，ＤＲＡＭ７０
およびＩ／Ｆ回路７８の他に、ＰＷＭ信号発生回路７
２，ＰＩＯ回路７４，フラッシュメモリ７６および非同
期回路（ＵＡＲＴ）８２が接続される。ＰＷＭ信号発生
回路７２はフォーカスレンズ（図示せず）を自動調整す
るためにＰＷＭ信号を出力し、ＰＩＯ回路７４は必要に
応じてストロボ（図示せず）を発光させるためにストロ
ボ制御信号を出力する。フラッシュメモリ７６はＣＰＵ
６８が処理するプログラムを保持し、非同期回路８２は
ＲＳ２３２Ｃを通して画像データを外部に出力する。Ｃ
ＰＵ６８は、フラッシュメモリ７６からプログラムを読
み出し、読み出したプログラムに従ってＰＷＭ信号発生
回路７２，ＰＩＯ回路７４，および非同期回路８２を制
御する。
およびＩ／Ｆ回路７８の他に、ＰＷＭ信号発生回路７
２，ＰＩＯ回路７４，フラッシュメモリ７６および非同
期回路（ＵＡＲＴ）８２が接続される。ＰＷＭ信号発生
回路７２はフォーカスレンズ（図示せず）を自動調整す
るためにＰＷＭ信号を出力し、ＰＩＯ回路７４は必要に
応じてストロボ（図示せず）を発光させるためにストロ
ボ制御信号を出力する。フラッシュメモリ７６はＣＰＵ
６８が処理するプログラムを保持し、非同期回路８２は
ＲＳ２３２Ｃを通して画像データを外部に出力する。Ｃ
ＰＵ６８は、フラッシュメモリ７６からプログラムを読
み出し、読み出したプログラムに従ってＰＷＭ信号発生
回路７２，ＰＩＯ回路７４，および非同期回路８２を制
御する。
【００３７】オペレータがモード設定スイッチ８６を再
生側に設定すると、ＣＰＵ６８はメモリカード８０から
圧縮画像データを再生し、ＤＲＡＭ７０に一旦保持して
からメモリ制御回路３２に出力する。ただし、ＣＰＵ６
８は、ＤＲＡＭ７０から圧縮画像データを読み出す前に
書き込みリクエストを図３のＲＳ−ＦＦ回路３２ｇに与
える。これに応じて、調停回路３２ａはバスブリッジ６
４を能動化するとともに、処理回路３２ｗに所定のスタ
ート信号を与える。このため、ＤＲＡＭ７０から読み出
された圧縮画像データは、バス６６，バスブリッジ６４
およびバス３０を介して処理回路３２ｗに入力され、Ｄ
ＭＡでＳＤＲＡＭ３４に書き込まれる。
生側に設定すると、ＣＰＵ６８はメモリカード８０から
圧縮画像データを再生し、ＤＲＡＭ７０に一旦保持して
からメモリ制御回路３２に出力する。ただし、ＣＰＵ６
８は、ＤＲＡＭ７０から圧縮画像データを読み出す前に
書き込みリクエストを図３のＲＳ−ＦＦ回路３２ｇに与
える。これに応じて、調停回路３２ａはバスブリッジ６
４を能動化するとともに、処理回路３２ｗに所定のスタ
ート信号を与える。このため、ＤＲＡＭ７０から読み出
された圧縮画像データは、バス６６，バスブリッジ６４
およびバス３０を介して処理回路３２ｗに入力され、Ｄ
ＭＡでＳＤＲＡＭ３４に書き込まれる。
【００３８】ＣＰＵ６８はまた、ＪＰＥＧ圧縮／伸長回
路６０に対して、ＳＤＲＡＭ３４に格納された圧縮画像
データの伸長処理を指示する。このため、ＪＰＥＧ圧縮
／伸長回路６０は、上述と同様に読み出しリクエストお
よび書き込みリクエストをメモリ制御回路３２に与え
る。ＳＤＲＡＭ３４に格納された圧縮画像データは、読
み出しリクエストに応答してメモリ制御回路３２によっ
て読み出され、その後バッファ５８を介してＪＰＥＧ圧
縮／伸長回路６０に入力される。ＪＰＥＧ圧縮／伸長回
路６０は、入力された圧縮画像データを伸長し、伸長し
た画像データをバッファ６２に書き込む。メモリ制御回
路３２は、書き込みリクエストに応答してバッファ６２
から画像データを読み出し、ＳＤＲＡＭ３４に書き込
む。つまり、ＳＤＲＡＭ３４に格納された圧縮画像デー
タの伸長処理および伸長画像データのＳＤＲＡＭ３４へ
の書き込み処理もまた、ＤＭＡで実行される。
路６０に対して、ＳＤＲＡＭ３４に格納された圧縮画像
データの伸長処理を指示する。このため、ＪＰＥＧ圧縮
／伸長回路６０は、上述と同様に読み出しリクエストお
よび書き込みリクエストをメモリ制御回路３２に与え
る。ＳＤＲＡＭ３４に格納された圧縮画像データは、読
み出しリクエストに応答してメモリ制御回路３２によっ
て読み出され、その後バッファ５８を介してＪＰＥＧ圧
縮／伸長回路６０に入力される。ＪＰＥＧ圧縮／伸長回
路６０は、入力された圧縮画像データを伸長し、伸長し
た画像データをバッファ６２に書き込む。メモリ制御回
路３２は、書き込みリクエストに応答してバッファ６２
から画像データを読み出し、ＳＤＲＡＭ３４に書き込
む。つまり、ＳＤＲＡＭ３４に格納された圧縮画像デー
タの伸長処理および伸長画像データのＳＤＲＡＭ３４へ
の書き込み処理もまた、ＤＭＡで実行される。
【００３９】ＣＰＵ６８は、再生モードにおいても図３
に示すＲＳ−ＦＦ回路５０ｂに制御パルスを与える。こ
のため、ＮＴＳＣエンコーダ５０は、カメラモードと同
様に書き込みリクエストをメモリ制御回路３２に入力
し、メモリ制御回路３２がＳＤＲＡＭ３４から画像デー
タを読み出す。再生モードでは、信号処理回路１８に制
御パルスが与えられることはなく、ＳＤＲＡＭ３４が撮
影された画像データによって更新されることもない。し
たがって、ＳＤＲＡＭ３４からは同じ画像データが繰り
返し読み出され、これによって、メモリカード８０から
再生された画像データに対応する静止画像が、モニタ５
６に表示される。なお、オペレータがコマ送りスイッチ
９０を操作すると、別の圧縮画像データがメモリカード
８０から再生され、モニタ５６に別の静止画像が表示さ
れる。
に示すＲＳ−ＦＦ回路５０ｂに制御パルスを与える。こ
のため、ＮＴＳＣエンコーダ５０は、カメラモードと同
様に書き込みリクエストをメモリ制御回路３２に入力
し、メモリ制御回路３２がＳＤＲＡＭ３４から画像デー
タを読み出す。再生モードでは、信号処理回路１８に制
御パルスが与えられることはなく、ＳＤＲＡＭ３４が撮
影された画像データによって更新されることもない。し
たがって、ＳＤＲＡＭ３４からは同じ画像データが繰り
返し読み出され、これによって、メモリカード８０から
再生された画像データに対応する静止画像が、モニタ５
６に表示される。なお、オペレータがコマ送りスイッチ
９０を操作すると、別の圧縮画像データがメモリカード
８０から再生され、モニタ５６に別の静止画像が表示さ
れる。
【００４０】ＣＰＵ６８は、具体的には図９および図１
０に示すフロー図を処理する。モード設定スイッチ８６
がカメラ側に設定されると、ＣＰＵ６８は図９の割込ル
ーチンを処理し、モード設定スイッチ８６が再生側に設
定されると、ＣＰＵ６８は図１０の割込ルーチンを処理
する。まず図９を参照して、ステップＳ１ではカメラ信
号処理ブロックのＤＭＡをスタートさせる。つまり、Ｓ
Ｇ１５を起動し、信号処理回路１８に制御パルスを与え
る。これに応じて、信号処理回路１８は、撮影された画
像データを処理してバッファ２８に書き込むとともに、
読み出しリクエストをメモリ制御回路３２に与える。こ
の結果、撮影された画像データがＳＤＲＡＭ３４に書き
込まれる。ＣＰＵ６８は次に、ステップＳ３でエンコー
ドブロックのＤＭＡをスタートさせる。つまり、ＮＴＳ
Ｃエンコーダ５０に制御パルスを与える。このため、Ｎ
ＴＳＣエンコーダ５０はメモリ制御回路３２に書き込み
リクエストを与え、メモリ制御回路３２は、画像データ
をＳＤＲＡＭ３２から読み出してバッファ３６に書き込
む。ＮＴＳＣエンコーダ５０はさらに、バッファ３６に
書き込まれた画像データを処理し、モニタ５６に出力す
る。この結果、リアルタイムの動画像がモニタ５６に表
示される。
０に示すフロー図を処理する。モード設定スイッチ８６
がカメラ側に設定されると、ＣＰＵ６８は図９の割込ル
ーチンを処理し、モード設定スイッチ８６が再生側に設
定されると、ＣＰＵ６８は図１０の割込ルーチンを処理
する。まず図９を参照して、ステップＳ１ではカメラ信
号処理ブロックのＤＭＡをスタートさせる。つまり、Ｓ
Ｇ１５を起動し、信号処理回路１８に制御パルスを与え
る。これに応じて、信号処理回路１８は、撮影された画
像データを処理してバッファ２８に書き込むとともに、
読み出しリクエストをメモリ制御回路３２に与える。こ
の結果、撮影された画像データがＳＤＲＡＭ３４に書き
込まれる。ＣＰＵ６８は次に、ステップＳ３でエンコー
ドブロックのＤＭＡをスタートさせる。つまり、ＮＴＳ
Ｃエンコーダ５０に制御パルスを与える。このため、Ｎ
ＴＳＣエンコーダ５０はメモリ制御回路３２に書き込み
リクエストを与え、メモリ制御回路３２は、画像データ
をＳＤＲＡＭ３２から読み出してバッファ３６に書き込
む。ＮＴＳＣエンコーダ５０はさらに、バッファ３６に
書き込まれた画像データを処理し、モニタ５６に出力す
る。この結果、リアルタイムの動画像がモニタ５６に表
示される。
【００４１】オペレータによってシャッタボタン８８が
操作されると、ＣＰＵ６８はステップＳ５で“ＹＥＳ”
と判断し、ステップＳ７でカメラ信号処理ブロックのＤ
ＭＡをストップさせ、ステップＳ９で圧縮処理ブロック
のＤＭＡをスタートさせる。つまり、信号処理回路１８
のＲＳ−ＦＦ回路１８ｂをリセットするとともに、ＪＰ
ＥＧ圧縮／伸長回路６０のＲＳ−ＦＦ回路６０ｃおよび
６０ｄに制御パルスを与える。このため、信号処理回路
１８からメモリ制御回路３２への読み出しリクエストの
出力が中止され、代わりにＪＰＥＧ圧縮／伸長回路６０
からメモリ制御回路３２に読み出しリクエストおよび書
き込みリクエストが入力される。ステップＳ９では圧縮
指示もＪＰＥＧ圧縮／伸長回路６０に与え、この結果、
ＳＤＲＡＭ３４に圧縮画像データが書き込まれる。
操作されると、ＣＰＵ６８はステップＳ５で“ＹＥＳ”
と判断し、ステップＳ７でカメラ信号処理ブロックのＤ
ＭＡをストップさせ、ステップＳ９で圧縮処理ブロック
のＤＭＡをスタートさせる。つまり、信号処理回路１８
のＲＳ−ＦＦ回路１８ｂをリセットするとともに、ＪＰ
ＥＧ圧縮／伸長回路６０のＲＳ−ＦＦ回路６０ｃおよび
６０ｄに制御パルスを与える。このため、信号処理回路
１８からメモリ制御回路３２への読み出しリクエストの
出力が中止され、代わりにＪＰＥＧ圧縮／伸長回路６０
からメモリ制御回路３２に読み出しリクエストおよび書
き込みリクエストが入力される。ステップＳ９では圧縮
指示もＪＰＥＧ圧縮／伸長回路６０に与え、この結果、
ＳＤＲＡＭ３４に圧縮画像データが書き込まれる。
【００４２】ＣＰＵ６８はその後、ステップＳ１１で圧
縮画像データをＳＤＲＡＭ３４から取り込み、ＤＲＡＭ
７０に一旦保持する。そして、ステップＳ１３でＤＲＡ
Ｍ７０の圧縮画像データをメモリカード８０に記録す
る。再生モードでは、まず図１０のステップＳ１５で、
圧縮画像データをメモリカード８０から読み出し、ＤＲ
ＡＭ７０に一旦書き込む。次にステップＳ１７でＤＲＡ
Ｍ７０の圧縮画像データをメモリ制御回路３２に与え、
ＳＤＲＡＭ３４に格納する。ＣＰＵ６８は続いて、ステ
ップＳ１９で伸長処理ブロックのＤＭＡをスタートさせ
る。つまり、ＪＰＥＧ圧縮／伸長回路６０に伸長指示お
よび２つの制御パルスを与え、ＳＤＡＲＭ３４の圧縮画
像データを伸長する。伸長された画像データは、再度Ｓ
ＤＲＡＭ３４に書き込まれる。
縮画像データをＳＤＲＡＭ３４から取り込み、ＤＲＡＭ
７０に一旦保持する。そして、ステップＳ１３でＤＲＡ
Ｍ７０の圧縮画像データをメモリカード８０に記録す
る。再生モードでは、まず図１０のステップＳ１５で、
圧縮画像データをメモリカード８０から読み出し、ＤＲ
ＡＭ７０に一旦書き込む。次にステップＳ１７でＤＲＡ
Ｍ７０の圧縮画像データをメモリ制御回路３２に与え、
ＳＤＲＡＭ３４に格納する。ＣＰＵ６８は続いて、ステ
ップＳ１９で伸長処理ブロックのＤＭＡをスタートさせ
る。つまり、ＪＰＥＧ圧縮／伸長回路６０に伸長指示お
よび２つの制御パルスを与え、ＳＤＡＲＭ３４の圧縮画
像データを伸長する。伸長された画像データは、再度Ｓ
ＤＲＡＭ３４に書き込まれる。
【００４３】ＣＰＵ６８はその後、ステップＳ２１でエ
ンコードブロックのＤＭＡをスタートさせる。このとき
上述のステップＳ３と同様の処理が実行され、これによ
ってモニタ５６に再生画像が表示される。オペレータが
コマ送りスイッチ９０を操作すると、ＣＰＵ６８はステ
ップＳ２３で“ＹＥＳ”と判断し、ステップＳ１５に戻
って別の圧縮画像データをメモリカード８０から再生す
る。この結果、モニタ５６の表示が更新される。
ンコードブロックのＤＭＡをスタートさせる。このとき
上述のステップＳ３と同様の処理が実行され、これによ
ってモニタ５６に再生画像が表示される。オペレータが
コマ送りスイッチ９０を操作すると、ＣＰＵ６８はステ
ップＳ２３で“ＹＥＳ”と判断し、ステップＳ１５に戻
って別の圧縮画像データをメモリカード８０から再生す
る。この結果、モニタ５６の表示が更新される。
【００４４】この実施例によれば、バスブリッジ６４を
境として、バス３０側では画像データがＤＭＡで処理さ
れ、バス６６側では画像データならびにフォーカスレン
ズおよびストロボがＣＰＵ６８によってソフト的に処理
される。換言すれば、ＤＭＡ処理データはバス３０（高
速バス）を通して転送され、ＣＰＵ処理データはバス６
６（低速バス）を通して転送される。さらに、バス３０
および６６は、必要に応じてバスブリッジ６４によって
接続される。このため、ＤＭＡ処理データおよびＣＰＵ
処理データを効率的に転送することができ、全体的な処
理速度を向上させることができる。
境として、バス３０側では画像データがＤＭＡで処理さ
れ、バス６６側では画像データならびにフォーカスレン
ズおよびストロボがＣＰＵ６８によってソフト的に処理
される。換言すれば、ＤＭＡ処理データはバス３０（高
速バス）を通して転送され、ＣＰＵ処理データはバス６
６（低速バス）を通して転送される。さらに、バス３０
および６６は、必要に応じてバスブリッジ６４によって
接続される。このため、ＤＭＡ処理データおよびＣＰＵ
処理データを効率的に転送することができ、全体的な処
理速度を向上させることができる。
【００４５】なお、この実施例では、バス３０側からバ
ス６６側に転送された画像データまたはメモリカード８
０から再生された画像データをＤＲＡＭ７０に書き込む
ようにしたが、ＤＲＡＭ７０の代わりにＳＲＡＭを設け
るようにしてもよい。この場合、ＳＲＡＭはＣＰＵ６８
に接続する必要がある。
ス６６側に転送された画像データまたはメモリカード８
０から再生された画像データをＤＲＡＭ７０に書き込む
ようにしたが、ＤＲＡＭ７０の代わりにＳＲＡＭを設け
るようにしてもよい。この場合、ＳＲＡＭはＣＰＵ６８
に接続する必要がある。
【図１】この発明の１実施例を示すブロック図である。
【図２】バッファを示す図解図である。
【図３】図１実施例の一部を示すブロック図である。
【図４】図１実施例の他の一部を示すブロック図であ
る。
る。
【図５】（Ａ）は水平同期信号を示す波形図であり、
（Ｂ）はＹデータを示す図解図であり、（Ｃ）はＵＶデ
ータを示す図解図であり、（Ｄ）および（Ｅ）はＤ−Ｆ
Ｆ回路の出力を示す図解図であり、（Ｆ）はＳＷ信号を
示す波形図であり、（Ｇ）はＳＷの出力を示す図解図で
あり、（Ｈ）はアドレス信号を示す図解図であり、
（Ｉ）はバンク切換信号を示す波形図であり、（Ｊ）は
読み出しリクエストを示す波形図であり、（Ｋ）はアド
レス信号を示す図解図であり、そして（Ｌ）はバッファ
出力を示す図解図である。
（Ｂ）はＹデータを示す図解図であり、（Ｃ）はＵＶデ
ータを示す図解図であり、（Ｄ）および（Ｅ）はＤ−Ｆ
Ｆ回路の出力を示す図解図であり、（Ｆ）はＳＷ信号を
示す波形図であり、（Ｇ）はＳＷの出力を示す図解図で
あり、（Ｈ）はアドレス信号を示す図解図であり、
（Ｉ）はバンク切換信号を示す波形図であり、（Ｊ）は
読み出しリクエストを示す波形図であり、（Ｋ）はアド
レス信号を示す図解図であり、そして（Ｌ）はバッファ
出力を示す図解図である。
【図６】（Ａ）はスタート信号を示す波形図であり、
（Ｂ）はアドレス信号を示す図解図であり、（Ｃ）はバ
ッファ出力を示す図解図であり、（Ｄ）はアドレス信号
を示す図解図であり、（Ｅ）はＲＡＳ信号を示す波形図
であり、（Ｆ）はＣＡＳ信号を示す波形図であり、
（Ｇ）はクロックを示す波形図であり、そして（Ｈ）は
書込データを示す図解図である。
（Ｂ）はアドレス信号を示す図解図であり、（Ｃ）はバ
ッファ出力を示す図解図であり、（Ｄ）はアドレス信号
を示す図解図であり、（Ｅ）はＲＡＳ信号を示す波形図
であり、（Ｆ）はＣＡＳ信号を示す波形図であり、
（Ｇ）はクロックを示す波形図であり、そして（Ｈ）は
書込データを示す図解図である。
【図７】（Ａ）は水平同期信号を示す波形図であり、
（Ｂ）はバンク切換信号を示す波形図であり、（Ｃ）は
書込リクエストを示す波形図であり、（Ｄ）はアドレス
信号を示す図解図であり、そして（Ｅ）はＳＤＲＡＭ出
力を示す図解図である。
（Ｂ）はバンク切換信号を示す波形図であり、（Ｃ）は
書込リクエストを示す波形図であり、（Ｄ）はアドレス
信号を示す図解図であり、そして（Ｅ）はＳＤＲＡＭ出
力を示す図解図である。
【図８】（Ａ）は水平同期信号を示す波形図であり、
（Ｂ）はバンク切換信号を示す波形図であり、（Ｃ）は
アドレス信号を示す図解図であり、（Ｄ）はバッファ出
力を示す図解図であり、（Ｅ）および（Ｆ）はＤ−ＦＦ
回路の出力を示す図解図であり、（Ｇ）はＳＷ信号を示
す波形図であり、（Ｈ）はＳＷの出力を示す図解図であ
り、（Ｉ）はＤ−ＦＦ回路の出力を示す図解図であり、
（Ｊ）はＳＷ信号を示す波形図であり、（Ｋ）および
（Ｌ）はＳＷの出力を示す図解図であり、そして（Ｍ）
および（Ｎ）はＤ−ＦＦ回路の出力を示す図解図であ
る。
（Ｂ）はバンク切換信号を示す波形図であり、（Ｃ）は
アドレス信号を示す図解図であり、（Ｄ）はバッファ出
力を示す図解図であり、（Ｅ）および（Ｆ）はＤ−ＦＦ
回路の出力を示す図解図であり、（Ｇ）はＳＷ信号を示
す波形図であり、（Ｈ）はＳＷの出力を示す図解図であ
り、（Ｉ）はＤ−ＦＦ回路の出力を示す図解図であり、
（Ｊ）はＳＷ信号を示す波形図であり、（Ｋ）および
（Ｌ）はＳＷの出力を示す図解図であり、そして（Ｍ）
および（Ｎ）はＤ−ＦＦ回路の出力を示す図解図であ
る。
【図９】ＣＰＵの動作の一部を示すフロー図である。
【図１０】ＣＰＵの動作の他の一部を示すフロー図であ
る。
る。
１０ …ディジタルカメラ １８ …信号処理回路 ２８，３６，５８，６２ …バッファ ３２ …メモリ制御回路 ３４ …ＳＤＲＡＭ ５０ …ＮＴＳＣエンコーダ ６４ …バスブリッジ ６８ …ＣＰＵ ８０ …メモリカード
Claims (12)
- 【請求項１】被写体を撮影し画像データを出力する撮影
手段、 前記画像データに対応する画像を表示する表示手段、 前記画像データを圧縮して圧縮画像データを出力する圧
縮手段、 前記撮影手段，前記表示手段および前記圧縮手段を互い
に接続する第１バス、 メインメモリ、 前記第１バスと接続され前記画像データならびに前記圧
縮画像データの書き込みおよび読み出しのために前記メ
インメモリにＤＭＡでアクセスするアクセス手段、 第２バス、 必要に応じて前記第１バスおよび前記第２バスを接続す
るバスブリッジ、および前記第２バスと接続されプログ
ラムに従って所定の処理を実行するＣＰＵを備える、デ
ィジタルカメラ。 - 【請求項２】前記撮影手段は、前記第１バスと接続され
る第１バッファ、および撮影された前記画像データを前
記ＤＭＡで前記第１バッファに格納する格納手段を含
む、請求項１記載のディジタルカメラ。 - 【請求項３】前記表示手段は、前記画像を表示するモニ
タ、前記第１バスと接続されるかつ前記画像データを一
時的に保持する第２バッファ、および前記第２バッファ
から前記ＤＭＡで前記画像データを読み出して前記モニ
タに出力する出力手段を含む、請求項１または２記載の
ディジタルカメラ。 - 【請求項４】前記圧縮手段は、前記第１バスと接続され
前記画像データを一時的に保持する第３バッファ、前記
第３バッファから読み出された画像データに対する圧縮
処理を実行する圧縮処理手段、および前記圧縮処理手段
から出力された前記圧縮画像データを一時的に格納する
第４バッファを含む、請求項１ないし３のいずれかに記
載のディジタルカメラ。 - 【請求項５】前記画像データの記録指示を入力する記録
指示入力手段をさらに備え、 前記ＣＰＵは、前記記録指示に応答して前記撮影手段を
不能化し、前記圧縮手段を能動化し、前記バスブリッジ
をオン状態として前記圧縮画像データを前記第２バス側
に取り込み、前記圧縮画像データを記録媒体に記録す
る、請求項１ないし４のいずれかに記載のディジタルカ
メラ。 - 【請求項６】前記アクセス手段は、前記第１バッファな
いし前記第４バッファに前記ＤＭＡでアクセスするバッ
ファアクセス手段、および前記メインメモリに前記ＤＭ
Ａでアクセスするメインメモリアクセス手段を含む、請
求項１ないし５のいずれかに記載のディジタルカメラ。 - 【請求項７】前記撮影手段は前記第１バッファに格納さ
れた前記画像データの読み出し要求を出力する第１要求
出力手段をさらに含み、 前記バッファアクセス手段は前記読み出し要求に応答し
て前記第１バッファから前記画像データを読み出す、請
求項６記載のディジタルカメラ。 - 【請求項８】前記表示手段は前記第２バッファへの前記
画像データの書き込み要求を出力する第２要求出力手段
をさらに含み、 前記バッファアクセス手段は前記書き込み要求に応答し
て前記画像データを前記第２バッファに書き込む、請求
項６または７記載のディジタルカメラ。 - 【請求項９】前記圧縮手段は、前記第３バッファへの前
記画像データの書き込み要求を出力する第３要求出力手
段、および前記第４バッファに格納された前記圧縮画像
データの読み出し要求を出力する第４要求出力手段をさ
らに含み、 前記バッファアクセス手段は、前記第３要求出力手段か
らの前記書き込み要求に応答して前記画像データを前記
第３バッファに書き込み、前記第４要求出力手段からの
前記読み出し要求に応答して前記第４バッファから前記
圧縮画像データを読み出す、請求項６ないし８のいずれ
かに記載のディジタルカメラ。 - 【請求項１０】前記アクセス手段は前記バスブリッジを
オン／オフするオン／オフ手段をさらに含み、 前記ＣＰＵは、前記記録指示に応答して、前記第１要求
出力手段を不能化し、前記第３要求出力手段および前記
第４要求出力手段を能動化し、前記オン／オフ手段によ
って前記バスブリッジをオン状態とし、前記アクセス手
段に前記圧縮画像データの読み出しを要求する、請求項
９記載のディジタルカメラ。 - 【請求項１１】前記第２バスと接続されかつ前記ＣＰＵ
の指示に従ってフォーカスを制御するフォーカス制御手
段、および前記第２バスと接続されかつ前記ＣＰＵの指
示に従ってストロボを制御するストロボ制御手段をさら
に備える、請求項１ないし１０のいずれかに記載のディ
ジタルカメラ。 - 【請求項１２】前記第２バスと接続されかつ前記ＣＰＵ
の指示に従って前記圧縮画像データを外部に出力するデ
ータ出力手段をさらに備える、請求項１ないし１１記載
のディジタルカメラ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12733998A JP3296780B2 (ja) | 1998-05-11 | 1998-05-11 | ディジタルカメラ |
| EP99109087A EP0957632A3 (en) | 1998-05-11 | 1999-05-07 | Digital camera |
| US09/306,764 US6683642B1 (en) | 1998-05-11 | 1999-05-07 | Digital camera using separate buses for transferring DMA processed data and CPU processed data |
| KR10-1999-0016523A KR100539637B1 (ko) | 1998-05-11 | 1999-05-10 | 디지털 카메라 |
| CNB991064577A CN1171233C (zh) | 1998-05-11 | 1999-05-11 | 数字照相机 |
Applications Claiming Priority (1)
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