KR19990086992A - 플라즈마 디스플레이장치 - Google Patents

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아끼구사 나오유끼
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Abstract

본 발명은 X, Y전극을 기수번과 우수번으로 별개의 유지방전신호를 인가하는 PDP에 있어서, 구동회로의 배선을 간단하게 함과 동시에 드라이버를 IC화하는 플라즈마 디스플레이장치를 제공한다.
인터레이스표시로 인접하는 제1 전극(2)과 제2 전극(3)의 조에 교호로 역상의 유지방전신호를 인가하는 플라즈마 디스플레이장치의 제2 전극의 구동회로가 기순번째의 제2 전극에 인가하는 전압펄스를 출력하는 제1 구동회로(16)와, 우수번째의 제2 전극에 인가하는 전압펄스를 출력하는 제2 구동회로(17)와, 이들 전압펄스와 주사신호를 제2 전극에 선택적으로 인가하기 위한 제3 회로를 갖춘 플라즈마 디스플레이장치에 있어서, 제3 회로는 기수번째의 제2 전극에 접속되는 제3 기수회로(41)와, 우수번째의 제2 전극에 접속되는 제3 우수회로(42)로 나누어져서, 각각 집적화되어 있다.

Description

플라즈마 디스플레이장치
본 발명은 메모리기능을 갖는 표시소자인 셀의 집합으로 구성된 표시패널을 구동하는 기술에 관한 것이며, 특히 AC(교류)형 플라즈마 디스플레이패널(Plasma Display Panel: PDP)에서 인터레이스표시를 행하는 장치에 관한 것이다.
상기 AC형 PDP는 2개의 유지전극에 교호로 전압파형을 인가함으로써 방전을 유지하여 발광표시를 행하는 것이다. 한번의 방전은 펄스인가 직후 1μs로부터 수 μs에서 종료한다. 방전에 의해 발생한 정전하인 이온은 부의 전압이 인가되고 있는 전극상의 절연층 표면에 축적되고, 마찬가지로 부전하인 전자는 정의 전압이 인가되고 있는 전극상의 절연층 표면에 축적된다.
따라서 처음에 높은 전압(기입전압)의 펄스(기입펄스)로 방전시켜서 벽전하를 생성한 후, 극성이 다른 전회보다 낮은 전압(유지방전전압)의 펄스(유지방전펄스)를 인가하면, 전에 축적된 벽전하가 중첩되어 방전공간에 대한 전압은 커져서 방전전압의 임계치를 넘어서 방전을 개시한다. 즉 한번 기입방전을 행하여 벽전하를 생성한 표시셀은 그 후에 유지방전펄스를 교호로 역극성으로 인가함으로써, 방전을 지속할 수 있는 특징이 있다. 이것을 메모리효과, 또는 메모리기능이라 부르고 있다. 일반적으로 AC형 PDP는 이 메모리효과를 이용해서 표시를 행하는 것이다.
종래의 AC형 PDP는 유지전극의 한쪽의 X전극과 다른 쪽의 Y전극을 교호로 배열하고, 기수번째의 X전극과 Y전극 사이 및 우수번째의 X전극과 Y전극 사이에서 방전을 시켰었다. 즉 표시셀은 기수번째의 X전극과 Y전극 사이와 우수번째의 X전극과 Y전극 사이에 형성되고, 기수번째의 Y전극과 우수번째의 X전극 및 기수번째의 X전극과 우수번째의 Y전극 사이에는 형성되지 않았다. 그러나 이대로는 고정세화 (高精細化)및 고휘도화(高輝度化)하는 것이 어려운 등의 문제가 있었다. 그래서 본 출원인은 일본 특개평 9-160525호공보로 인터레이스주사에 있어서, 기수번째의 Y전극과 우수번째의 X전극 및 기수번째의 X전극과 우수번째의 Y전극 사이에도 표시셀을 형성함으로써 고정세화 및 고휘도화를 도모한 PDP를 개시하고 있다. 본 발명은 특개평 9-160525호공보에 개시된 바와 같은 Y전극이 양측의 X전극과의 사이에서 방전이 이루어져서, 표시셀이 형성되는 플라즈마 디스플레이페널(PDP)에 적용된다.
도1은 상기한 특개평 9-160525호공보에 개시된 PDP의 개요를 나타낸 블록도이며, 도2는 그 패널의 단면구조이며, 도3은 1프레임의 구성을 나타낸 도면이며, 도 4는 1서브필드로 각 전극에 인가되는 구동파형을 나타낸 타임차트이다. 이들 도면을 참조해서 본 발명이 적용되는 PDP에 대해 설명한다.
도1에 나타낸 바와 같이 패널(1)에는 유지방전전극을 구성하는 제1 전극(X전극)(2-1, 2-2, …), 제2 전극(Y전극)(3-1, 3-2, …) 및 어드레스전극(4-1, 4-2, …)이 설치되어 있다. 도2에 나타낸 바와 같이 패널(1)은 2개의 유리기판(5, 6)으로 구성되어 있다. 제1 기판(6)에는 X전극을 구성하는 투명전극(22-1, …)과 버스전극(21-1, …) 및 Y전극을 구성하는 투명전극(32-1, 32-2, …)과 버스전극(32-1, 31-2, …)이 평행으로 교호로 배치되어 있다. 기판(5)이 표시면 측이며, 투명전극은 형광체(9)로부터의 반사광을 투과시키는 목적으로 사용된다. 그러나 투명전극만으로는 전압의 강하가 커지므로, 전극저항에 의한 전압강하를 방지할 목적으로 버스전극이 설치된다. 또한 이들 전극을 유전체로 피복하고, 방전면에는 보호막으로서 MgO(산화마그네슘)막을 형성한다.
또 유기기판(5)과 대향하는 유리기판(6)에는 어드레스전극(4)을 X 및 Y전극과 직교하는 형태로 형성한다. 또한 어드레스전극 사이에는 장벽(10)을 형성하여, 그 장벽 사이에는 어드레스전극을 덮는 형태로 적, 녹, 청의 발광특성을 갖는 형광체(9)를 형성한다. 장벽(10)의 능선과 MgO막이 밀착하는 형태로 유리기판(5, 6)이 조립된다.
각 전극은 그 양측의 전극의 간극(즉 방전슬릿)(8)에서 방전할 수 있다. Y전극은 어드레스 동작시의 표시라인의 선택 및 유지방전에 주로 이용된다. 어드레스전극은 선택된 표시라인의 Y전극과의 사이에서 표시셀의 선택을 행하기 위한 어드레스방전에 주로 이용된다. X전극은 어드레스 동작시에 선택된 Y전극의 어느 측의 방전슬릿에 어드레스방전을 발생시킬 것인가의 선택과 유지방전에 주로 이용된다.
도1에 나타낸 바와 같이 어드레스전극(4-1, 4-2, …)은 1개마다 어드레스드라이버(13)에 접속되고, 그 어드레스드라이버(13)에 의해 어드레스 방전시의 어드레스펄스가 인가된다. 또 Y전극은 개별적으로 스캔드라이버(12)에 접속된다. 스캔드라이버(12)는 1비트마다 기수 Y전극(4-1, 4-3, …)의 구동용과 우수 Y전극(4-2, 4-4, …)의 구동용으로 나누어져서, 기수 Y 서스테인회로(16)와 우수 Y 서스테인회로(17)에 접속되어 있다. 어드레스 동작시의 펄스는 스캔드라이버(scan driver)(12) 중에서 발생하고, 유지방전펄스 등은 기수 Y 서스테인회로(16) 및 우수 Y 서스테인회로(17)에서 발생하여, 스캔드라이버(12)를 경유해서 각 Y전극에 인가된다. X전극(2-1, 2-2, …)은 기수 X전극(2-1, 2-3, …)과 우수 X전극(2-2, 2-4, …)으로 나누어져서, 각각의 그룹마다 기수 X 서스테인회로(14)와 우수 X 서스테인회로(15)에 접속된다. 이들 드라이버회로는 제어회로(11)에 의해 제어되고, 그 제어회로는 장치의 외부로부터 입력되는 동기신호나 표시데이터신호에 의해 제어된다.
도3에 나타낸 바와 같이 상기한 PDP에서의 1프레임의 구동 시켄스(sequence)는 기수 필드와 우수 필드로 분할되고, 기수 필드에서는 기수 행의 표시를, 우수 필드에서는 우수 행의 표시를 각각 행한다. 즉 기수 필드에서는 기수번째의 X전극과 Y전극 사이와 우수번째의 X전극과 Y전극 사이에서 방전을 행하고, 우수 필드에서는 기수번째의 Y전극과 우수번째의 X전극 및 기수번째의 X전극과 우수번째의 Y전극 사이에서 방전을 행한다. 또한 각 필드는 몇 개인가의 서브필드로 분할되어 있다. 도3에서는 8개의 서브필드(SF1, SF2, …, SF8)로 분할한 예를 나타내고 있다. 각 서브필드는 표시셀의 초기화를 행하는 리세트기간과, 표시데이터의 기입(어드레스)을 행하는 어드레스기간과, 어드레스에 의해 벽전하가 형성된 셀만을 반복해서 방전(유지방전)을 행하여 발광하는 서스테인기판으로 구성된다. 기수 필드에서는 기수 행(라인)에서만 어드레스방전 및 유지방전이 행하여지고, 우수 필드에서는 우수 행에서만 어드레스방전 및 유지방전이 행하여진다. 또한 표시의 휘도는 유지방전기간의 장단, 결국 유지방전펄스의 회수에 따라 결정된다.
서브필드(SF1, SF2, …, SF8)에서는 리세트기간과 어드레스기간은 각각 동일한 길이이며, 유지방전기간의 길이는 1 : 2 : 4 : 8 : 16 : 32 : 64 : 128의 비율로 되어 있다. 점등시키는 서브필드의 조를 선택함으로써 0으로부터 255까지의 256단계의 휘도의 차이를 표시할 수 있다.
도4는 도1에 나타낸 플라즈마 디스플레이장치가 구동하는 파형을 나타낸 타임차트이며, 1서브필드기간을 나타내고 있다. 이 예에서는 1서브필드는 리세트/어드레스기간, 또한 유지방전기간(서스테인기간)으로 분할된다. 리세트기간에서는 우선 모든 Y전극이 0V 레벨로 되고, 동시에 X전극에 전압 Vs + Vw(약 300V)으로 된 전면 기입펄스가 인가된다. 이 리세트 동작은 전의 서브필드의 점등상태에 상관없이 모든 표시셀을 같은 상태로 하는 작용이 있으며, 다음의 어드레스(기입)방전을 안정하게 행하기 위해 행하여진다.
다음에 어드레스기간에서 표시데이터에 상응한 표시셀의 온·오프를 행하기 위해, 선 순차로 어드레스방전이 행하여진다. 여기서 종래의 PDP에서는 모든 X전극은 같은 전압이 인가되어 Y전극에 차례로 주사펄스를 인가하지만, 도1에 나타낸 PDP에서의 동작은 다르며, 어드레스기간은 전반 어드레스기간과 후반 어드레스기간으로 분할된다. 예를 들어 기수 필드의 전반 어드레스기간에서는 1행째, 5행째, …의 표시셀의 어드레스가 행하여지고, 후반 어드레스기간에서는 3행째, 7행째, …의 표시셀의 어드레스가 행하여지고, 우수 필드의 전반 어드레스기간에서는 2행째, 6행째, …의 표시셀의 어드레스가 행하여지고, 후반 어드레스기간내에서는 4행째, 8행째, …의 표시셀의 어드레스가 행하여진다.
우선 기수 필드의 전반 어드레스기간에서는 1번째, 3번째, …의 기수번째의 X전극에 전압 Vx(약 50V)가 인가되고, 2번째, 4번째, …의 우수번째의 X전극에 전압 0V가 인가되고, 1번째, 3번째, …의 기수번째의 Y전극에 주사펄스(-VY : -150V)를 인가한다. 이때 2번째, 4번째, …의 우수번째의 Y전극에는 전압 0V가 인가된다. 이와 동시에 어드레스전극에 전압 Va(약 50V)의 어드레스펄스가 선택적으로 인가되어, 점등시키는 표시셀의 어드레스전극과 Y전극 사이에 방전이 일어난다. 다음에 이 방전을 프라이밍(priming)(종화(種火))으로 하여 즉시 X전극과 Y전극간의 방전이 행하여진다. X전극에 이때, 기수번째의 X전극에는 전압 Vx가 인가되고, 우수번째의 X전극에는 0V가 인가되고 있으며, 상기한 방전은 전압 Vx가 인가된 측의 방전슬릿에서 행하여진다. 이에 따라 선택 라인의 선택 셀의 X전극과 Y전극상의 MgO막에 유지방전이 가능한 벽전하가 축적한다. 이상의 동작을 최후의 Y전극까지 행하면, 1행째, 5행째, …의 표시셀의 어드레스가 행하여지게 된다.
다음에 기수 필드의 후반 어드레스기간에서는 2번째, 4번째, …의 우수번째의 X전극에 전압 Vx(약 50V)를 인가하고, 1번째, 3번째, …의 기수번째의 X전극에 전압 0V를 인가하고, 2번째, 4번째, …의 우수번째의 Y전극에 주사펄스(-VY : -150V)를 순차 인가한다. 이에 따라 3행째, 7행째, …의 표시셀의 어드레스가 행하여지게 된다. 이와 같이 하여 기수 필드의 전반과 후반의 어드레스기간에 1행째, 3행째, 5행째, …의 기수번째의 표시셀의 어드레스가 종료한다.
다음에 유지방전기간이 되면, Y전극과 X전극에 교호로 전압 Vs(약 180V)로 된 유지펄스가 인가되어 유전방전이 행하여져서, 기수 필드의 1서브필드의 화상표시가 이루어진다. 이때 기수번째의 X전극과 Y전극에 인가하는 전압과 우수번째의 X전극과 Y전극에 인가하는 전압은 역상이며, 기수번째의 방전슬릿을 둘러싼 기수번째의 X전극과 Y전극간 및 우수번째의 X전극과 Y전극간에는 전위차 Vs가 발생하나, 우수번째의 방전슬릿을 둘러싼 기수번째의 X전극과 우수번째의 Y전극간 및 우수번째의 X전극과 기수번째의 Y전극간에는 전위차 Vs가 발생하지 않도록 하고 있다. 따라서 유지방전은 기수번째의 표시셀로만 행하여진다.
마찬가지로 우수 필드에서는 우수번째의 표시셀로 화상표시가 이루어진다. 이상과 같이 하여 Y전극과 그 양측에 인접하는 X전극 사이에 표시셀이 형성되기 때문에, 같은 패널구조라도 종래에 비해 고정세한 표시를 행할 수 있다.
도5는 도1의 PDP의 기수 Y 서스테인회로(16)와 우수 Y 서스테인회로(17)와 스캔드라이버(12)의 부분의 회로구성을 나타낸 도면이다. 또한 도시하고 있지 않으나, 스캔드라이버(12)에는 제어회로(11)로부터의 동기신호를 받아서 주사펄스를 발생하는 회로가 설치되어 있지만 여기서는 생략하고 있다. 기수 Y 서스테인회로(16)와 우수 서스테인회로(17)는 같은 구성을 가지며, 방전전류의 접지(GND)로의 인입용 신호(CD1, CD2)가 게이트에 인가되는 전계효과 트랜지스터(FET)(이하 단지 트랜지스터라 칭한다)(Tr1, Tr6)와, 방전전류의 Vs전원으로부터의 공급용 신호(CU1, CU2)가 게이트에 인가되는 트랜지스터(Tr2, Tr7)와, 어드레스 동작시의 선택전위 -VY를 주기 위한 신호(VY1, VY2)가 게이트에 인가되는 트랜지스터(Tr4, Tr9)와, 어드레스 동작시의 비선택전위 -Vsc를 주기 위한 신호(VSC1, VSC2)가 게이트에 인가되는 트랜지스터(Tr5, Tr10)와, 어드레스 동작시에 트랜지스터(Tr2, Tr7)를 분리하기 위한 신호(AS1, AS2)가 게이트에 인가되는 트랜지스터(Tr3, Tr8)로 구성된다.
한편 스캔드라이버(12)는 각 전극마다 마련되는 신호(SU1, SU2, …)가 게이트에 인가되는 트랜지스터(Tr21-1, Tr21-2, …)와, 신호(SD1, SD2, …)가 게이트에 인가되는 트랜지스터(Tr22-1, Tr22-2, …)로 구성되는 전극의 개수만큼 분설된 개별 드라이버(12-1, 12-2, …)로 구성된다. 이들 드라이버(12-1, 12-2, …)는 기수 및 우수 전극마다 공통으로 기수 Y 서스테인회로(16)의 단자(DOD1, DOU1) 및 우수 Y 서스테인회로(17)의 단자(DOD2, DOU2)에 접속된다.
도5의 회로 동작을 간단히 설명하면 유지방전펄스(서스테인펄스)는 Vs전원으로부터 트랜지스터(Tr2, Tr3) 및 트랜지스터(Tr22-1, Tr22-2, …)를 경유해서 패널의 Y전극에 인가되고, 방전전류도 같은 경로로 흐른다. 또 펄스를 제거할 때에는 Y전극으로부터 트랜지스터(Tr21-1, Tr21-2, …)의 다이오드를 통하여 다이오드(D2)와 트랜지스터(Tr1)를 경유해서 GND에 흘러 들어간다. 이때 X전극에 Vs펄스가 인가되어 유지방전전류도 같은 경로로 흐른다.
어드레스 방전시에는 트랜지스터(Tr1, Tr2, Tr3)를 각각 오프로 하고, 트랜지스터(Tr5, Tr4)를 온으로 함으로써, 스캔드라이버(12)의 일단에 선택전위가, 타단에 비선택전위가 주어진다. Y전극을 선택할 경우에는 트랜지스터(Tr22-1, 22-2, …)측을 온으로 하고, 비선택으로 할 경우에는 트랜지스터(Tr21-1, Tr22-2, …)측을 온으로 한다.
이상 본 발명이 적용되는 PDP의 Y전극 구동회로에 대해 설명하였으나, 주사펄스가 인가되지 않는 점을 제외하면, X전극을 구동하는 회로도 마찬가지이다.
Y전극을 기수번과 우수번으로 나누어서 구동할 필요가 없는 종래 방식의 PDP에서는 서스테인회로는 1개이고, 유지방전신호도 1종류이기 때문에 1조의 배선을 설치하기만 하면 되어서, 배선은 간단하였다. 이에 대해 도5에서 명백한 바와 같이 본 발명이 적용되는 PDP에서는 각 Y전극을 직접 구동하기 위한 스캔드라이버(12)의 각 드라이버에 1개 건너서 별개의 서스테인회로를 접속하기 때문에 회로 내부의 배선이 복잡해지는 문제가 생겼다. 즉 스캔드라이버(12)의 각 출력을 패널(1)의 Y전극에 접속하기 쉽도록 차례로 배치하기 때문에, 2개의 서스테인회로부터 공급되는 유지방전신호가 인가되는 2조의 배선을 배치하고, 각 드라이버를 대응하는 배선에 접속할 필요가 있다. 이는 X전극을 구동하는 회로에 대해서도 마찬가지이다.
종래의 PDP에서는 소형화나 제조 비용의 저감을 위해 스캔드라이버(12)를 1개 또는 수개의 칩으로 IC화하는 것이 이루어지고 있다. 스캔드라이버(12)에는 상기와 같이 주사펄스를 발생하는 회로가 설치되어 있으며, IC화하지 않을 경우에는, 도5의 드라이버(12-1, 12-2, …)에 부가해서 이 회로를 디스크리트(discrete)(개별)부품으로 구성할 필요가 있어서, 회로규모나 비용면에서 문제가 있다. 그 때문에 본 발명이 적용되는 PDP에 대해서도 소형화나 제조 비용의 저감을 위해 스캔드라이버(12)를 IC화하는 것이 요망된다. 그러나 IC화하는 면에서 문제가 있다는 것을 알았다.
도5의 스캔드라이버(12)의 드라이버(12-1, 12-2, …)를 IC화할 경우에, 패널(1)과의 접속을 고려해서 드라이버(12-1, 12-2, …)를 이 순서대로 배치하게 된다. 칩에는 2개의 서스테인회로(16, 17)로부터 공급되는 우지방전신호를 받기 위한 4개의 단자를 설치하고, 각 드라이버에 유지방전신호를 공급하기 위한 2조의 배선을 칩내에 병행하여 설치하게 된다. 칩내에 있으므로 2조의 배선은 어느 정도 근접해서 배치하지 않을 수 없다. 그러나 상기한 바와 같이 유지방전신호는 약 180V이며, 2조의 배선에 인가되는 신호는 역상이기 때문에, 2조의 배선간에는 약 180V가 그대로 인가되게 된다. 따라서 2조의 배선을 칩내에 근접해서 배치하는 것은 대단히 어려워서, IC화를 할 수 없는 문제가 생겼다. 또 설령 IC화한다 하더라도 칩을 크게 하지 않을 수 없어서, 그 만큼 비용이 증가하고, 칩이 커지는 문제가 있다. 그리고 유지방전신호가 인가되는 배선이 1조이면, 배선간의 전위치는 드라이버(12-1, 12-2, …)에서의 트랜지스터(Tr21-1, Tr21-2, …)와 트랜지스터(Tr22-1, Tr22-2, …)에 의한 전압강하분이어서 충분히 적다.
이상과 같은 문제가 있기 때문에 본 발명이 적용되는 PDP에서는 X전극과 Y전극의 구동회로에서의 배선이 복잡하여, 스캔드라이버를 IC화하기가 어려운 문제가 있었다. 본 발명은 이와 같은 문제를 해결하기 위한 것으로서, X전극과 Y전극을 기수번과 우수번에서 별개의 유지방전신호를 인가하는 PDP에 있어서, X전극과 Y전극의 구동회로에서의 배선을 간단히 함과 동시에, 스캔드라이버의 IC화를 가능케 하는 것을 목적으로 한다.
도1은 본 발명에 적용되는 플라즈마 디스플레이패널(PDP)의 구성을 나타낸 블록도.
도2는 도 1의 패널의 단면구조를 나타낸 도면.
도3은 도 1의 PDP의 표시프레임의 구성을 나타낸 도면.
도4는 도 1의 PDP의 구동파형을 나타낸 타임차트.
도5는 종래의 제2(Y) 전극 구동회로의 구성을 나타낸 도면.
도6은 본 발명의 제1실시예의 Y전극 구동회로의 구성을 나타낸 도면.
도7은 본 발명의 제2실시예의 Y전극 구동회로의 구성을 나타낸 도면.
도8은 본 발명의 제3실시예의 Y전극 구동회로의 구성을 나타낸 도면.
도9는 본 발명의 제4실시예의 Y전극 구동회로의 구성을 나타낸 도면.
도10은 제4실시예의 Y전극 구동회로의 상세한 구성을 나타낸 도면.
도11은 종래예의 X전극 구동회로의 구성을 나타낸 도면.
도12는 종래예의 기수 X 서스테인회로의 구성을 나타낸 도면.
도13은 본 발명의 제5실시예의 X전극 구동회로의 구성을 나타낸 도면.
도14는 Y전극 구동회로의 설치예를 나타낸 도면.
[부호의 설명]
1…패널
2, 2-1, 2-2…제1(X) 전극
3-1, 3-2…제2(Y) 전극
4-1, 4-2…어드레스전극
12, 12-1, 12-2…스캔드라이버
14…기수 X 서스테인회로
15…우수 X 서스테인회로
16…기수 Y 서스테인회로
17…우수 Y 서스테인회로
41…기수 Y 스캔드라이버
42…우수 Y 스캔드라이버
상기 목적을 실현하기 위해서, 본 발명의 플라즈마 디스플레이장치는 스캔드라이버가 기수번째의 Y전극에 접속되는 회로와 우수번째의 Y전극으로 접속되는 회로로 분할한다. 이에 따라 칩내에서는 1종류의 유지방전신호만 존재하기 때문에, 내압의 문제가 생기지 않아서 IC화가 가능해진다. 또한 Y전극의 구동회로와 마찬가지로 X전극에 대해서도 기수번째의 X전극에 접속되는 회로와 우수번째의 X전극에 접속되는 회로로 분할한다.
즉 본 발명의 플라즈마 디스플레이장치는 평행으로 배치된 제1 및 제2 전극과, 제1 및 제2 전극에 대해 직교하는 형태로 배치된 제3 전극을 갖는 표시패널을 갖추며, 제2와 제3 전극에 인가하는 주사신호와 어드레스신호에 의해 방전셀의 선택을 행하고, 제1과 제2 전극에 유지방전신호를 인가해서 선택한 셀로 유지방전을 행하게 하는 플라즈마 디스플레이장치로서, 인접하는 제1 전극 및 제2 전극의 조에 교호로 역상의 유지방전신호를 인가함으로써, 제2 전극과 제2 전극의 한쪽 측의 제1 전극 사이에 제1 표시셀이 형성되고, 제2 전극과 상기 제2 전극의 다른 쪽 측의 제1 전극 사이에 제2 표시셀이 형성되어, 제1 표시셀과 제2 표시셀로 발광표시를 교호로 반복하는 인터레이스표시가 행해지고, 플라즈마 디스플레이장치의 제2 전극의 구동회로는 제2 전극 중의 기수번째의 전극에 공통으로 인가하는 전압펄스를 출력하는 제1 구동회로와, 제2 전극 중의 우수번째의 전극에 공통으로 인가하는 전압펄스를 출력하는 제2 구동회로와, 제2 전극마다 설치되어 제1 구동회로와 제2 구동회로가 출력하는 전압펄스를 제2 전극에 인가함과 동시에, 주사신호를 제2 전극에 선택적으로 인가하기 위한 제3 회로를 갖춘 플라즈마 디스플레이장치에 있어서, 제3 회로는 제2 전극 중의 기수번째의 전극에 접속되는 제3 기수회로와, 제2 전극 중의 우수번째의 전극에 접속되는 제3 우수회로로 나누어져 있으며, 제3 기수회로를 적어도 1개의 칩으로 집적화하고, 제3 우수회로를 적어도 1개의 칩으로 집적화하는 것을 특징으로 한다.
본 발명의 플라즈마 디스플레이장치에서는, 제2 전극(Y전극)을 구동하는 구동회로가 기수번째의 Y전극에 접속되는 회로와, 우수번째의 Y전극에 접속되는 회로로 분할되어 있기 때문에, 배선의 자유도가 향상하여 IC화할 경우에도, 제3 기수회로와 제3 우수회로를 IC화하면 칩내에서는 1종류의 유지방전신호가 존재할 뿐이므로, 내압의 문제는 생기지 않는다.
이들 회로를 재치할 경우에는 제1 회로의 근방에 제3 기수회로의 칩을 배치하고, 제2 회로의 근방에 제3 우수회로의 칩을 배치할 것이 요망된다.
제3 기수회로와 제3 우수회로의 칩의 출력 순서를 패널의 Y전극의 배치 순으로 맞추기 위해서는, 회로기판상의 배선패턴이나 케이블 등의 배치변환수단을 설치한다.
제1 회로 및 제2 회로를 각각 복수개 설치할 경우에는, 교호로 배치할 것이 요망된다. 또한 제3 기수회로 및 제3 우수회로가 각각 복수의 칩으로 구성되는 경우에는, 제1 회로와 제2 회로에 대응하여 교호로 배치할 것이 요망된다.
주사시에 사용되는 선택전압과 비선택전압은 제1 회로 및 제2 회로에서 공통으로 사용되므로, 제4 회로를 설치하여 공급하여도 좋다.
제1 회로와 제3 기수회로 사이 및 제2 회로와 제3 우수회로 사이에는 적어도 전류공급용 배선과 전류인입용 배선을 설치한다.
제4 회로는 선택전압을 공급하는 제1 스위칭소자와, 제1 스위칭소자에 접속된 제1과 제2 다이오드와, 비선택전압을 공급하는 제2 스위칭소자와, 제2 스위칭소자에 접속된 제3과 제4 다이오드를 가지며, 제1 다이오드를 제3 기수회로의 일단에 접속하고, 제3 다이오드를 제3 기수회로의 타단에 접속하고, 제2 다이오드를 제3 우수회로의 일단에 접속하고, 제4 다이오드를 제3 우수회로의 타단에 접속한다.
제1 및 제2 회로는 적어도 유지방전전압을 공급하는 스위칭소자와, 주사신호의 인가시에 제2 전극에 선택적으로 인가하는 전압을 공급하는 스위칭소자를 갖춘다.
기판의 한쪽 면에 제1 회로와 제3 기수회로의 칩을 배치하고, 다른 쪽 면에 제2 회로와 제3 우수회로의 칩을 배치하면 배선이 간단해진다. 또 제3 기수회로의 칩을 기판의 한쪽 면에 배치하고, 제3 우수회로의 칩을 다른 쪽 면에 배치하고, 제1 및 제2 회로는 한쪽 면 또는 다른 쪽 면 중의 어느 한쪽에 배치하도록 하여도 좋다.
제3 기수회로의 칩과 제3 우수회로의 칩의 주사신호를 순차 출력하는 출력단자는 한쪽 면에서 보아 같은 방향으로 주사신호가 순차 출력되도록 배치하여, 패널의 Y전극의 배치와 맞추도록 할 것이 요망된다.
또 본 발명의 다른 태양의 플라즈마 디스플레이장치는 평행으로 배치된 제1 및 제2 전극과, 제1 및 제2 전극에 대해 직교하는 형태로 배치된 제3 전극을 갖는 표시패널을 갖추며, 제2와 제3 전극에 인가하는 주사신호와 어드레스신호에 의해 방전셀의 선택을 행하고, 제1과 제2 전극에 유지방전신호를 인가해서 선택한 셀로 유지방전을 행하게 하는 플라즈마 디스플레이장치로서, 인접하는 제1 전극 및 인접하는 제2 전극에 교호로 역상의 유지방전신호를 인가함으로써, 제2 전극과 제2 전극의 한쪽 측의 제1 전극 사이에 제1 표시셀이 형성되고, 제2 전극과 상기 제2 전극의 다른 쪽 측의 제1 전극 사이에 제2 표시셀이 형성되어, 제1 표시셀과 제2 표시셀로 발광표시를 교호로 반복하는 인터레이스표시가 행해지는 플라즈마 디스플레이장치에 있어서, 플라즈마 디스플레이장치의 제1 전극의 구동회로는 제1 전극 중의 기수번째의 전극에 공통으로 인가하는 전압펄스를 출력하는 제5 구동회로와, 제1 전극 중의 우수번째의 전극에 공통으로 인가하는 전압펄스를 출력하는 제6 구동회로를 갖추며, 제5 회로 및 제6 회로를 각각 복수개 설치하여, 교호로 배치하는 것을 특징으로 한다.
제5 및 제6 회로는 적어도 유지방전전압을 공급하는 스위칭소자와, 주사신호의 인가시에 제1 전극에 선택적으로 인가하는 전압을 공급하는 스위칭소자를 갖춘다.
기판의 한쪽 면에 제5 회로를 배치하고, 다른 쪽 면에 제6 회로를 배치하면 배선이 간단해진다.
[실시예]
도6은 본 발명의 제1실시예의 PDP의 기수 Y 서스테인회로(16)와 우수 X 서스테인회로(17)와 스캔드라이버 부분의 회로구성을 나타낸 도면이다. 기수 Y 서스테인회로(16)와 우수 Y 서스테인회로(17)는 도5의 종래예와 같은 구성이다. 스캔드라이버(41)는 기수번째의 Y전극에 접속되는 드라이버(12-1, 12-3, …)를 집적한 다출력의 LSI이고, 스캔드라이버(42)는 우수번째의 Y전극에 접속되는 드라이버(12-2, 12-4, …)를 집적한 다출력의 LSI이다. 각 스캔드라이버로부터의 출력은 패널(1)의 Y전극에 접속할 때에 교호로 인출되어 접속된다. 실제로는 배열을 변환하기 위한 회로기판(43)이 설치되어 있다. 회로기판(43)에는 스캔드라이버(41, 42)에 접속되는 커넥터와 패널(1)에 접속되는 커넥터가 있으며, 내부에서 배선의 순서를 교환한다. 또 회로기판(43) 대신에 케이블을 사용하여도 좋다.
도7은 본 발명의 제2실시예의 PDP의 기수 Y 서스테인회로와 우수 Y 서스테인회로와 스캔드라이버 부분의 회로구성을 나타낸 도면이다. 기수 Y 서스테인회로(16)와 우수 Y 서스테인회로(17)는 제1실시예와 같은 구성이다. 제1실시예의 스캔드라이버(41, 42)는 각각 2개의 스캔드라이버(A41-1)와 스캔드라이버(C41-2) 및 스캔드라이버(B42-1)와 스캔드라이버(D42-2)로 구성된다. 스캔드라이버(A41-1)가 상위의 기수번째의 Y전극에 접속되고, 스캔드라이버(C41-2)가 하위의 기수번째의 Y전극에 접속되고, 스캔드라이버(B42-1)가 상위의 우수번째의 Y전극에 접속되고, 스캔드라이버(D42-2)가 하위의 우수번째의 Y전극에 접속된다. 도시한 바와 같이 기수 Y 서스테인회로(16), 우수 Y 서스테인회로(17), 스캔드라이버(A41-1), 스캔드라이버(C41-2), 스캔드라이버(B42-1) 및 스캔드라이버(D42-2)는 Y전극 구동회로기판(51)에 설치된다. 또 Y전극 구동회로기판(51)으로부터의 출력은 Y전극의 배열순이며, 각 스캔드라이버로부터의 출력을 이 배열순이 되도록 변환하는 부분이 마련되어 있다. 스캔드라이버(A41-1)와 스캔드라이버(C41-2)는 기수 Y 서스테인회로(16)의 근처에, 스캔드라이버(B42-1)와 스캔드라이버(D42-2)는 우수 Y 서스테인회로(17)의 근처에 배치된다.
도8은 본 발명의 제3실시예의 PDP의 기수 Y 서스테인회로와 우수 Y 서스테인회로와 스캔드라이버의 부분의 회로구성을 나타낸 도면이다. 제3실시예의 구성은 기수 Y 서스테인회로(16)와 우수 Y 서스테인회로(17)가 각각 2개의 기수 Y 서스테인회로(A16-1)와 기수 Y 서스테인회로(B16-2) 및 우수 Y 서스테인회로(A17-1)와 우수 Y 서스테인회로(B17-2)로 구성되어 있는 점을 제외하면 제2실시예의 구성과 같다. 스캔드라이버(A41-1), 스캔드라이버(C41-2), 스캔드라이버(B42-1) 및 스캔드라이버(D42-2)는 각각 기수 Y 서스테인회로(A16-1), 우수 Y 서스테인회로(A17-1), 기수 Y 서스테인회로(B16-2) 및 우수 Y 서스테인회로(B17-2)의 근처에 배치된다. 제3실시예는 제1 및 제2실시예에 비해 스캔드라이버의 출력으로부터 Y전극까지의 배선을 짧게 할 수 있으므로, 배선의 임피던스(저항성분, 용량성분, 유도성분)가 낮아져서 전압강하가 저감되는 이점이 있다.
도9는 본 발명의 제4실시예의 PDP의 기수 Y 서스테인회로와 우수 Y 서스테인회로와 스캔드라이버 부분의 회로구성을 나타낸 도면이다. 제4실시예의 구성은 스캔전압생성부(61)를 설치하고 있는 점을 제외하면 제2실시예의 구성과 같다. 도4에 나타낸 바와 같이 Y전극의 구동파형은 유지방전기간에서는 위상이 다른 파형이지만, 어드레스기간은 양 전극이 다같이 비선택시에는 -Vsc가, 선택시에는 -VY가 인가된다. 따라서 어드레스기간에 필요한 전위를 공급하는 회로는 공통으로 할 수가 있다. 그래서 제4실시예에서는 스캔전압생성부(61)를 설치하여, 어드레스기간에는 여기서 발생한 전압을 각 스캔드라이버에 공급한다.
도 10은 제4실시예의 스캔전압생성부(61)와 기수 Y 서스테인회로(17)와 우수 Y 서스테인회로(17) 부분의 회로구성을 나타낸 도면이다. 스캔전압생성부(61)는 어드레스 동작시의 선택전위 -VY를 주기 위한 신호(VY)가 게이트에 인가되는 트랜지스터(Tr10)와, 어드레스 동작시의 비선택전위 -Vsc를 주기 위한 신호(VSC)가 게이트에 인가되는 트랜지스터(Tr11)와, 다이오드(D9∼D14)가 설치되어 있다. 또 기수 Y 서스테인회로(16)와 우수 Y 서스테인회로(17)로부터 트랜지스터(Tr4, Tr5, Tr9, Tr10), 다이오드(D3, D7)가 제외되어 있다. 이에 따라 트랜지스터를 2개 감소시킬 수 있다.
제1실시예로부터 제4실시예에서는 Y전극의 구동회로에 대한 실시예를 설명하였으나, 다음에 X전극의 구동회로의 실시예를 설명한다. 기수번째와 우수번째의 X전극을 개별적으로 구동하지 않는 종래의 PDP에서는, X전극은 패널(1)내에서 공통으로 접속되어 있었다. 따라서 접속단자는 1개이며, X전극 구동회로의 출력을 단순히 접속하기만 하면 되었다. 그러나 본 발명을 적용하는 PDP에서는 기수번째와 우수번째의 X전극에 개별적인 구동신호를 인가할 필요가 있다.
도 11은 종래의 X전극 구동회로를 설치한 X측 구동회로기판(71)의 구성을 나타낸 도면이다. 이 종래예에서는 패널(1)에는 X전극에 각각 접속되는 접속단자가 그 순서대로 설치되어 있다. 따라서 X측 구동회로기판(71)의 출력도 이것에 대응한 접속단자를 가지며, 기수 X 서스테인회로(14)와 우수 X 서스테인회로(15)로부터의 출력이 교호로 접속되어 있다.
도12는 기수 X 서스테인회로(14)의 구성을 나타낸 도면이다. 우수 X 서스테인회로(15)도 같은 구성을 갖는다. 서스테인펄스는 Vs전원으로부터 다이오드(D21)와 트랜지스터(Tr33)를 경유해서 패널(1)의 X전극에 인가되고, 방전전류도 같은 경로로 흐른다. 또 펄스를 제거할 때에는 Y전극으로부터 트랜지스터(Tr1)를 통하여 GND에 흘러 들어간다. 리세트시의 기입전압은 트랜지스터(Tr31)를 온으로 함으로써, 용량(C)에 충전된 Vs전압과 Vw전압이 중첩되어 트랜지스터(Tr2)를 경유해서 X전극에 인가된다.
여기서 도11에 나타낸 바와 같은 구성에서는 기수 X 서스테인회로(14)로부터의 접속단자(X513)까지, 및 우수 X 서스테인회로(15)로부터 접속단자(X2)까지의 배선거리가 길어서, 전압강하 등의 문제가 생겼다.
도13은 제6실시예의 X전극 구동회로를 설치한 X측 구동회로기판(72)의 구성을 나타낸 도면이다. 기수 X 서스테인회로(14)는 2개의 기수 X 서스테인회로(A14-1)와 기수 X 서스테인회로(B14-2)로 분할되고, 우수 X 서스테인회로(15)는 2개의 우수 X 서스테인회로(A15-1)와 우수 X 서스테인회로(B15-2)로 분할되어, 교호로 배치된다. 이에 따라 배선에서의 전압강하의 문제가 저감되었다.
도14는 Y전극 구동회로의 회로기판에 대한 설치예를 나타낸 도면이다. 도14의 (1)에서는 기판(50)의 한쪽 면에 기수 Y 서스테인회로(16)와 기수번째의 Y전극에 접속되는 스캔드라이버(41)를 배치하고, 다른 쪽 면에 우수 Y 서스테인회로(17)와 우수번째의 Y전극에 접속되는 스캔드라이버(42)를 배치한다. 이와 같은 배치에 의해 부품의 설치면적을 축소할 수 있으며, 또한 스캔드라이버(41, 42)의 출력을 최단거리로 패널(1)의 Y전극 접속단자에 접속할 수 있다. 특히 패널(1)과의 접속부분에서 한쪽 면에 기수번째의 Y전극에 접속되는 단자를, 다른 쪽 면에 우수번째의 Y전극에 접속되는 단자를 설치하면, 회로기판에서의 배선의 재배치를 필요로 하지 않는다.
도14의 (2)에서는 스캔드라이버(41)와 스캔드라이버(42)를 기판의 다른 면에 배치한 예를 나타낸다. 이 배치에서도 스캔드라이버(41, 42)의 출력을 최단거리로 패널(1)의 Y전극 접속단자에 접속할 수 있어서, 회로기판에서의 배선의 재배치를 필요로 하지 않는 효과가 얻어진다.
이상 설명한 바와 같이, 미세한 구조로 하지 않아도 고정세화가 가능한 PDP의 구동회로를 소규모로 그리고 저비용으로 실현할 수 있다.

Claims (13)

  1. 평행으로 배치된 제1 및 제2 전극과, 상기 제1 및 제2 전극에 대해 직교하는 형태로 배치된 제3 전극을 갖는 표시패널을 구비하고, 상기 제2와 제3 전극에 인가하는 주사신호와 어드레스신호에 의해 방전셀의 선택을 행하고, 상기 제1과 제2 전극에 유지방전신호를 인가해서 선택한 셀로 유지방전을 행하게 하는 플라즈마 디스플레이장치로서,
    인접하는 상기 제1 전극과 상기 제2 전극의 조에 교호로 역상의 유지방전신호를 인가함으로써, 상기 제2 전극과 상기 제2 전극의 한쪽 측의 상기 제1 전극 사이에 제1 표시셀이 형성되고, 상기 제2 전극과 상기 제2 전극의 다른 쪽 측의 상기 제1 전극 사이에 제2 표시셀이 형성되어,
    상기 제1 표시셀과 상기 제2 표시셀로 발광표시를 교호로 반복하는 인터레이스표시가 행해지고,
    상기 플라즈마 디스플레이장치의 상기 제2 전극의 구동회로는
    상기 제2 전극 중 기수번째의 전극에 공통으로 인가하는 전압펄스를 출력하는 제1 구동회로와,
    상기 제2 전극 중의 우수번째의 전극에 공통으로 인가하는 전압펄스를 출력하는 제2 구동회로와,
    상기 제2 전극마다 설치되고 상기 제1 구동회로와 상기 제2 구동회로가 출력하는 상기 전압펄스를 상기 제2 전극에 인가함과 동시에, 상기 주사신호를 상기 제2 전극에 선택적으로 인가하기 위한 제3 회로를 구비한 플라즈마 디스플레이장치에 있어서,
    상기 제3 회로는 상기 제2 전극 중 기수번째의 전극에 접속되는 제3 기수회로와, 상기 제2 전극 중 우수번째의 전극에 접속되는 제3 우수회로로 나누어져 있으며,
    상기 제3 기수회로는 적어도 1개의 칩으로 집적화되어 있으며,
    상기 제3 우수회로는 적어도 1개의 칩으로 집적화되어 있는 것을 특징으로 하는 플라즈마 디스플레이장치.
  2. 제1항에 있어서, 상기 제1 회로의 근방에 상기 제3 기수회로의 칩을 배치하고,
    상기 제2 회로의 근방에 상기 제3 우수회로의 칩을 배치한 것을 특징으로 하는 플라즈마 디스플레이장치.
  3. 제1항에 있어서, 상기 제1 회로 및 상기 제2 회로는 각각 복수 설치되어 있고, 복수의 제1 회로와 제2 회로가 교호로 배치되어 있는 것을 특징으로 하는 플라즈마 디스플레이장치.
  4. 제1항에 있어서, 상기 제3 기수회로 및 상기 제3 우수회로는 각각 복수의 칩으로 구성되고, 교호로 배치된 상기 복수의 제1 회로와 제2 회로에 대응하여 교호로 배치되어 있는 것을 특징으로 하는 플라즈마 디스플레이장치.
  5. 제1항에 있어서, 상기 주사신호에 상당하는 선택전압과, 상기 주사신호가 인가되는 이외의 제2 전극에 인가하는 비선택전압을 공급하는 제4 회로를 구비하고, 상기 제4 회로로부터 상기 제3 기수회로와 상기 제3 우수회로에 상기 선택전압과 상기 비선택전압이 공급되는 것을 특징으로 하는 플라즈마 디스플레이장치.
  6. 제5항에 있어서, 상기 제4 회로는 상기 선택전압을 공급하는 제1 스위칭소자와, 상기 제1 스위칭소자에 접속된 제1과 제2 다이오드와, 상기 비선택전압을 공급하는 제2 스위칭소자와, 상기 제2 스위칭소자에 접속된 제3과 제4 다이오드를 갖고,
    상기 제1 다이오드를 상기 제3 기수회로의 일단에 접속하고, 상기 제3 다이오드를 상기 제3 기수회로의 타단에 접속하고, 상기 제2 다이오드를 상기 제3 우수회로의 일단에 접속하고, 상기 제4 다이오드를 상기 제3 우수회로의 타단에 접속하는 것을 특징으로 하는 플라즈마 디스플레이장치.
  7. 제1항에 있어서, 상기 제1 및 제2 회로는 적어도 유지방전전압을 공급하는 스위칭소자와, 상기 주사신호의 인가시에 상기 제2 전극에 선택적으로 인가하는 전압을 공급하는 스위칭소자를 구비한 것을 특징으로 하는 플라즈마 디스플레이장치.
  8. 제1항에 있어서, 상기 제1 회로와 상기 제3 기수회로의 칩을 한쪽 면에 배치하고, 상기 제2 회로와 상기 제3 우수회로의 칩을 다른 쪽 면에 배치한 기판을 구비한 것을 특징으로 하는 플라즈마 디스플레이장치.
  9. 제1항에 있어서, 상기 제3 기수회로의 칩을 한쪽 면에 배치하고, 상기 제3 우수회로의 칩을 다른 쪽 면에 배치하고, 상기 제1 및 제2 회로는 상기 한쪽 면 또는 다른 쪽 면 중 어느 한쪽에 배치한 기판을 구비한 것을 특징으로 하는 플라즈마 디스플레이장치.
  10. 제8항 또는 제9항에 있어서, 상기 제3 기수회로의 칩과 상기 제3 우수회로의 칩의 상기 주사신호를 순차 출력하는 출력단자는 한쪽 면에서 보아 같은 방향으로 상기 주사신호가 순차 출력되도록 배치되어 있는 것을 특징으로 하는 플라즈마 디스플레이장치.
  11. 평행으로 배치된 제1 및 제2 전극과, 상기 제1 및 제2 전극에 대해 직교하는 형태로 배치된 제3 전극을 갖는 표시패널을 구비하고, 상기 제2와 제3 전극에 인가하는 주사신호와 어드레스신호에 의해 방전셀의 선택을 행하고, 상기 제1과 제2 전극에 유지방전신호를 인가해서 선택한 셀로 유지방전을 행하게 하는 플라즈마 디스플레이장치로서,
    인접하는 상기 제1 전극과 상기 제2 전극의 조에 교호로 역상의 유지방전신호를 인가함으로써, 상기 제2 전극과 상기 제2 전극의 한쪽 측의 상기 제1 전극 사이에 제1 표시셀이 형성되고, 상기 제2 전극과 상기 제2 전극의 다른 쪽 측의 상기 제1 전극 사이에 제2 표시셀이 형성되고,
    상기 제1 표시셀과 상기 제2 표시셀로 발광표시를 교호로 반복하는 인터레이스표시가 행해지는 플라즈마 디스플레이장치에 있어서,
    상기 플라즈마 디스플레이장치의 상기 제1 전극의 구동회로는
    상기 제1 전극 중 기수번째의 전극에 공통으로 인가하는 전압펄스를 출력하는 제5 구동회로와,
    상기 제1 전극 중 우수번째의 전극에 공통으로 인가하는 전압펄스를 출력하는 제6 구동회로를 구비하고,
    상기 제5 회로 및 상기 제6 회로는 각각 복수 설치되어 있고, 복수의 제5 회로와 제6 회로가 교호로 배치되어 있는 것을 특징으로 하는 플라즈마 디스플레이장치.
  12. 제11항에 있어서, 상기 제5 및 제6 회로는 적어도 유지방전전압을 공급하는 스위칭소자와, 상기 주사신호의 인가시에 상기 제1 전극에 선택적으로 인가하는 전압을 공급하는 스위칭소자를 구비한 것을 특징으로 하는 플라즈마 디스플레이장치.
  13. 제11항에 있어서, 상기 제5 회로를 한쪽 면에 배치하고, 상기 제6 회로를 다른 쪽 면에 배치한 기판을 구비한 것을 특징으로 하는 플라즈마 디스플레이장치.
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