KR20010006906A - 용량성 부하의 구동 방법 및 구동 회로 - Google Patents

용량성 부하의 구동 방법 및 구동 회로 Download PDF

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하시모또야수노부
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아끼구사 나오유끼
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Abstract

본 발명은 계단 파형 전압의 인가에서의 스텝 높이의 임의 설정을 간단한 회로 구성으로 실현하는 것을 목적으로 한다.
용량성 부하의 전극쌍에 대한 계단 파형 전압의 인가에 있어서, 전원(81)으로부터 전류 제한 저항(66)과 반도체 스위칭 소자(62)의 개폐로를 차례로 거쳐서 전극쌍의 한쪽의 전극(X)에 도달하는 도전로를 설치하고, 반도체 스위칭 디바이스(62)의 개폐제어에 의해 전원으로부터 전극으로 단속적으로 전하를 이동시키고, 전극쌍에서의 전극간 용량(Cxy)의 축적 전하량(Vrx)을 단계적으로 증대시킨다.

Description

용량성 부하의 구동 방법 및 구동 회로{DRIVING METHOD AND DRIVING CIRCUIT OF CAPACITIVE LOAD}
본 발명은 용량성 부하의 구동 방법 및 구동 회로에 관한 것이며, 플라스마 디스플레이 패널(PDP)에 의한 표시에 적합하다. PDP의 화면을 구성하는 셀은 가스 방전시를 제외하면 전원 회로에서 보아 용량성 부하이다. 고품위의 안정된 표시를 실현하는데 있어서, 복잡한 파형의 전압을 인가할 수 있는 구동 회로가 바람직하다.
AC형 PDP에서는 전극을 덮는 유전체층의 메모리 기능이 이용된다. 즉, 라인주사형식으로 표시 데이터에 따라 셀의 전하량을 제어하는 어드레싱을 행하고, 그 후에 전극쌍에 대하여 교번 극성의 점등 유지 전압(Vs)을 인가한다. 점등 유지 전압(Vs)은 (1)식을 만족시킨다.
Vf - Vw ＜ Vs ＜ Vf …(1)
Vf: 방전 개시 전압
Vw: 전극간의 벽전압
점등 유지 전압(Vs)의 인가에 의해서, 벽전하가 존재하는 셀에 있어서만 셀 전압(Vc)(인가 전압과 벽전압의 합계이고 실효 전압이라고도 함)이 방전 개시 전압(Vf)을 초과하여 방전이 발생된다. 점등 유지 전압(Vs)의 인가 주기를 짧게 하면, 겉보기 상에서 연속한 점등 상태가 얻어진다. PDP의 셀은 2치 발광 소자이므로, 중간조는 셀마다 1필드의 방전 회수를 계조 레벨에 따라 설정함으로써 재현된다. 칼라 표시는 계조 표시의 1종이며, 표시색은 3원색의 휘도의 조합에 의해 결정된다. 계조 표시에는 1필드를 휘도의 웨이팅을 한 복수의 서브필드로 구성하고, 서브필드 단위의 점등의 유무의 조합에 의해 1필드의 총 방전 회수를 설정하는 방법이 사용된다. 일반적으로, 서브필드에는 어드레싱 기간과 점등 유지 기간(표시 기간이라고도 함)을 더하여 어드레싱 준비 기간(초기화 기간이라고도 함)이 할당된다. 점등 유지의 종료 시점에서는 벽전하가 잔존하는 셀과 잔존하지 않는 셀이 혼재하므로, 어드레싱 준비 기간동안 모든 셀에 대해서 대전 상태를 균등화하여 어드레싱의 신뢰성을 높인다.
어드레싱 준비 처리로서, 완만한 구배(勾配)의 램프 파형 전압을 셀에 인가하는 수법이 있다(미국 특허 5745086호). 인가 전압이 서서히 증대하여 방전 개시 전압에 도달하면 최초의 방전이 일어난다. 방전으로 벽전압이 약간 감소되어 셀 전압이 저하되므로, 방전은 단시간으로 끝난다. 그러나, 인가 전압의 증대는 계속되므로, 재차 방전이 일어난다. 이후, 주기적으로 짧은 시간 간격으로 방전이 일어난다. 인가 전압의 증대 속도가 완만하게 됨에 따라, 이 방전은 틈없이 연결되어 연속 방전이 된다. 방전은 벽전압의 극성이 변화하지 않는 미약 방전(미소 방전)이므로, 발광량은 거의 0이다. 준비 처리는 콘트라스트에 영향을 주지 않는다. 미소 방전에 의해 셀전압은 거의 방전 개시 전압(Vf)으로 유지되지만, 벽전압은 미소 방전이 일어날 때마다 서서히 저하된다. 램프 파형 전압의 인가를 종료한 시점의 벽전압의 값(Vwr)은 방전 개시 전압(Vf)에 의존한다(Vwr=Vf-Vr). 이와 같이 주기적으로 미소 방전을 발생시키면, 셀 사이에서 방전 개시 전압(Vf)에 흐트러짐이 있어도, 흐트러짐을 보상하도록 셀마다 벽전하가 조정되고, 그 후의 어드레싱에서의 방전 강도가 균일해져 어드레스 미스의 발생률이 작아진다.
어드레싱 준비로서의 전하 조정에 있어서는, 연속적으로 증대하는 램프 파형 전압보다도, 단계적으로 증대하는 계단 파형 전압이 바람직하다. 램프 파형 전압에서는, 미소 방전을 반복함에 따라서 방전 강도가 증대되기 때문이다. 이 원인은 공간 전하의 축적에 의한 프라이밍 효과라고 생각된다. 방전 강도의 증대에 의해 셀 전압의 변동폭이 확대되므로, 인가 종료 시점의 벽전압에 오차가 생길 우려가 있다. 또, 불필요한 발광이 발생한다는 문제도 있다. 이것에 대해서, 계단 파형 전압에서는, 파형의 선정에 의해 미소 방전의 강도를 일정화할 수 있다.
PDP에 있어서는, 방전 개시 전압(Vf)은 170 ~ 200 볼트 정도이므로, 최대 전압 250 ~ 300 볼트 정도의 계단 파형 전압을 인가할 필요가 있다. 종래에는, 출력 전위가 다른 복수의 바이어스 전원을 설치하고, 전극에 접속하는 바이어스 전원을 스위칭 디바이스로 전환함으로써, 계단 파형 전압의 인가를 행하였다.
종래의 회로 구성에서는, 계단 파형의 단계수만큼의 전원 및 스위칭 디바이스가 필요하여, 단계수를 증가시키면 회로 규모가 커진다는 문제가 있었다. 또, 스위칭 디바이스의 제어 타이밍의 설정으로 파형을 변경하는 것은 가능하지만, 단계간의 전압(스텝 높이) 및 단계간의 전압 추이 특성은 고정됐다.
본 발명은 계단 파형 전압의 인가에서의 스텝 높이의 임의 설정을 간단한 회로 구성으로 실현하는 것을 목적으로 하고 있다. 다른 목적은 단계간의 전압 추이 특성을 단계마다 설정하여 파형을 다양화하는 것이다. 또 다른 목적은 가스 방전 표시 디바이스의 구동에서의 파형 설정의 자유도를 높이는 것이다.
본 발명에 있어서는, 용량성 부하의 전하 축적 기능을 이용하여, 충전 전류의 단속 제어에 의해 파형을 설정한다.
청구항 1 의 발명의 방법은 전극쌍에 계단 파형 전압을 인가하는 용량성 부하의 구동 방법으로서, 전원으로부터 전류 제한 저항과 반도체 스위칭 디바이스의 개폐로를 차례로 거쳐서 전극쌍의 한쪽의 전극에 도달하는 도전로를 설치하고, 반도체 스위칭 디바이스의 개폐 제어에 의해 상기 전원으로부터 상기 전극으로 단속적으로 전하를 이동시키고, 상기 전극쌍에서의 전극간 용량의 축적 전하량을 단계적으로 증대시키는 것이다.
청구항 2의 발명의 구동 방법은 상기 개폐로를 닫는 기간에 있어서, 상기 반도체 스위칭 디바이스의 개폐 제어 단자와 상기 전원 사이의 전압을 일정하게 유지하고, 상기 충전 전압의 파형에서의 단계간 부분을 램프형으로 하는 것이다.
청구항 3의 발명의 방법은 화면의 전하 분포를 표시 내용에 따라 제어하는 어드레싱의 준비 처리로서, 전극쌍을 덮는 유전체의 벽전하를 계단 파형 전압의 인가에 의해 점감(漸減)시키는 전하 조정을 행하는 가스 방전 표시 디바이스의 구동 방법으로서, 전원으로부터 전류 제한 저항과 반도체 스위칭 디바이스의 개폐로를 차례로 거쳐서 상기 전극쌍의 한쪽의 전극에 도달하는 도전로를 설치해 두고, 상기 전하 조정에 있어서, 상기 반도체 스위칭 디바이스의 개폐 제어에 의해 상기 전원으로부터 상기 전극으로 단속적으로 전하를 이동시키고, 상기 전극쌍에서의 전극간 용량의 축적 전하량을 단계적으로 증대시키는 것이다.
청구항 4의 발명의 장치는 가스 방전 표시 디바이스에서의 화면의 전하 분포를 표시 내용에 따라 제어하는 어드레싱의 준비 처리로서, 전극쌍을 덮는 유전체의 벽전하를 계단 파형 전압의 인가에 의해 점감시키는 전하 조정을 행하기 위한 구동 회로로서, 상기 전극쌍의 한쪽의 전극이 접속되는 출력 단자와 바이어스 전위 라인 사이의 도전로를 개폐하는 제 1 반도체 스위칭 디바이스와, 상기 바이어스 전위 라인과 상기 반도체 스위칭 디바이스 사이에 삽입된 전류 제한 저항과, 상기 출력 단자와 접지 전위 라인 사이의 도전로를 개폐하는 제 2 반도체 스위칭 디바이스와, 상기 제 1 및 제 2 반도체 스위칭 디바이스의 개폐 제어를 하는 컨트롤러를 구비한다.
청구항 5의 발명의 구동 회로에 있어서는, 상기 전류 제한 저항과 병렬로 다이오드가 역방향으로 접속되고, 상기 제 1 반도체 스위칭 디바이스에서의 바이어스 전위 라인측의 단자와 상기 접지 전위 라인 사이에 콘덴서가 삽입된다.
청구항 6의 발명의 구동 회로는 상기 제 1 반도체 스위칭 디바이스의 개폐 제어 단자의 전위를 전환하기 위한 가변 전압원을 가진다.
청구항 7의 발명의 구동 회로에 있어서, 상기 컨트롤러는 개폐 제어를 위한 펄스폭 변조 데이터를 기억하는 메모리를 가진다.
청구항 8의 발명의 표시 장치는 청구항 4 기재의 구동 회로와, 그것에 의해 구동되는 AC형 플라스마 디스플레이 패널을 가진다.
도 1은 본 발명에 의한 표시 장치의 구성도.
도 2는 본 발명에 의한 PDP의 내부 구조를 나타내는 사시도.
도 3은 구동 시퀀스의 일례를 나타내는 도면.
도 4는 X공통 드라이버의 구성도.
도 5는 계단 전압 블록의 회로도.
도 6은 계단 전압 블록의 제 1동작예의 파형도.
도 7은 계단 전압 블록의 제 2동작예의 파형도.
도 8은 계단 전압 블록의 제3동작예의 파형도.
도 9는 계단 전압 블록의 변형예의 회로도.
도 10은 계단 전압 블록의 변형예의 동작 파형도.
[부호의 설명]
1 PDP(가스 방전 표시 디바이스)
X, Y 주전극
81 전원
66 전류 제한 저항
62, 63 FET(반도체 스위칭 디바이스)
Cxy 전극간 용량
Vg 전압
55 드라이브 유닛(구동 회로)
51 컨트롤러
72 다이오드
73 콘덴서
75 게이트 전압 제어 회로(가변 전압원)
520 파형 메모리
S1 제어신호(펄스폭 변조 데이터)
17 유전체층
도 1은 본 발명에 의한 표시 장치의 구성도이다.
표시 장치(100)는 박형(薄型) 칼라 표시 디바이스인 AC형의 PDP(1)와, M열 N행의 화면을 구성하는 종횡으로 늘어선 셀을 선택적으로 점등시키기 위한 드라이브 유닛(50)으로 구성되어 있고, 벽걸이식 텔레비전 수상기, 컴퓨터 시스템의 모니터 등으로서 이용된다.
PDP(1)는 점등 유지 방전(표시 방전이라고도 함)을 발생시키기 위한 전극쌍을 이루는 제 1 및 제 2 주전극 X, Y가 평행 배치되고, 각 셀에 있어서 주전극 X, Y와 어드레스 전극(A)이 교차하는 3전극 면방전 구조를 갖는다. 주전극(X, Y)은 화면의 행방향(수평 방향)으로 뻗어나고, 이것들 중의 주전극(Y)은 어드레싱에 있어서 행단위로 셀을 선택하기 위한 스캔 전극으로서 사용된다. 어드레스 전극(A)은 열방향(수직 방향)으로 뻗어나 있고, 열단위로 셀을 선택하기 위한 데이터 전극으로서 사용된다. 기판면 중의 주전극군과 어드레스 전극군과의 교차 범위가 표시 영역(즉 화면)으로 된다.
드라이브 유닛(50)은 컨트롤러(51), 전원 회로(53), X 드라이버 회로(54), Y 드라이버 회로(56), 및 어드레스 드라이버 회로(59)를 가지고 있다. 드라이브 유닛(50)에는 TV 튜너, 컴퓨터 등의 외부 장치로부터 R, G, B의 각색의 휘도 레벨(계조 레벨)을 나타내는 화소 단위의 필드 데이터(Df)가 각종의 동기 신호와 함께 입력된다.
필드 데이터(Df)는 컨트롤러(51)내의 프레임 메모리(510)에 일단 격납된 후, 계조 표시를 위한 서브필드 데이터(Dsf)로 변환된다. 서브필드 데이터(Dsf)는 프레임 메모리(510)에 격납되고, 표시의 진행에 맞추어서 어드레스 드라이버 회로(59)로 시리얼 전송된다. 서브필드 데이터(Dsf)의 각 비트값은 서브필드에서의 셀의 점등의 여부를 나타내는 정보, 엄밀하게는 어드레스 방전의 여부를 나타내는 정보이다.
X 드라이버 회로(54)는 화면을 열방향으로 분할한 구획군의 각각에 한개씩 대응하는 복수의 X 공통 드라이버(55)로 된다. 각 X 공통 드라이버(55)는 한개의 구획내의 주전극(X)의 전위를 일괄적으로 제어한다. Y 드라이버 회로(56)는 스캔 드라이버(57)와 복수의 Y 공통 드라이버(58)로 된다. 스캔 드라이버(57)는 어드레싱에서의 행선택을 위한 전위 제어 수단이다. 각 Y 공통 드라이버(58)는 한개의 구획내의 주전극(Y)의 전위를 일괄적으로 제어한다. 또, 어드레스 드라이버 회로(59)는 서브필드 데이터(Dsf)에 의해서 합계 M개의 어드레스 전극(데이터 전극; A)의 전위를 제어한다. 이들 드라이버 회로에는 전원 회로(53)로부터 도시되지 않은 배선 도체를 통해서 소정의 전력이 공급된다.
도 2는 본 발명에 관계된 PDP의 내부 구조를 나타내는 사시도이다.
PDP(1)에서는, 전면측 기판체(10)의 기재인 유리 기판(11)의 내면에 행마다 한쌍씩 주전극(X, Y)이 배열되어 있다. 행은 화면에서의 수평 방향의 셀열이다. 주전극(X, Y)은 각각이 투명 도전막(41)과 금속막(버스 도체; 42)으로 되고, 저융점 유리로 된 두께 30 μm정도의 유전체층(17)으로 피복되어 있다. 유전체층(17)의 표면에는 마그네시아(MgO)로 된 두께 수천 옹스트롬의 보호막(18)이 설치되어 있다. 어드레스 전극(A)은 배면측 기판구체(20)의 기재인 유리 기판(21)의 내면에 배열되어 있고, 두께 10 μm정도의 유전체층(24)에 의해 피복되어 있다. 유전체층(24) 상에는, 높이 150 μm의 평면에서 보아 직선대상(帶狀)의 격벽(29)이 각 어드레스 전극(A)사이에 한 개씩 설치되어 있다. 이들의 격벽(29)에 의해 방전 공간(30)이 행방향으로 서브픽셀(단위 발광 영역)마다 구획되고, 또한 방전 공간(30)의 간극 치수가 규정되어 있다. 그리고, 어드레스 전극(A)의 위쪽 및 격벽(29)의 측면을 포함하여 배면측의 내면을 피복하도록, 칼라 표시를 위한 R, G, B의 3색의 형광체층(28R, 28G, 28B)이 설치되어 있다. 방전 공간(30)에는 주성분의 네온에 크세논을 혼합한 방전 가스가 충전되어 있고, 형광체층(28R, 28G, 28B)은 방전시에 크세논이 발하는 자외선에 의해 국부적으로 여기되어 발광한다. 표시의 1픽셀(화소)은 행방향으로 늘어선 3개의 서브픽셀로 구성된다. 각 서브픽셀내의 구조체가 셀(표시 소자)이다. 격벽(29)의 배치 패턴이 스트라이프 패턴이기 때문에, 방전 공간(30) 중의 각 열에 대응한 부분은 모든 행에 걸쳐서 열방향으로 연속되어 있다.
도 3은 구동 시퀀스의 일례를 나타낸 도면이다. 동 도면에서는, 주전극(X, Y)의 참조 부호에는 대응하는 행의 배열 순위를 나타내는 문자(1, 2 …N)를 첨부하고, 어드레스 전극(A)의 참조 부호에는 대응하는 열의 배열 순위를 나타내는 문자(1 ~ M)를 첨부하고 있다.
텔레비전 영상의 표시에 있어서는, 입력 화상인 시계열의 각 필드(f)(참조 부호의 첨자는 표시 순위를 표시함)를 예를 들면 8개의 서브프레임(sf1, sf2, sf3, sf4, sf5, sf6, sf7, sf8)으로 분할한다. 즉, 프레임을 구성하는 각 필드(f)를 8개의 서브프레임(sf1 ~ sf8)의 집합으로 치환한다. 또, 컴퓨터 출력 등의 논인터레이스 형식의 화상을 재생하는 경우에는, 각 프레임을 8분할한다. 그리고, 이들 서브필드(sf1 ~ sf8)에서의 휘도의 상대 비율이 대체로 1:2:4:8:16:32:64:128로 되도록 웨이팅을 하고 각 서브필드(sf1 ~ sf8)의 점등 유지 방전의 회수를 설정한다. 서브필드 단위의 점등/비점등의 조합으로 RGB의 각색마다 256 단계의 휘도 설정을 할 수 있다. 표시가능한 색의 수는 2563이다.
각 서브필드(sf1 ~ sf8)에 할당되는 서브필드 기간은 화면의 대전 분포를 균일화하는 준비 기간(TR), 표시 내용에 따른 대전 분포를 형성하는 어드레스 기간(TA), 및 계조 레벨에 따른 휘도를 확보하기 위해서 점등 상태를 유지하는 서스테인 기간(표시 기간이라고도 함; TS)으로 된다. 준비 기간(TR) 및 어드레스 기간(TA)의 길이는 휘도의 웨이트에 불구하고 일정이지만, 서스테인 기간(TS)의 길이는 휘도의 웨이트가 클수록 길다. 즉, 1개의 필드(f)에 대응하는 8개의 서브필드 기간의 길이는 서로 다르다.
서브필드마다 반복되는 구동 시퀀스의 개요는 다음과 같다.
준비 기간(TR)에 있어서는, 모든 어드레스 전극(A1~ AM)에 대하여 펄스(Pra1)와 그것의 반대극성의 펄스(Pra2)를 차례로 인가하고, 모든 주전극(X1~ XN)에 대하여 펄스(Prx1)와 그것의 반대극성의 펄스(Prx2)를 차례로 인가하고, 모든 주전극(Y1~ YN)에 대하여 펄스(Pry1)와 그것의 반대극성의 펄스(Pry2)를 차례로 인가한다. 여기서 말하는 펄스의 인가란, 일시적으로 전극을 기준 전위(접지 전위)와 다른 전위로 바이어스하는 것이다. 펄스(Pra1, Pra2, Prx1, Prx2, Pry1, Pry2)는 미소 방전이 발생하는 변화율의 계단 파형 펄스이고, 본 발명을 적용한 구동 회로에 의해 인가된다. 본 예에 있어서 펄스(Pra1, Prx1)는 음극성이고, 펄스(Pry1)는 양극성이다. 펄스(Pra2, Prx2, Pry2)의 인가에 의해서, 벽전압을 방전 개시 전압과 펄스 진폭과의 차에 상당하는 값으로 조정할 수 있다. 펄스(Pra1, Prx1, Pry1)는 한나전의 서브필드에서의 점등/비점등에 불구하고 모든 셀에 동일극성의 적당한 벽전압을 발생시키기 위해서 인가된다.
어드레스 기간(TA)에 있어서는, 점등되어야 할 셀에만 점등 유지에 필요한 벽전하를 형성한다. 모든 주전극(X1~ XN) 및 모든 주전극(Y1~ YN)을 소정 전위(Vx)로 바이어스한 상태로, 행선택 기간(1행분의 스캔 시간)마다 선택행에 대응한 한개의 주전극(Y)에 스캔 펄스(Py)를 인가한다. 이 행선택과 동시에 어드레스 방전을 발생시켜야 할 선택 셀에 대응한 어드레스 전극(A)에만 어드레스 펄스(Pa)를 인가한다. 즉, 선택행의 M열분의 서브필드 데이터(Dsf)에 의해서 어드레스 전극(A1~ AM)의 전위를 0 또는 Va로 제어한다. 선택 셀에서는 주전극(Y)과 어드레스 전극(A) 사이의 방전이 발생하고, 그것이 트리거로 되어 주전극간의 면방전이 발생한다. 이들 일련의 방전은 어드레스 방전이다.
서스테인 기간(TS)에 있어서는, 최초에 모든 주전극(Y1~ YN)에 대하여 소정 극성(예시로는 양극성)의 서스테인 펄스(Ps)를 인가한다. 그 후, 주전극(X1~ XN)과 주전극(Y1~ YN)에 대하여 교호로 서스테인 펄스(Ps)를 인가한다. 서스테인 펄스(Ps)의 인가에 의해, 소정의 벽전하가 잔존되는 셀에서 면방전이 발생한다. 그리고, 면방전이 발생할 때마다 전극간의 벽전압의 극성이 반전된다. 또, 서스테인 기간(TS)에 걸쳐 불필요한 방전을 방지하기 위해서 어드레스 전극(A1 ~ AM)을 서스테인 펄스(Ps)와 동극성으로 바이어스한다.
구동 파형에 대해서는 진폭, 극성 및 타이밍을 다양하게 변경하는 것이 가능하다. 예를 들면, 준비 기간(TR)에 있어서, 전극쌍의 한쪽에 계단 파형 펄스를 인가해도 좋다.
다음에, X 공통 드라이버(55)를 대표예로 들어 본 발명에 의한 구동 회로의 구성을 설명한다.
도 4는 X 공통 드라이버의 구성도이다.
X 공통 드라이버(55)는 양극성의 계단 파형 펄스를 인가하기 위한 계단 전압블록(61), 음극성의 계단 파형 펄스를 인가하기 위한 계단 전압 블록(61B), 주전극(X)을 전위(Vx)로 풀업(pull-up)하기 위한 바이어스 회로(60B), 및 서스테인 펄스를 인가하기 위한 서스테인 블록(60)으로 구성되어 있다. 서스테인 블록(60)은 주전극간의 용량의 충방전으로 소비하는 전력을 저감하기 위한 도시되지 않는 전력 회수 회로를 구비하고 있다.
도 5는 계단 전압 블록의 회로도이다. 여기서는 양극성 펄스 인가에 의한 회로를 도시했지만, 계단 전압 블록(61B)의 회로 구성은 극성의 차이를 제외하고 계단 전압 블록(61)과 같다.
계단 전압 블록(61)은 주전극(X)이 접속되는 출력 단자(px)와 전위(V1)의 전원(바이어스 전위 라인; 81) 사이의 도전로를 개폐하는 p채널의 FET(62), 전원(81)과 FET(62)의 소스 사이에 삽입된 전류 제한 저항(66), 출력 단자(80)와 접지 전위 라인 사이의 도전로를 개폐하는 n채널의 FET(63), FET(62, 63)를 제어하기 위한 게이트 드라이버(69, 70), 커플링용 콘덴서(71), 전원(81)과 FET(62)의 게이트를 접속하는 바이어스 저항(68), 바이어스 저항(68)에 병렬 접속된 다이오드(67), 및 출력 전류를 가변으로 하기 위한 게이트 전압 제어 회로(75)를 구비하고 있다. 게이트 드라이버(69, 70) 및 게이트 전압 제어 회로(75)에는, 컨트롤러(51)로부터 제어 신호(파형 데이터)가 주어진다. FET(62, 63)의 각각을 전류 용량을 확보하기 위해서 복수의 소자를 병렬 접속하여 구성해도 좋다. 또, 출력 단자(px)에는 상술의 서스테인 블록(60)도 접속되므로, 출력 단자(px)와 FET(62, 63) 각각의 사이에 역류 방지용 다이오드(64, 65)가 삽입되어 있다. 또, 부가 기능 요소로서, 다이오드(72)가 전류 제한 저항(66)과 병렬로 역방향으로 접속되고, 콘덴서(73)가 FET(62)의 소스와 접지 전위 라인 사이에 삽입되고, 또 콘덴서(74)가 FET(62)의 드레인과 접지 전위 라인 사이에 삽입되어 있다.
도 6은 계단 전압 블록의 제 1 동작예의 파형도이다. 도 6 및 도 5을 참조하여 기본 동작을 설명한다. 여기서는, 게이트 전압 제어 회로(75)가 스루(through)상태로 게이트 드라이버(69)에 전원(82)의 전위(Ve)가 주어져 있고, 출력 단자(px)에는 주전극(X)을 통해서 부하 용량(Cxy)이 접속되어 있다. 부하 용량(Cxy)은 구동의 대상으로 되는 모든 셀의 정전 용량의 총합계이다.
게이트 드라이버(69)는 제어 신호(S1)를 정형한 진폭(Ve)의 펄스를 출력한다. FET(62)의 게이트에는 전위(V1)를 펄스 베이스로 하는 진폭(Ve)의 제어 펄스가 인가되고, 게이트 전위는 Ve-V1이 된다. 진폭(Ve)은 FET(62)의 게이트·소스간의 임계치(Vth)보다 큰 값(Ve＞Vth)으로 설정되어 있으므로, FET(62)는 ON 상태가 된다. FET(62)의 ON에 의해 전원(81)으로부터 부하 용량(Cxy)을 향해 전류(Ic)가 흐르고 있는 상태에 있어서, 전류 제한 저항(66)으로 전압 강하가 발생하고, FET(62)의 소스 전위는 V1-Ve+Vth(=게이트 전위 +Vth)가 된다. FET(62)가 ON상태인 때, 전원(81)과 게이트와의 전압(Vg)은 고정이다. 이 상태에서는 전류 제한 저항(66)의 단자간 전압V66의 증감에 따라 게이트·소스간의 전압이 변화되고, 전류(Ic)는 일정값 (Ve-Vth)/R1으로 유지된다. 따라서, 주전극(X)의 전위(Vrx)는 일정한 기울기로 상승한다. 이 기울기는 전류 제한 저항(66)의 값(R1) 또는 전압(Ve)에 의해 제어가능하고, dV/dt=[(Ve-Vth)/R1]/Cxy가 된다. FET(62)를 OFF로 하고, FET(63)를 ON으로 한 시점에서 부하 용량(Cxy)의 전하는 다이오드(65) 및 FET(63)를 거쳐서 전위 라인에 방출되고, 출력 전압은 0V(접지 전위)로 돌아온다. 이와 같이 FET(62)를 1회 ON함으로써, 주전극쌍에 대하여 램프 파형 전압을 인가할 수 있다. 인가 기간 중에 미소 방전이 일어나도, 방전 전류는 거의 흐르지 않기 때문에, 실질적으로 출력 전압은 강하되지 않고 단조 증가를 한다.
계단 전압 블록(61)과 함께 출력 단자(px)에 접속되는 서스테인 블록(60)의 출력(서스테인 펄스)은 급격히 상승하는 구형 펄스이다. 그 상승에서의 임펄스 잡음이 FET(62)에 더해지면, FET(62)의 소스측의 전원 임피던스(≒R1)가 높기 때문에, 소스·게이트간에 임펄스 전압이 중첩되어 오동작을 일으키거나, 소자가 파손되거나 할 우려가 있다. 다이오드(72)는 FET(62)의 소스에 유입하는 임펄스 전류를 전원(81)에 흘려주기 위해서 설치되어 있고, 이것에 의해 FET(62)의 오동작·파손이 방지된다. 콘덴서(72)는 FET(62)의 소스에 유입하는 임펄스 전류를 흡수하여 저감하는 기능을 가진다. 또, 콘덴서(74)는 미소 방전이기는 하지만 비교적 강한 방전이 주전극간에서 일어난 경우에, 부하Z용량(CXy)에 전하를 보충하여 출력 전압의 강하를 방지하는 역할을 가진다.
도 7은 계단 전압 블록의 제 2 동작예의 파형도이고, 본 발명에 의한 계단 파형 전압의 인가동작을 나타낸다.
상술한 바와 같이 컨트롤러(51)는 파형 메모리를 가지고, 계단 파형 전압을 인가하기 위한 펄스폭 변조 데이터를 기억하고 있다. 펄스폭 변조 데이터는 제어 신호(S1)로서 게이트 드라이버(69)에 입력된다. 본 동작예에서는 인가 기간에 있어서 항상 FET(62)를 ON하는 것은 아니라, 게이트 드라이버(69)의 출력(제어 전압; Vsw)을 2치 제어하여 FET(62)의 ON/OFF를 반복하고, 또한 ON 기간 및 OFF 기간을 변화시킨다. ON 기간에 있어서는, 도 6에서 설명한 바와 같이 전류(Ic)가 일정하게 유지되므로, 출력 전압(Vrx)의 파형은 램프형상으로 된다. OFF 기간에 있어서, 부하 용량(Cxy)의 전하 유지에 의해 출력 전압(Vrx)은 직전의 ON 기간의 종료 시점의 값으로 유지된다. 이것에 의해서, 출력 전압 파형은 계단형상으로 된다. ON/OFF의 타이밍 설정으로 계단의 스텝 높이 및 폭을 자유롭게 제어할 수 있다. 도 7의 계단 파형에 의하면, 미소 방전을 연속적으로 일으킬 수 있다.
도 8은 계단 전압 블록의 제 3 동작예의 파형도이다.
본 예에 있어서는, 게이트 전압 제어 회로(75)를 사용하여 게이트 드라이버(69)의 출력(제어 전압; Vsw)을 다치(多値)제어한다. FET(62)의 게이트 전위의 설정으로 출력 전류(Ic)를 변경할 수 있고, 출력 전압(Vrx)에서의 램프 파형부의 기울기를 계단 파형의 단계마다 최적화할 수 있다. 제어 전압(Vsw)을 증대하면, 출력 전류(Ic)가 증가되어 기울기가 커진다. 반대로 제어 전압(Vsw)을 저감하면 기울기는 작아진다. 제어 전압(Vsw)의 설정과 상술의 ON/OFF 타이밍 설정을 조합하면, 세세하게 전압 파형을 설정할 수 있다.
도 9는 계단 전압 블록의 변형예의 회로도, 도 10은 계단 전압 블록의 변형예의 동작 파형도이다.
다단의 계단 파형 전압을 단일의 전원을 사용하여 인가하는 다른 방법으로서, DA 변환기를 사용하는 방법이 있다. 메모리로부터 파형 데이터를 판독하여 전압 신호로 변환하는 것이다. 도 9에서 예시한 계단 전압 블록(61')에서의 DA 변환기(91)는 계단 파형으로 특화된 회로로서, 전원(85)의 기준 전압(Vref)을 저감하는 복수의 전압 조정기(예를 들면 가변저항)(92)와 복수의 아날로그 스위치(93)로 된다. 신호(Sv)에 의한 아날로그 스위치(93)의 개폐의 조합에 의해 계단 파형을 얻을 수 있다. 단, 일반적으로 DA 변환기의 출력 레벨은 5 볼트 정도이므로, PDP의 방전 제어에 이용하는 경우에는 DA 변환기의 출력을 200 ~ 300 볼트 정도까지 증폭하는 전압 증폭 회로(95)가 필요하다. 이 전압 증폭 회로(95)는 다수의 전압 디바이스로 구성되므로, 필연적으로 계단 전압 블록(61')은 고가로 된다.
청구항 1 내지 청구항 8의 발명에 의하면, 계단 파형 전압의 인가에서의 스텝 높이의 임의 설정을 간단한 회로 구성으로 실현할 수 있다.
청구항 2의 발명에 의하면, 가스 방전 디바이스에 적용한 경우에 강도가 고른 방전을 주기적으로 일으킬 수 있다.
청구항 3 내지 청구항 8의 발명에 의하면, 가스 방전 표시 디바이스의 구동에서의 파형 설정의 자유도를 높여서, 구동을 보다 최적화할 수 있다.
청구항 5의 발명에 의하면, 구동의 신뢰성을 높일 수 있다.
청구항 6의 발명에 의하면, 단계간의 전압 추이 특성을 단계마다 설정하여 파형을 다양화할 수 있다.

Claims (8)

  1. 전극쌍에 계단 파형 전압을 인가하는 용량성 부하의 구동 방법으로서,
    전원으로부터 전류 제한 저항과 반도체 스위칭 디바이스의 개폐로를 차례로 거쳐서 전극쌍의 한쪽의 전극에 도달하는 도전로를 설치하고, 반도체 스위칭 디바이스의 개폐제어에 의해 상기 전원으로부터 상기 전극으로 단속적으로 전하를 이동시키고, 상기 전극쌍에서의 전극간 용량의 축적 전하량을 단계적으로 증대시키는
    것을 특징으로 하는 용량성 부하의 구동 방법.
  2. 제 1항에 있어서, 상기 개폐로를 닫는 기간에서, 상기 반도체 스위칭 디바이스의 개폐제어 단자와 상기 전원 사이의 전압을 일정하게 유지하고, 상기 충전전압의 파형에서의 단계간 부분을 램프형상으로 하는 것을 특징으로 하는 용량성 부하의 구동 방법.
  3. 화면의 전하 분포를 표시 내용에 따라 제어하는 어드레싱의 준비 처리로서, 전극쌍을 덮는 유전체의 벽전하를 계단 파형 전압의 인가에 의해 점감(漸減)시키는 전하 조정을 행하는 가스 방전 표시 디바이스의 구동 방법으로서,
    전원으로부터 전류 제한 저항과 반도체 스위칭 디바이스의 개폐로를 차례로 거쳐서 상기 전극쌍의 한쪽의 전극에 도달하는 도전로를 설치해 두고,
    상기 전하 조정에 있어서, 상기 반도체 스위칭 디바이스의 개폐 제어에 의해 상기 전원으로부터 상기 전극으로 단속적으로 전하를 이동시키고, 상기 전극쌍에서의 전극간 용량의 축적 전하량을 단계적으로 증대시키는
    것을 특징으로 하는 가스 방전 표시 디바이스의 구동 방법.
  4. 가스 방전 표시 디바이스에서의 화면의 전하 분포를 표시 내용에 따라 제어하는 어드레싱의 준비 처리로서, 전극쌍을 덮는 유전체의 벽전하를 계단 파형 전압의 인가에 의해 점감시키는 전하 조정을 행하기 위한 구동 회로로서,
    상기 전극쌍의 한쪽의 전극이 접속되는 출력 단자와 바이어스 전위 라인 사이의 도전로를 개폐하는 제 1 반도체 스위칭 디바이스와,
    상기 바이어스 전위 라인과 상기 반도체 스위칭 디바이스 사이에 삽입된 전류 제한 저항과,
    상기 출력 단자와 접지 전위 라인 사이의 도전로를 개폐하는 제 2 반도체 스위칭 디바이스와,
    상기 제 1 및 제 2 반도체 스위칭 디바이스의 개폐제어를 하는 컨트롤러를 구비한
    것을 특징으로 하는 구동 회로.
  5. 제 4항에 있어서,
    상기 전류 제한 저항과 병렬로 다이오드가 역방향 접속되고,
    상기 제 1 반도체 스위칭 디바이스에서의 바이어스 전위 라인측의 단자와 상기 접지 전위 라인 사이에 콘덴서가 삽입된
    것을 특징으로 하는 구동 회로.
  6. 제 4항에 있어서, 상기 제 1 반도체 스위칭 디바이스의 개폐 제어 단자의 전위를 전환하기 위한 가변 전압원을 가진 것을 특징으로 하는 구동 회로.
  7. 제 4항에 있어서, 상기 컨트롤러는 개폐 제어를 위한 펄스폭 변조 데이터를 기억하는 메모리를 가지는 것을 특징으로 하는 구동 회로.
  8. 제 4항 기재의 구동 회로와, 그것에 의해 구동되는 AC형 플라즈마 디스플레이 패널을 가진 것을 특징으로 하는 표시 장치.
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