JP5052060B2 - プラズマディスプレイ装置 - Google Patents

Description

本発明は、容量性発光素子がマトリクス状に配列されているプラズマディスプレイ装置に関する。

現在、薄型の画像表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネル（以下、ＰＤＰと称する）を搭載したプラズマディスプレイ装置が製品化されている。ＰＤＰは、アドレス電極としての複数の列電極と、列電極各々と交叉して配列された複数の行電極との各交叉部に画素に対応した放電セルが形成される構造となっている。

プラズマディスプレイ装置は、かかるＰＤＰに対してサブフィールド法を用いた階調駆動を実施することにより、入力映像信号に対応した画像表示を行う。例えば、サブフィールド法に基づく駆動では、１フィールド表示期間を複数のサブフィールドに分割し、各サブフィールド内において以下の如き初期化行程、画素データ書込行程、維持行程及び消去行程を順次実行する。初期化行程では、全放電セル内において一斉に初期化放電を生起させることにより、各放電セル内の壁電荷の量を所定量に初期化する。画素データ書込行程では、入力映像信号に基づき各放電セルを選択的に放電させることにより、各放電セルを、所定量の壁電荷が残留する点灯モード状態、及び壁電荷の量が所定量未満となる消灯モード状態の内の一方の状態に設定する。維持行程では、点灯モードに設定されている放電セルのみを繰り返し維持放電させる。消去行程では、点灯モードに設定されている放電セルのみに消去放電を生起させ、かかる放電セルを消灯モードに遷移させる。

ＰＤＰには、これら初期化行程、画素データ書込行程、維持行程及び消去行程各々において上記の如き各種放電を生起させる為の駆動パルスを発生して、行電極及び列電極に印加する駆動回路が搭載されている（例えば、特許文献１の図１参照）。例えば、上記初期化行程において初期化放電を生起させる為の駆動パルスとして初期化パルスを発生する初期化パルス発生回路Ｓ₂、及び上記維持行程において維持放電を生起させる為の駆動パルスとして維持パルスを発生する維持パルス発生回路Ｐが設けられている。

かかる初期化パルス発生回路Ｓ₂は、ドレイン端子に所定電圧Ｖｒが印加されているＭＯＳ（Metal Oxide Semiconductor）トランジスタＱと、ドレイン端子がＭＯＳトランジスタＱのソース端子に接続されており且つソース端子が接地されているＭＯＳトランジスタＱ_LS2とを備える。ＭＯＳトランジスタＱのゲート及びドレイン間にはコンデンサＣ_F2aが接続されており、そのゲート端子には抵抗Ｒ_G2aを介して駆動電圧Ｖ_INが印加される構成（ミラー積分回路）となっている。ここで、かかる駆動電圧Ｖ_INの印加に応じて、ＭＯＳトランジスタＱがオン状態、ＭＯＳトランジスタＱ_LS2がオフ状態になると、所定電圧Ｖｒに基づく電流がＭＯＳトランジスタＱを介してＰＤＰの電極に流れ込み、このＰＤＰの電極上に初期化パルスが生成される。尚、この間、抵抗Ｒ_G2aに流れる電流がコンデンサＣ_F2aにも流れ込むので、駆動電圧Ｖ_INの印加に応じてＭＯＳトランジスタＱのゲート端子に印加される電圧Ｖ１も徐々に上昇することになり、それに伴いＰＤＰの電極に流れ込む電流も徐々に大となる。よって、初期化パルスの立ち上がり部では緩やかな勾配をもって電圧が上昇することになる。この際、ＭＯＳトランジスタＱの閾値電圧をＶ_Tとすると、その立ち上がり期間ｔは、
ｔ＝（Ｃ_F2a×Ｖｒ）／｛（Ｖ_IN−Ｖ_T）／Ｒ_G2a｝
となる。

このように、特許文献１の図１に示される初期化パルス発生回路Ｓ₂では、ＭＯＳトランジスタＱをその閾値電圧近傍の活性領域で動作させることにより、立ち上がり部での電圧推移が緩やかな勾配を有する初期化パルスを生成しているのである。

しかしながら、ＭＯＳトランジスタの閾値電圧は、一般的に温度変化に対する変動が大である為、温度変化に伴いＭＯＳトランジスタ自体に流れる電流も変動してしまう。よって、初期化パルスの立ち上がり部での電位推移の傾きが温度によって変化してしまう為、放電タイミングが不安定になるという問題が生じた。
特開平１１−１３３９１４号公報

本発明は、かかる問題を解決すべく為されたものであり、温度変動に拘わらずに安定した放電動作を実施させることができるプラズマディスプレイ装置を提供することを目的とするものである。

請求項１記載によるプラズマディスプレイ装置は、立ち上がり又は立ち下がり区間での電位推移が緩やかな緩勾配波形を有する駆動パルスを生成してプラズマディスプレイパネルの表示電極に印加する緩勾配波形生成回路を備えたプラズマディスプレイ装置であって、前記緩勾配波形生成回路は、一端に所定の電位が印加されている抵抗素子と、制御電圧に応じて前記抵抗素子の他端と前記表示電極とを接続するスイッチング素子と、前記緩勾配波形の生成を促す緩勾配波形生成信号を生成する緩勾配波形生成信号生成部と、前記緩勾配波形生成信号の電位と前記抵抗素子の他端の電位との差分を前記制御電圧として出力する演算増幅器と、を有し、前記演算増幅器の反転入力端子には前記抵抗素子の他端が接続されており、前記演算増幅器の非反転入力端子には前記緩勾配波形生成信号が供給されており、前記演算増幅器の出力端子が前記スイッチング素子の制御入力端子に接続され、前記緩勾配波形生成信号生成部は、前記立ち上がり又は立ち下がり区間内において時間経過に伴って電位が変化する信号を前記緩勾配波形生成信号として生成する。

本発明においては、プラズマディスプレイパネルの負荷容量を、その一端に所定電位が印加されている抵抗素子及びスイッチング素子を介して充放電させることにより駆動パルスにおける緩勾配波形を生成するにあたり、このスイッチング素子を演算増幅器によって制御する。この際、かかる演算増幅器の反転入力端子には上記抵抗素子の他端が接続されており、その非反転入力端子には緩勾配波形の生成を促す緩勾配波形生成信号が供給されており、この演算増幅器の出力端子がスイッチング素子の制御入力端子に接続されている。すなわち、演算増幅器は、上記抵抗素子の他端の電位と、緩勾配波形生成信号の電位との差分に応じた制御電圧に応じて上記スイッチング素子を制御するのである。かかる構成によれば、スイッチング素子の閾値電圧の温度特性に依存せずに常に一定の放電電流又は充電電流を、プラズマディスプレイパネルの表示電極を介して上記スイッチング素子及び抵抗素子に流すことが可能となる。よって、温度変動が生じた場合であっても、駆動パルスにおける立上又は立下がり区間での電位推移の傾きを所定の傾きに維持することができるので、安定した放電動作が実施されるようになる。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、本発明によるプラズマディスプレイ装置の概略構成を示す図である。

図１において、プラズマディスプレイパネルとしてのＰＤＰ１０には、表示画面を担う前面透明基板（図示せぬ）、及びこの前面透明基板に対して平行配置された背面基板（図示せぬ）が設けられている。前面透明基板の内側の面には、列方向（表示画面の上下方向）に夫々伸長している列電極（アドレス電極）Ｚ₁〜Ｚ_mが形成されている。一方、背面基板の内側の面には、ＰＤＰ１０の表示電極として、夫々行方向（表示画面の左右方向）に伸長している行電極Ｘ₁〜Ｘ_n及び行電極Ｙ₁〜Ｙ_nがＸＹ交互に配列されている。この際、互いに隣接するもの同士で対となる行電極対の各々、つまり行電極対(Ｘ₁、Ｙ₁)〜行電極対(Ｘ_n、Ｙ_n)の各々がＰＤＰ１０における第１表示ライン〜第ｎ表示ラインに対応している。更に、前面透明基板と背面基板との間には放電ガスが封入された放電空間が存在する。上記行電極対(Ｘ、Ｙ)と列電極Ｚとの交叉部の領域に、各画素に対応した放電セルが形成されている。

駆動制御回路５０は、入力された映像信号に基づき、各サブフィールド（後述する）毎に、放電セルの各々を点灯モード及び消灯モードの内のいずれに設定するのかを示す画素データビットを生成し、これを１表示ライン分(ｍ個)ずつアドレスドライバ２０に供給する。

更に、駆動制御回路５０は、１フレーム（又は１フィールド）表示期間毎に図２に示す如きサブフィールドＳＦ１〜ＳＦ(Ｎ)各々で、画素データ書込行程及びサスティン行程を実施させるべき各種駆動制御信号をＸ行電極ドライバ３０及びＹ行電極ドライバ４０に供給する。

かかる画素データ書込行程により、Ｙ行電極ドライバ４０は、例えば図３に示す如き負極性の走査パルスＳＰを発生し、これをＰＤＰ１０の行電極Ｙ₁，Ｙ₂，Ｙ₃，・・・，Ｙ_nの各々に順次印加する。この間、アドレスドライバ２０は、上記画素データビットに対応した電圧を有する画素データパルスを生成する。例えば、アドレスドライバ２０は、画素データビットが点灯モードを表す場合には高電圧、消灯モードを表す場合には低電圧の画素データパルスを生成する。そして、図３に示す如く、第１表示ラインに対応したｍ個の画素データパルスからなる画素データパルス群ＤＰ₁、第２表示ラインに対応した画素データパルス群ＤＰ₂、・・・、第ｎ表示ラインに対応した画素データパルス群ＤＰ_nなる順に、夫々上記走査パルスＳＰに同期したタイミングでＰＤＰ１０の列電極Ｚ₁〜Ｚ_mに印加してゆく。この際、走査パルスＳＰと高電圧の画素データパルスとが同時に印加された放電セルのみに放電が生起され、この放電セルは点灯モードに設定される。一方、走査パルスＳＰが印加されたものの低電圧の画素データパルスが同時に印加された放電セルでは放電が生起されず、この放電セルは直前までの状態（点灯モード又は消灯モード）を維持する。

又、サスティン行程により、Ｘ行電極ドライバ３０は、図３に示す如き正極性のサスティンパルスＩＰ_Xを生成し、これをそのサブフィールドの輝度重みに対応した回数分だけ繰り返しＰＤＰ１０の行電極Ｘ₁〜Ｘ_nに印加する。この間、Ｙ行電極ドライバ４０は、上記サスティンパルスＩＰ_Xとは異なるタイミングにて図３に示す如き正極性のサスティンパルスＩＰ_Yを生成し、これを各サブフィールドの輝度重みに対応した回数分だけ繰り返しＰＤＰ１０の行電極Ｙ₁〜Ｙ_nに印加する。この際放電セル各々の内で点灯モード状態にある放電セルにおいて、上記サスティンパルスＩＰ_X又はＩＰ_Yが印加される度にサスティン放電が生起され、その放電に伴う発光状態が維持される。

ここで、図２に示されるサブフィールドＳＦ１〜ＳＦ（Ｎ）の内の少なくとも先頭のサブフィールドＳＦ１では、上記画素データ書込行程に先立ち、全放電セルの状態（点灯モード状態又は消灯モード状態）を初期化する為のリセット行程が実施される。かかるリセット行程では、Ｙ行電極ドライバ４０は、図３に示す如く時間経過に伴い徐々に電位が上昇して正極性のピーク電位に到る波形を有するリセットパルスＲＰ_Yを生成し、これを全ての行電極Ｙ₁〜Ｙ_nに一斉に印加する。かかるリセットパルスＲＰ_Yの印加に応じて、全放電セル内でリセット放電が生起され、全ての放電セルが点灯モード状態又は消灯モード状態の内の一方の状態に初期化される。

又、最後尾のサブフィールドＳＦ（Ｎ）では、上記サスティン行程の実施後、点灯モード状態にある放電セルを消灯モードに遷移させる消去行程が実施される。かかる消去行程では、Ｘ行電極ドライバ３０は、図３に示す如く時間経過に伴い徐々に電位が低下して負極性のピーク電位に到る波形を有する消去パルスＥＰを生成し、これを全ての行電極Ｘ₁〜Ｘ_nに一斉に印加する。かかる消去パルスＥＰの印加に応じて、放電セル各々の内で点灯モード状態にある放電セルのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった放電セルは消灯モード状態に遷移する。

ここで、Ｘ行電極ドライバ３０内には、上述した如き負極性の消去パルスＥＰにおける立ち下がり区間での波形、つまり、時間経過に伴い徐々に電位が低下してピーク電位に到達する波形を生成する為の立下緩勾配波形生成回路が設けられている。又、Ｙ行電極ドライバ４０内には、上述した如き正極性のリセットパルスＲＰ_Yにおける立ち上がり区間での波形、つまり、時間経過に伴い徐々に電位が上昇してピーク電位に到達する波形を生成する為の立上緩勾配波形生成回路が設けられている。

図４は上述した如き立下緩勾配波形生成回路、図５は立上緩勾配波形生成回路の内部構成を夫々示す図である。

図４に示されるように、立下緩勾配波形生成回路は、演算増幅器Ｕ１、ＭＯＳ（Metal Oxide Semiconductor）構造のＦＥＴ（Field effect transistor）であるトランジスタＱ１、及びその一端に所定の基準電位Ｖ_SS（例えば、０ボルト）が印加されている抵抗Ｒ１から構成される。

演算増幅器（operational amplifier）Ｕ１の非反転入力端子には駆動制御回路５０から送出された立下緩勾配波形生成信号Ｐ_DWが供給される。演算増幅器Ｕ１の出力端子はトランジスタＱ１における制御入力端子としてのゲート端子に接続されている。トランジスタＱ１のソース端子には、抵抗Ｒ１の他端及び演算増幅器Ｕ１の反転入力端子が夫々接続されている。トランジスタＱ１のドレイン端子は、ＰＤＰ１０の行電極Ｘと接続されている。

一方、立上緩勾配波形生成回路は、図５に示されるように、演算増幅器Ｕ２、ＭＯＳ構造ＦＥＴであるトランジスタＱ２、及びその一端に立上緩勾配波形を生成する際の電荷の供給源となる電源電位Ｖ_Rが印加されている抵抗Ｒ２から構成される。

演算増幅器Ｕ２の非反転入力端子には駆動制御回路５０から送出された立上緩勾配波形生成信号Ｐ_UPが供給される。演算増幅器Ｕ２の出力端子はトランジスタＱ２における制御入力端子としてのゲート端子に接続されている。トランジスタＱ２のソース端子には、抵抗Ｒ２の他端、及び演算増幅器Ｕ２の反転入力端子が夫々接続されている。トランジスタＱ２のドレイン端子は、ＰＤＰ１０の行電極Ｙと接続されている。

以下に、図４及び図５に示される立下緩勾配波形生成回路及び立上緩勾配波形生成回路各々の動作について説明する。

駆動制御回路５０は、例えば図３に示す如き消去行程において消去パルスＥＰを生成させるべく、図６に示す如き所定期間Ｔに亘り電位Ｖ_iを維持する立下緩勾配波形生成信号Ｐ_DWをＸ行電極ドライバ３０の立下緩勾配波形生成回路に供給する。尚、上記消去行程の直前の段階では、サスティン行程でのサスティン放電によってＰＤＰ１０の負荷容量Ｃ_Pは充電されている。よって、この間、かかる充電による負荷容量Ｃ_Pの電位Ｖ_rが、行電極Ｘを介してトランジスタＱ１のドレイン端子に印加されている。

ここで、立下緩勾配波形生成信号Ｐ_DWに応じた電位Ｖ_iが演算増幅器Ｕ１の非反転入力端子に供給されると、演算増幅器Ｕ１は、その反転入力端子上の電位、つまりトランジスタＱ１のソース端子の電位を、上記電位Ｖ_iと一致させるべきゲート電圧（制御電圧）をトランジスタＱ１のゲート端子に供給する。これにより、トランジスタＱ１のドレイン及びソース間及び抵抗Ｒ１には、負荷容量Ｃ_Pに充電された電荷に基づくドレイン電流Ｉ_dが流れる。この際、トランジスタＱ１のソース端子の電位は、上記立下緩勾配波形生成信号Ｐ_DWに応じた電位Ｖ_iと等しくなるので、
Ｉ_d＝Ｖ_i／Ｒ１
なるドレイン電流Ｉ_dが所定期間Ｔに亘り流れることになる。

従って、かかるドレイン電流Ｉ_dによってＰＤＰ１０の負荷容量Ｃ_Pに蓄積されていた電荷が放電し、それに伴い負荷容量Ｃ_Pの電位、つまり行電極Ｘ上の電位も、図６に示すように時間経過に伴い徐々に低下してゆく。

この際、負荷容量Ｃ_Pの電位Ｖ_Pは、
Ｖ_P＝Ｖ_r−（Ｉ_d・ｔ／Ｃ_P）
＝Ｖ_r−（Ｖ_i・ｔ／Ｃ_P・Ｒ１）
ｔ：電位Ｖ_iが印加されてからの経過時間
と表される。

つまり、負荷容量Ｃ_Pの電位は、図６に示すように、立下緩勾配波形生成信号Ｐ_DWによって電位Ｖ_iの印加が開始されてから時間経過に伴い、徐々に上記電位Ｖ_rの状態から低下してゆくのである。この電位低下区間での波形が、図３に示す如き消去パルスＥＰにおける立ち下がり区間での緩勾配波形となる。

又、駆動制御回路５０は、図３に示すリセット行程においてリセットパルスＲＰ_Yを生成させるべく、図７に示す如き所定期間Ｔに亘り電位Ｖ_i（Ｖ_R＞Ｖ_i）を維持する立上緩勾配波形生成信号Ｐ_UPをＹ行電極ドライバ４０の立上緩勾配波形生成回路に供給する。尚、リセット行程直前の段階では、ＰＤＰ１０の負荷容量Ｃ_Pは放電状態にあるのでその電位は０ボルトとなっている。よって、この間、行電極Ｙを介してトランジスタＱ２のドレイン端子には０ボルトが印加されている。

ここで、立上緩勾配波形生成信号Ｐ_UPに応じた電位Ｖ_iが演算増幅器Ｕ２の非反転入力端子に供給されると、演算増幅器Ｕ２は、その反転入力端子上の電位、つまりトランジスタＱ２のソース端子の電位を、上記電位Ｖ_iと一致させるべきゲート電圧（制御電圧）をトランジスタＱ２のゲート端子に供給する。これにより、トランジスタＱ２のドレイン及びソース間には抵抗Ｒ２を介して、電源電位Ｖ_Rに基づくドレイン電流Ｉ_dが流れる。この際、トランジスタＱ２のソース端子の電位は、上記立上緩勾配波形生成信号Ｐ_UPに応じた電位Ｖ_iと等しくなるので、
Ｉ_d＝−Ｖ_i／Ｒ２
なるドレイン電流Ｉ_dが所定期間Ｔに亘り流れることになる。

従って、かかるドレイン電流Ｉ_dによってＰＤＰ１０の負荷容量Ｃ_Pが充電され、それに伴い負荷容量Ｃ_Pの電位、つまり行電極Ｙ上の電位も、図７に示すように時間経過に伴い徐々に上昇してゆく。

この際、負荷容量Ｃ_Pの電位Ｖ_Pは、
Ｖ_P＝Ｉ_d・ｔ／Ｃ_P
＝Ｖ_i・ｔ／Ｃ_P・Ｒ２
ｔ：電位Ｖ_iが印加されてからの経過時間
と表される。

つまり、負荷容量Ｃ_Pの電位は、図７に示すように、立上緩勾配波形生成信号Ｐ_UPによって電位Ｖ_iの印加が開始されてから時間経過に伴い徐々に０ボルトの状態から上昇してゆくのである。この電位上昇区間での波形が、図３に示す如きリセットパルスＲＰ_Yにおける立ち上がり区間での緩勾配波形となる。

以上の如く、図４及び図５に示される緩勾配波形生成回路では、ＰＤＰの負荷容量を、その一端に所定の電位（Ｖ_SS、Ｖ_R）が印加されている抵抗素子（Ｒ１、Ｒ２）及びトランジスタ（Ｑ１、Ｑ２）を介して充放電させることにより緩勾配波形を生成するにあたり、かかるトランジスタを演算増幅器（Ｕ１、Ｕ２）によって制御するようにしている。すなわち、演算増幅器（Ｕ１、Ｕ２）は、上記抵抗素子（Ｒ１、Ｒ２）の他端の電位と、緩勾配波形生成信号（Ｐ_DW、Ｐ_UP）の電位との差分に応じた制御電圧（ゲート電圧）を生成し、この制御電圧に応じてトランジスタ（Ｑ１、Ｑ２）を制御するのである。かかる構成によれば、トランジスタ（Ｑ１、Ｑ２）のドレイン端子又はソース端子上の電位は、上記演算増幅器（Ｕ１、Ｕ２）に供給された緩勾配波形生成信号（Ｐ_DW、Ｐ_UP）の電位（Ｖ_i）と等しくなる。つまり、演算増幅器（Ｕ１、Ｕ２）は、緩勾配波形生成信号（Ｐ_DW、Ｐ_UP）の電位（Ｖ_i）に対応した一定のドレイン電流（Ｉ_d）を流させるべく、トランジスタ（Ｑ１、Ｑ２）を制御するのである。この際、かかる制御によって、ＰＤＰの負荷容量（Ｃ_P）を放電させる場合（図４の構成）には、時間経過に伴い緩やかにその電位が低下する立下緩勾配波形が生成される。一方、かかる制御によってＰＤＰの負荷容量（Ｃ_P）を充電させる場合（図５の構成）には、時間経過に伴い緩やかにその電位が上昇する立上緩勾配波形が生成されるのである。

この際、図４及び図５に示す如き構成によれば、トランジスタの閾値電圧の温度特性に依存せずに一定のドレイン電流（Ｉ_d）を放電電流又は充電電流として流すことが可能となる。よって、温度変動が生じた場合であっても各種駆動パルスの立上又は立下がり区間での電位推移の傾きに変動が生じることはないので、温度変動に拘わらず安定した放電動作を実施させることが可能となる。

尚、図４及び図５に示す如き構成では、演算増幅器Ｕ１（又はＵ２）のオフセット電圧が高いと、立下緩勾配波形生成信号Ｐ_DW（又はＰ_UP）が０ボルトを表す場合でも、抵抗Ｒ１（又はＲ２）の両端電圧が０ボルトにならない場合が生じる。この際、緩勾配波形を生成していない期間中においても、トランジスタＱ１（又はＱ２）にドレイン電流Ｉ_dが流れてしまい、無効な電力が消費されてしまう。

そこで、かかる問題を解消すべく、図４に代わり図８に示す如き立下緩勾配波形生成回路を採用し、図５に示す構成に代わり図９に示す如き立上緩勾配波形生成回路を採用しても良い。

尚、図８においては、演算増幅器Ｕ１に供給されている電源電位Ｖ_DD（図４では図示せず）を抵抗Ｒ１１を介して演算増幅器Ｕ１の反転入力端子に印加し、この反転入力端子及びトランジスタＱ１のソース端子間を抵抗Ｒ１２を介して接続する点を除く他の構成は、図４に示されるものと同一である。すなわち、図８に示される構成では、演算増幅器Ｕ１を動作させる為に供給される電源電位Ｖ_DDを抵抗Ｒ１１と抵抗Ｒ１２及びＲ１とによって分圧して得られた電位をオフセット電位として、演算増幅器Ｕ１の反転入力端子に印加しておくようにしたのである。

又、図９においては、演算増幅器Ｕ２に印加されている基準電位Ｖ_SS（図５では図示せず）を抵抗Ｒ２１を介して演算増幅器Ｕ１の反転入力端子に印加し、この反転入力端子及びトランジスタＱ２のソース端子間を抵抗Ｒ２２を介して接続する点を除く他の構成は、図５に示されるものと同一である。

このように、図８及び図９に示される構成では、演算増幅器（Ｕ１、Ｕ２）の反転入力端子にオフセット電位を印加しておくことにより、演算増幅器にオフセットが生じている場合でも、０ボルトの緩勾配波形生成信号（Ｐ_DW、Ｐ_UP）に応じて確実にトランジスタ（Ｑ１、Ｑ２）をオフ状態に設定できるようにしている。

又、上記実施例においては、０ボルト又は電位Ｖ_iを演算増幅器（Ｕ１、Ｕ２）の非反転入力端子に印加することにより、所定の傾きを有する緩勾配波形を生成するようにしているが、この非反転入力端子に印加すべき電位を時間経過に伴って変化させることにより各種の緩勾配波形を生成することが可能となる。

図１０及び図１１は、かかる点に鑑みて為された緩勾配波形生成回路の他の構成を示す図である。

図１０に示される立下緩勾配波形生成回路は、演算増幅器Ｕ１の前段に、Ｄ／Ａ変換器ＤＡ１を備えた点を除く他の構成は、図８に示されるものと同一である。Ｄ／Ａ変換器ＤＡ１は、駆動制御回路５０から供給された立下緩勾配波形データＤ_DWをアナログの信号レベルを有する立下緩勾配波形生成信号Ｐ_DWに変換して演算増幅器Ｕ１の非反転入力端子に供給する。例えば、図１２に示す如き、所定期間Ｔ内における前半期間ｔ１に亘り電位Ｖ_i1、後半期間ｔ２に亘り電位Ｖ_i2を表す立下緩勾配波形データＤ_DWが供給された場合、Ｄ／Ａ変換器ＤＡ１は、この前半期間ｔ１において電位Ｖ_i1、後半期間ｔ２において電位Ｖ_i2を夫々有する立下緩勾配波形生成信号Ｐ_DWを生成する。この際、トランジスタＱ１のソース端子の電位は前半期間ｔ１では電位Ｖ_i1となり、後半期間ｔ２では電位Ｖ_i2となる。よって、所定期間Ｔ内の前半期間ｔ１では電位Ｖ_i1に応じたドレイン電流Ｉ_dがトランジスタＱ１に流れ、後半期間ｔ２では電位Ｖ_i2に応じたドレイン電流Ｉ_dが流れる。従って、図１２に示す如く、前半期間ｔ１と後半期間ｔ２とでは互いに異なる傾きにて、ＰＤＰ１０の負荷容量Ｃ_Pの電位が徐々に低下してゆき、この電位低下区間での波形が駆動パルスの立ち下がり区間での緩勾配波形となる。

一方、図１１に示される立上緩勾配波形生成回路は、演算増幅器Ｕ２の前段に、Ｄ／Ａ変換器ＤＡ２を備えた点を除く他の構成は、図９に示されるものと同一である。この際、Ｄ／Ａ変換器ＤＡ２は、駆動制御回路５０から供給された立上緩勾配波形データＤ_UPをアナログの信号レベルを有する立上緩勾配波形生成信号Ｐ_UPに変換して演算増幅器Ｕ２の非反転入力端子に供給する。例えば、図１３に示す如き、所定期間Ｔ内における前半期間ｔ１に亘り電位Ｖ_i1、後半期間ｔ２に亘り電位Ｖ_i2を表す立上緩勾配波形データＤ_UPが供給された場合、Ｄ／Ａ変換器ＤＡ２は、この前半期間ｔ１において電位Ｖ_i1、後半期間ｔ２において電位Ｖ_i2を夫々有する立上緩勾配波形生成信号Ｐ_UPを生成する。この際、トランジスタＱ２のソース端子の電位は前半期間ｔ１では電位Ｖ_i1となり、後半期間ｔ２では電位Ｖ_i2となる。よって、所定期間Ｔ内の前半期間ｔ１では電位Ｖ_i1に応じたドレイン電流Ｉ_dがトランジスタＱ２に流れ、後半期間ｔ２では電位Ｖ_i2に応じたドレイン電流Ｉ_dが流れる。従って、図１３に示す如く、前半期間ｔ１と後半期間ｔ２とでは互いに異なる傾きにてＰＤＰ１０の負荷容量Ｃ_Pの電位が徐々に上昇してゆき、この電位上昇区間での波形が駆動パルスの立ち上がり区間での緩勾配波形となる。

このように、図１０及び図１１に示される緩勾配波形生成回路によれば、ＰＤＰ１０の放電特性に適応した任意の傾斜を有する緩勾配波形を生成することが可能となる。

ここで、図１１に示される構成において、電源電位Ｖ_Rの供給によってドレイン電流Ｉ_dを発生するトランジスタＱ２を、演算増幅器Ｕ２によって確実に駆動させる為には、この演算増幅器Ｕ２の出力電圧をトランジスタＱ２を駆動可能とすべき電圧値に変換する、例えばフォトカプラ等を設ける必要がある。ところが、演算増幅器Ｕ２の出力端及びトランジスタＱ２間にフォトカプラを設けると、Ｄ／Ａ変換器ＤＡ２としてＰＷＭ(Pulse Width Modulation)型のものを用いた場合には高速応答が困難になるという問題が生じる。

図１４は、かかる問題を解決すべく為された立上緩勾配波形生成回路（図１１に示される）の改善例を示す図である。

尚、図１４に示される構成においては、図１１に示される構成に電圧シフト回路ＶＳを付加すると共に、立上緩勾配波形を生成する為の電荷供給源となる電源電位Ｖ_Rによって演算増幅器Ｕ２を動作させるようにした点を除く他の構成は図１１に示されるものと同一である。

図１４に示されるように、電圧シフト回路ＶＳは、演算増幅器Ｕ３、ＭＯＳ構造ＦＥＴであるトランジスタＱ３、抵抗Ｒ２３及びＲ２４から構成される。演算増幅器Ｕ３の非反転入力端子には、Ｄ／Ａ変換器ＤＡ２から送出された立上緩勾配波形生成信号Ｐ_UPが供給される。演算増幅器Ｕ３の出力端子はトランジスタＱ３のゲート端子に接続されている。トランジスタＱ３のソース端子には、抵抗Ｒ２３の一端及び演算増幅器Ｕ３の反転入力端子が夫々接続されている。尚、かかる抵抗Ｒ２３の他端は、基準電位Ｖ_SS（例えば、０ボルト）に接地されている。トランジスタＱ３のドレイン端子は、演算増幅器Ｕ２の非反転入力端子及び抵抗Ｒ２４の一端に夫々接続されている。抵抗Ｒ２４の他端には、立上緩勾配波形を生成する際の電荷供給源となる電源電位Ｖ_Rが印加されている。演算増幅器Ｕ２は、この電源電位Ｖ_Rによって動作する。

かかる構成により電圧シフト回路ＶＳは、Ｄ／Ａ変換器ＤＡ２から送出された立上緩勾配波形生成信号Ｐ_UPにおける信号レベル（電圧Ｖ_i）に対応した電流を生成し、これを抵抗Ｒ２４に流すことにより、この抵抗Ｒ２４の両端に以下の如き電圧Ｖ_Oを生じさせる。

Ｖ_O＝Ｖ_i・（R24／R23）
すなわち、この際、演算増幅器Ｕ２の非反転入力端子には、立上緩勾配波形生成信号Ｐ_UPにおける電圧Ｖ_iが以下の如き電圧Ｖ_SFTに電圧シフトされた立上緩勾配波形生成信号が供給されることになる。

Ｖ_SFT＝Ｖ_R−Ｖ_O
＝Ｖ_R−Ｖ_i・（R24／R23）
このように、図１４に示される立上緩勾配波形生成回路においては、演算増幅器Ｕ２を電源電位Ｖ_Rによって動作させると共に、立上緩勾配波形生成信号Ｐ_UPにおける電圧Ｖ_iを電圧シフト回路ＶＳによって電圧Ｖ_SFTに電圧シフトさせたものを演算増幅器Ｕ２に供給するようにしている。かかる構成によれば、演算増幅器Ｕ２の出力端及びトランジスタＱ２のゲート端子間にフォトカプラ等の電圧変換素子を設けることなく、このトランジスタＱ２を確実に駆動することが可能となる。

又、図１０及び図１１に示される実施例においては、任意の傾斜を有する緩勾配波形を生成させるべく、Ｄ／Ａ変換器（ＤＡ１、ＤＡ２）にて緩勾配波形生成信号（Ｐ_UP、Ｐ_DW）を生成させるようにしているが、このＤ／Ａ変換器に代わり微分回路又は積分回路を用いるようにしても良い。

図１５は、図１０に示される立下緩勾配波形生成回路において、Ｄ／Ａ変換器ＤＡ１に代わり、コンデンサＣ１及び抵抗Ｒ１３からなる微分回路ＤＥＶを採用した立下緩勾配波形生成回路の変形例を示す図である。

図１６は、駆動制御回路５０から供給された立下緩勾配波形生成信号Ｐ_DWに応じて微分回路ＤＥＶから出力される微分信号ＶＢ、及びこの微分信号ＶＢに応じてトランジスタＱ１に流れるドレイン電流Ｉ_d、並びに、かかるレイン電流Ｉ_dによって生成される立下緩勾配波形（負荷容量Ｃ_Pの電位）の一例を示す図である。

又、上記実施例においては、スイッチング素子であるトランジスタＱ１〜Ｑ３として、ＭＯＳ−ＦＥＴ、いわゆる電界効果トランジスタを用いているが、バイポーラトランジスタであっても良い。例えば図４に示されるトランジスタＱ１がバイポーラトランジスタである場合には、その制御入力端子としてのベース端子が演算増幅器Ｕ１の出力端子に接続され、コレクタ端子がＰＤＰ１０の行電極Ｘと接続され、エミッタ端子が演算増幅器の反転入力端子及び抵抗Ｒ１に夫々接続される。

又、トランジスタＱ１〜Ｑ３としては、ゲート部の領域のみをＭＯＳ−ＦＥＴ構造とした絶縁ゲートバイポーラトランジスタを採用するようにしても良い。例えば、図４に示されるトランジスタＱ１が絶縁ゲートバイポーラトランジスタである場合には、そのゲート端子が演算増幅器Ｕ１の出力端子に接続され、コレクタ端子がＰＤＰ１０の行電極Ｘと接続され、エミッタ端子が抵抗Ｒ１及び演算増幅器の反転入力端子に夫々接続される。

プラズマディスプレイ装置の概略構成を示す図である。 サブフィールド法に基づく発光駆動シーケンスを示す図である。 図１に示されるプラズマディスプレイ装置においてＰＤＰ１０に印加される各種駆動パルスの一例を示す図である。 立下緩勾配波形生成回路の一例を示す図である。 立上緩勾配波形生成回路の一例を示す図である。 図４に示される立下緩勾配波形生成回路の動作を示す図である。 図５に示される立上緩勾配波形生成回路の動作を示す図である。 図４に示される立下緩勾配波形生成回路の変形例を示す図である。 図５に示される立上緩勾配波形生成回路の変形例を示す図である。 立下緩勾配波形生成回路の他の構成を示す図である。 立上緩勾配波形生成回路の他の構成を示す図である。 図１０に示される立下緩勾配波形生成回路の動作を示す図である。 図１１に示される立上緩勾配波形生成回路の動作を示す図である。 図１１に示される立上緩勾配波形生成回路の変形例を示す図である。 図１０に示される立下緩勾配波形生成回路の変形例を示す図である。 図１５に示される立下緩勾配波形生成回路の動作を示す図である。

符号の説明

１０ ＰＤＰ
３０ Ｘ行電極ドライバ
４０ Ｙ行電極ドライバ
５０ 駆動制御回路
Q1〜Q3 トランジスタ
U1〜U3 演算増幅器

Claims (5)

1. 立ち上がり又は立ち下がり区間での電位推移が緩やかな緩勾配波形を有する駆動パルスを生成してプラズマディスプレイパネルの表示電極に印加する緩勾配波形生成回路を備えたプラズマディスプレイ装置であって、
   前記緩勾配波形生成回路は、
   一端に所定の電位が印加されている抵抗素子と、
   制御電圧に応じて前記抵抗素子の他端と前記表示電極とを接続するスイッチング素子と、
   前記緩勾配波形の生成を促す緩勾配波形生成信号を生成する緩勾配波形生成信号生成部と、
   前記緩勾配波形生成信号の電位と前記抵抗素子の他端の電位との差分を前記制御電圧として出力する演算増幅器と、を有し、
   前記演算増幅器の反転入力端子には前記抵抗素子の他端が接続されており、前記演算増幅器の非反転入力端子には前記緩勾配波形生成信号が供給されており、前記演算増幅器の出力端子が前記スイッチング素子の制御入力端子に接続され、
   前記緩勾配波形生成信号生成部は、前記立ち上がり又は立ち下がり区間内において時間経過に伴って電位が変化する信号を前記緩勾配波形生成信号として生成することを特徴とするプラズマディスプレイ装置。
2. 前記演算増幅器の前記反転入力端子には更に所定のオフセット電位が印加されていることを特徴とする請求項１記載のプラズマディスプレイ装置。
3. 前記スイッチング素子は、ＭＯＳ構造の電界効果トランジスタであり、
   前記電界効果トランジスタのドレイン端子が前記表示電極に接続されており、前記電界効果トランジスタのソース端子が前記抵抗素子の他端に接続されており、前記電界効果トランジスタのゲート端子に前記演算増幅器の出力端子が接続されていることを特徴とする請求項１記載のプラズマディスプレイ装置。
4. 前記スイッチング素子は、絶縁ゲートバイポーラトランジスタであり、
   前記絶縁ゲートバイポーラトランジスタのコレクタ端子が前記表示電極に接続されており、前記絶縁ゲートバイポーラトランジスタのエミッタ端子が前記抵抗素子の他端に接続されており、前記絶縁ゲートバイポーラトランジスタのゲート端子に前記演算増幅器の出力端子が接続されていることを特徴とする請求項１記載のプラズマディスプレイ装置。
5. 前記スイッチング素子は、バイポーラトランジスタであり、
   前記バイポーラトランジスタのコレクタ端子が前記表示電極に接続されており、前記バイポーラトランジスタのエミッタ端子が前記抵抗素子の他端に接続されており、前記バイポーラトランジスタのベース端子に前記演算増幅器の出力端子が接続されていることを特徴とする請求項１記載のプラズマディスプレイ装置。

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