KR19990072454A

KR19990072454A - 반도체메모리장치

Info

Publication number: KR19990072454A
Application number: KR1019990003935A
Authority: KR
Inventors: 호리미네유끼; 다까하시히로유끼
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1998-02-06
Filing date: 1999-02-05
Publication date: 1999-09-27
Also published as: US6130846A; KR100349481B1; TW434535B; JPH11232873A

Abstract

메모리셀 (128)로의 기입동작 후에 비트선 (104a, 104b)을 신속히 프리차지하는 접근법이 개시되어 있다. 기입동작후, Y-선택신호 (Yj)와 그 인버스 (/Yj)는 주어진 시간동안 액티브 상태로 유지되어, 열선택회로 (102) 내의 트랜지스터가 온상태가 되게 유지된다. 프리차지회로 (106, 108)도 온상태로 된다. 결과적으로, 비트선 (104a, 104b)은 비트선 프리차지회로 (106)에 의해 프리차지되고, 판독버스 (124) 및 열선택회로 (102)를 경유하여 프리차지회로 (108)에 의해 프리차지된다. 또한, 기입증폭기 (112)도 활성화되어, 결과적으로 비트선 (104a, 104b)은 기입버스 (126)와 열선택회로 (102)를 경유하여 또한 프리차지된다.

Description

반도체 메모리장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 일반적으로 스태틱 랜덤 액세스 메모리 (SRAM)에 관한 것으로, 특히 고속 SRAM 동작을 제공하는 기입회복회로(write recovery circuit)에 관한다.

스태틱 랜덤 액세스 메모리 (SRAM)는 일반적으로 어레이로 배치된 다수의 SRAM 셀을 포함한다. 전형적인 SRAM 셀은 스위치를 통해 비트선에 접속된 출력을 구비한 플립플롭 (FF)을 포함한다. 스위치는 워드선에 의해 제어된다. 이러한 배치에서, 메모리셀과 연관된 스위치를 온 (on)으로 하므로써 데이터는 FF로 기입되거나 또는 FF로부터 판독될 수 있다. SRAM 셀로의 판독 또는 기입동작후, SRAM 셀 내의 스위치는 오프 (off)되어, 이에 의해 FF의 출력을 비트선으로부터 분리시킨다. 메모리셀 (FF)로부터 일단 분리되면, 비트선은 여전히 논리 전위를 유지할 수 있다. 이에 따라, 다른 메모리셀이 즉시 액세스되면, 비트선상의 남아 있는 논리 전위는 새로 액세스된 셀의 FF 내의 논리를 변화시킬 수 있다. 이러한 결과를 방지하기 위해, 비트선은 판독 또는 기입동작 사이에서 "프리차지(pre-charge)"될 수 있다.

SRAM이 각 SRAM 셀과 연관된 비트선 쌍을 포함하는 경우에, 프리차지 동작은 프리차지 및 이퀄라이제이션(equalization) 회로를 경유하여 비트선 쌍을 프리차지하는 것을 수반할 수 있다. 이러한 회로들은 비트선 쌍의 두 비트선을 "Vcc" 전압레벨로 프리차지할 수 있는데, Vcc는 SRAM 메모리셀의 FF에 인가된 공급전압이다.

판독동작에서 비트선 쌍을 사용하는 SRAM에서, SRAM 셀이 일단 액세스되면, 비트선 쌍의 비트선 중 하나의 전위는 강하할 것이다. 전위강하는 비교적 작다. 그러나, 기입동작의 경우에, FF 논리값이 반전되어야 하는 경우에, 비트선의 논리는 논리 로우레벨(logic low level) (GND)로 강하하여야 할 것이다. 그 결과, 이러한 논리 로우레벨 (GND)로부터 하이(high) (Vcc) 프리차지레벨로 비트선을 프리차지하는 기능은 기입동작에 비교적 많은 양의 시간을 부가할 수 있다. 다른 방식으로 보면, 기입동작후, 다음 판독 또는 기입동작이 수행될 수 있기 전에 일정양의 시간이 경과하여야 한다.

본 사양에 따르면, 다음 판독 또는 기입동작이 수행될 수 있기 전에, 기입동작 후에 경과하는데 필요한 일반적인 시간을 "기입회복" 시간이라고 한다. 따라서, 기입동작이 일단 수행되었으면, 장치가 기입회복기간 전에 다음 판독 또는 기입동작으로 스위치하면, 오기입 또는 오판독 동작이 일어날 수도 있다. 또한, 연속적인 기입동작에서, 기입회복시간은 총 기입기간이 길어지는 원인이 될 수 있어서, 고속 기입동작을 방해한다.

기입속도를 개선시키기 위해, "기입회복"회로가 종종 사용된다. 다수의 종래 기입회복회로가 이제 설명될 것이다.

도 9 를 참조하면, 종래의 반도체 메모리장치가 블록도로 도시되어 있고, 일반참고문자 (900)로 표시되어 있다. 반도체 메모리장치 (900)는, 1992년 7월 3일에 출원되어 1994년 1월 28일에 공개된 특개평 제 6-20475 호 공보에 개시되어 있다. 반도체 메모리장치 (900)는, 메모리셀 (902), 비트선 부하 (904), 기입 비트선 부하 (906), 비트선 쌍 단락회로 (908), 기입 데이터선 부하 (916), 기입회로 (918), 입력버퍼 (920), 기입제어회로 (922), 데이터 변화 검출회로 (924), 제어펄스 발생회로 (926), 워드선 구동회로 (928), 그리고 비트선 부하 구동회로 (930)를 포함하는 것으로 도시되어 있다. 또한 도 9 에는 비트선 (BL, /BL), 워드선 (WL), 그리고 기입선 (WB)도 도시되어 있다.

도 10 은 도 9 의 반도체 메모리장치의 다양한 장치부의 동작을 보여주는 타이밍도이다.

도 9 의 종래의 반도체 메모리장치 (900)는 메모리셀 (902)로의 기입동작이 입력 데이터값의 변화 또는 기입 이네이블 신호의 인가에 응하여 일어나도록 설계된다. 특히, 액티브 기입 이네이블 신호 (/WE가 로우로 전이)에 응하여, 또는 입력버퍼 (920)에서 데이터값의 변화에 응하여, 데이터 변화 검출회로 (924)는 데이터 변화 검출펄스 (도 10 에서 DTD로 도시)를 활성화시킬 것이다 . DTD 펄스는 제어펄스 발생회로 (926)에 인가되고, 이것은 제어신호펄스 (도 10 에서 WEIN으로 도시)를 발생시킨다. WEIN 신호펄스는 워드선 구동회로 (928)에 의해 수신되고, 이것은 워드선 (WL)을 활성화시킨다. 워드선 (WL)의 활성으로 메모리셀 (902)이 선택된다. 그때 데이터는 메모리셀 (902)로 기입될 수 있다.

메모리셀 (902)로의 데이터기입이 일단 완료되면, 기입제어회로 (922)는 제어신호를 비트선 부하구동회로 (930)에 인가하고, 이것은 비트선 부하 (904)와 기입회로 (918)를 비활성화시킨다.

제어펄스 발생회로 (926)와 워드선 구동회로 (928)는, 일단 기입동작이 완료되면, 워드선 (WL)이 강하하는 방식으로 구성되어, 데이터가 메모리셀 (902)로 더 기입되지 못하게 한다. 일단 이런 상태에서는, 제어펄스 발생회로 (926)는 비트선 부하 구동회로 (930)에 또다른 제어펄스를 제공한다. 제어펄스 발생회로 (926)에 의해 제공된 신호에 응하여, 비트선 부하 구동회로 (930)는 기입 비트선 부하 (906)를 활성화시킨다. 결과적으로, 트랜지스터 (T900, T902)가 온상태로 되어, 비트선 (BL, /BL)을 레벨 Vcc로 프리차지한다.

또한 기입동작의 완료후, 제어펄스 발생회로 (926)는, 기입 데이터선 부하 (916)에 인가된 제 3 제어신호와, 비트선 단락회로 (908)에 인가된 제 4 제어신호를 출력한다. 제 3 제어신호에 응하여, 기입 데이터선 부하 (916)가 활성화되어, 트랜지스터 (T904, T906)를 온상태로 하고, 이에 의해 기입선 (WB)의 전압을 상승시킨다. 제 4 제어신호에 응하여, 비트선 단락회로 (908)가 활성화되어, 트랜지스터 (T908)를 온상태가 되게 한다. 결과적으로, 비트선 (BL, /BL)이 함께 단락되고, 기입선 (WB)은, 열 게이트 (914)의 동작에 의해, 역시 함께 단락된다.

이런 식으로, 로우 논리레벨로부터 비트선 (BL 또는 /BL)을 신속히 상승시킬 수 있는 프리차지 동작이 수행되어, 이에 의해 소망의 기입회복시간을 얻는다.

도 9 에서 설명된 프리차지 접근법의 장애는, 부하회로 (904, 906, 916)의 트랜지스터에 의해 도입될 수 있는 지연이다. 도 9 에 도시된대로, 비트선 (BL, /BL)과 기입선 (WB, /WB)은 n채널 트랜지스터를 활성화시키므로써 프리차지된다. 특히, 비트선 (BL, /BL)은 트랜지스터 (T900, T902)를 온상태로 되게 하므로써 프리차지되고, 기입선 (WB, /WB)은 트랜지스터 (T904, T906)를 온상태로 되게 하므로써 프리차지된다. 비트선 (또는 기입선)이 논리 로우레벨 (V=0V)로부터 논리 하이레벨 (Vcc)로 프리차지되는 경우에, 비트선 (또는 기입선)은 비교적 낮은 전압을 갖고, 연관된 n채널 트랜지스터는 활성화된 상태에 있을 것이고, 이는 전류를 유인하고 비트선 (또는 기입선)을 프리차지할 것이다. 그러나, 비트선 (또는 기입선)의 전압이 Vcc-Vtn 레벨 (Vtn은 n채널 트랜지스터의 임계값)로 상승함에 따라, n채널 트랜지스터는 오프상태가 될 것이고, 이는 n채널 트랜지스터를 통해 전류를 유인하지 못하게 한다. 이것이 전체 프리차지동작을 지연시킬 수 있다.

도 11 을 참조하면, 다른 종래의 반도체 메모리장치의 블록도가 도시되어 있다. 도 11 에 도시된 반도체 메모리장치는, 1990년 7월 7일에 출원되어 1992년 3월 11일에 공개된 특개평 제 4-76894 호 공보에 개시되어 있다. 반도체 메모리장치는 일반참고문자 (1100)로 표시되어 있고, 메모리셀 (1102), 프리차지회로 (1104, 1106), 열선택회로 (1108), 그리고 기입회복펄스 발생회로 (1110)를 포함하는 것으로 도시되어 있다. 또한, 도 11 에는, 비트선 쌍 (BL, /BL), 워드선 (WL), 기입버스선 (WB, /WB), 판독버스선 (RB, /RB), 센스증폭기 (SA), 그리고 기입증폭기 (WA)가 도시되어 있다.

도 12 는, 도 11 의 반도체 메모리장치의 다양한 장치부의 동작을 도시하는 타이밍도이다.

기입증폭기 (WA)는 칩선택신호 (도 12 에서 /CS로 도시), 기입 이네이블 신호 (도 12 에서 /WE로 도시), 그리고 데이터 입력신호 (도 12 에서 Din으로 도시)의 논리곱에 따라 기입버스 (WB, /WB)에 출력신호를 제공한다. WRPG 회로 (1110)가 각 기입버스 (WB, /WB)를 위해 제공된다. WRPG 회로 (1110)는 기입버스 (WB, /WB)에 결합된 입력을 갖는 입력 NOR 게이트 (G1100)와, 버퍼회로 (B1100, B1102) 및 인버터 (I1100)를 포함하는 지연회로를 포함하는 것으로 도시되어 있다. 또한, WRPG 회로 (1110)는 출력 NAND 게이트 (G1102)를 포함한다. 이러한 배치에서, 기입증폭기 (WA)는 메모리셀 (1102)로의 기입동작과 동기하여 WRPG 회로(1110)에 출력신호를 제공한다.

기입동작 전에, 기입버스선 (WB, /WB)은 둘 다 로우(low)이다. 기입동작 중에, 인가된 어드레스에서의 변화 (도 12 에서 파형 A1으로 도시)에 따라, 워드선 (WL)은 논리 하이레벨로 구동된다. 또한, 비트선 (BL, /BL) 중의 하나를 하이(high)로 구동하기 위해, 기입증폭기 (WA)로부터의 출력 중의 하나는 하이로 구동될 것이다. 결과적으로, 이전에 둘 다 로우였던 기입버스선 (WB, /WB) 중의 하나는 하이로 구동될 것이다. 버스선 (WB, /WB) 중의 하나에서의 로우에서 하이로의 전이의 결과, 게이트 (G1100)로의 입력중의 하나는 로우로부터 하이로 진행한다. 결과적으로, 게이트 (G1100)의 출력 (도 12 에서 WP로 도시)은 하이로부터 로우로 전이할 것이다.

게이트 (G1100)의 출력에서의 하이에서 로우로의 전이는 게이트 (G1102)로의 한 입력으로서 인가된다. 또한, 하이에서 로우로의 전이는 지연회로 (B1100, I1100... B1102)를 경유하여 다른 입력으로 인가된다. 도 11 의 특정배치에서, 지연회로는 게이트 (G1100)의 출력을 반전시키고 지연시킨다. 그 결과, 게이트 (G1100)의 출력에서의 하이에서 로우로의 전이는 게이트 (G1102)의 출력에서 로우로 진행하는 펄스를 발생시킬 것이다. 게이트 (G1102)의 출력은 도 12 에서 파형 WRP로서 도시되어 있고, 프리차지회로 (1104, 1106)에 인가된다. 이러한 배치에서, 기입동작의 완료를 나타내는 WP 신호의 터미네이팅(terminating) (하이로 진행하는) 에지(edge)에서, 로우로 진행하는 WRP 펄스가 발생된다. 로우로 진행하는 WRP 펄스는 프리차지회로 (1104) 내의 트랜지스터 (T1100 내지 T1104)를 온상태가 되게 하고, 프리차지회로 (1106) 내의 트랜지스터 (T1106 내지 T1110)를 온상태가 되게 한다.

도 11 에 도시된 것과 같은 종래의 반도체 메모리장치에서, 다중 메모리 블록의 배치로 인해, 다른 시간에 다른 메모리 블록에 도달하는 단일 기입회복펄스 (WRP)가 생길 수 있다. 더 균일한 응답을 제공하기 위해, 기입회복펄스 발생회로 (예컨대 1110)가 각 기입버스 (WB, /WB)에 공급될 수 있다. 또한, 프리차지회로 (예컨대 1104, 1106)가 비트선 (BL, /BL)과 판독버스 (RB, /RB)를 위해 공급된다.

도 11 에 도시된 프리차지 접근법의 장애는 이러한 설계를 실행하는데 필요한 면적이다. 특히, 각 비트선 쌍 (BL, /BL)에 대해, 프리차지회로 (1104)가 제공되어야 한다. 또한, 각 판독버스 (RB, /RB)에 대해, 또다른 프리차지회로 (1106)가 제공되어야 한다. 또한, 기입펄스 (예컨대, WRP)의 타이밍에서의 차이를 제한하기 위해, 기입회복펄스 발생회로 (1110)가 각 기입버스 (WB, /WB)를 위해 필요하다. 이러한 각 회로 (1104, 1106, 1110)는 반도체 메모리장치상에 일정양의 면적을 필요로 한다. 결과적으로, 메모리장치의 크기가 확대됨에 따라, 비트선, 판독버스선, 기입버스선의 수가 증가할 것이다. 이것은 대응하는 수의 프리차지회로 (1104, 1106)와 기입회복펄스 발생회로 (1110)를 필요로 하여, 추가 면적을 필요로 한다. 장치의 추가 면적으로 인해 제조비가 증가될 수 있다.

중앙처리장치 (CPU)와 같은 데이터 처리장치의 동작속도가 계속하여 고속화함에 따라, 메모리장치는 이에 대응하여 빠른 속도로 동작할 필요가 있다. 이에 따라, 기입회복시간이 점점 중요해지고 있다.

반도체 메모리장치의 고속화의 필요성과 회로면적의 바람직스럽지 않은 증가의 견지에서, 반도체 메모리장치의 기입회복기간을 감소시키는 몇가지 방법에 도달하는 것이 바람직할 것이다. 동시에, 이러한 접근법으로 인해 반도체 메모리장치의 총 면적이 크게 증가하게 되어서는 안된다.

개시된 실시예에 따르면, 반도체 메모리장치는, 복수의 메모리셀, 행방행으로 메모리셀을 선택하는 워드선, 열방향으로 메모리셀을 선택하는 비트선, 클록신호에 의거하여 비트선을 통해 메모리셀로부터 데이터를 판독하는 판독버스, 그리고 클록신호에 의거하여 비트선을 통해 메모리셀로 데이터를 기입하는 기입버스를 포함한다. 또한, 반도체 메모리장치는, 데이터가 메모리셀로 기입된 후에 비트선을 프리차지하기 위한 제 1 프리차지수단과, 데이터가 메모리셀로 기입된 후에 판독버스 또는 기입버스를 프리차지하기 위한 제 2 프리차지수단을 포함하는데, 비트선은 제 1 및 제 2 프리차지수단에 의해 프리차지된다.

또한 개시된 실시예에 따르면, 열선택회로는 비트선과 판독선 사이에 배치된 제 1 도전성 트랜지스터를 포함하고, 제 2 도전성 트랜지스터는 비트선과 기입버스 사이에 배치된다.

또한 개시된 실시예에 따르면, 제 1 도전성 트랜지스터는 n채널 절연게이트 전계효과 트랜지스터 (IGFET)이고, 제 2 도전성 트랜지스터는 p채널 IGFET이다.

또한 개시된 실시예에 따르면, 열선택신호의 펄스폭을 연장하는 신호연장수단이 제공된다. 열선택회로의 트랜지스터는 열선택신호에 의해 구동된다.

또한 개시된 실시예에 따르면, 메모리셀로의 기입동작의 완료후에 소정기간의 시간동안 신호를 출력하기 위한 신호출력수단이 제공된다. 또한, 신호출력수단으로부터의 출력신호의 펄스폭을 연장하기 위한 신호연장수단이 제공된다. 열선택회로의 트랜지스터는 신호연장수단에 의해 제공된 연장된 펄스에 의해 구동된다.

또한 개시된 실시예에 따르면, 제 1 프리차지수단은 비트선 프리차지회로이다. 비트선 프리차지회로는 비트선에 대하여 열선택회로의 트랜지스터로부터 분리되어 배치된다.

또한 개시된 실시예에 따르면, 비트선 프리차지회로는 비트선의 일단에 배치되고, 열선택회로의 트랜지스터는 비트선의 타단에 배치된다.

또한 개시된 실시예에 따르면, 신호연장수단은, 클록신호를 지연시키는 지연회로, 클록신호와 상기 지연된 클록신호의 논리합을 출력하는 논리합회로, 그리고 상기 논리합회로의 출력과 열선택신호의 논리곱을 출력하는 논리곱회로를 포함한다.

또한 개시된 실시예에 따르면, 신호연장수단은, 클록신호를 연장하는 지연회로와, 상기 지연회로의 출력과 열선택신호의 논리곱을 출력하는 논리곱회로를 포함한다.

또한 개시된 실시예에 따르면, 클록신호는 외부에서 인가된 클록신호이다.

또한 개시된 실시예에 따르면, 클록신호는 반도체 메모리장치 내의 열을 선택하는 어드레스신호에 응하여 발생된다.

도 1 은 제 1 실시예에 따른 반도체 메모리장치의 블록도이다.

도 2 는 제 2 실시예에 따른 반도체 메모리장치를 도시하는 블록도이다.

도 3 은 다양한 실시예에서 사용될 수 있는 기입증폭기의 구성을 도시하는 회로도이다.

도 4 는 일실시예에 따른 Y-디코더의 구성을 도시하는 블록도이다.

도 5 는 다른 실시예에 따른 Y-디코더의 구성을 도시하는 회로도이다.

도 6 은 도 4 및 5 에 도시된 것과 같은 Y-디코더의 동작을 도시하는 타이밍도이다.

도 7 은 비트선 전위와 기입회복시간 사이의 관계를 도시하는 타이밍도이다.

도 8a 및 8b 는, 도 1 및 2 에 설명된 일반 회로구성부품이 반도체 집적회로상에 배치될 수 있는 한 방법을 도시하는 일반적인 배치도이다.

도 9 는 종래의 반도체 메모리장치의 블록도이다.

도 10 은 도 9 의 반도체 메모리장치의 다양한 장치부의 동작을 도시하는 타이밍도이다.

도 11 은 다른 종래의 반도체 메모리장치의 블록도이다.

도 12 는 도 11 의 반도체 메모리장치의 다양한 장치부의 동작을 도시하는 타이밍도이다.

* 도면의 주요부분에 대한 부호의 설명 *

102, 824, 1108 : 열선택회로 106, 108, 206, 208, 820 : 프리차지회로

110, 210, 826 : 센스증폭기 112, 212, 830 : 기입증폭기

114, 214 : 제어회로 118 : 인버터

120 : Y-디코더 122, 836 : 워드선

124 : 판독버스(read bus) 126, 832 : 기입버스(write bus)

130 : 데이터 입/출력 220 : Y-디코더

228, 834, 902, 1102 : 메모리셀 234 : 클록발생회로

402, 502 : 지연회로 404 : NOR 게이트

406 : 제 1 인버터 408 : NAND 게이트

410 : 제 2 인버터 504 : 인버터

802 : 메모리셀 어레이 828 : 판독버스

918 : 기입회로 920 : 입력버퍼

922 : 기입제어회로 924 : 데이터 변화 검출회로

926 : 제어펄스 발생회로 928 : 워드선 구동회로

930 : 비트선 부하 구동회로 1110 : 기입회복펄스 발생회로

본 발명의 다양한 실시예가 다수의 도면을 참조하여 설명될 것이다. 도 1 은 제 1 실시예에 따른 반도체 메모리장치를 도시하는 블록도이다. 제 1 실시예는 외부클록 (CLK)으로부터 내부클록신호 (ICLK)를 발생시키는 동기 스태틱 랜덤 액세스 메모리 (SRAM)를 도시한다. 이러한 동기 SRAM에서는, 메모리셀로부터의 판독동작 및 메모리셀로의 기입동작은 ICLK 신호와 동기하여 수행된다.

도 1 의 반도체 메모리장치는 일반참고문자 (100)로 표시되고, 비트선 (104a, 104b)을 선택하는 열선택회로 (102), 비트선 프리차지회로 (106), 기입버스 (WB, /WB)에 접속된 프리차지회로 (108), 센스증폭기 (110), 기입증폭기 (112), 제어회로 (114), 다수의 버퍼 (116a-116c), 인버터 (118), 그리고 Y-디코더 (120)를 포함하는 것으로 도시되어 있다. 제 1 실시예는, 워드선 (122), 판독버스 (124), 그리고 기입버스 (126)를 더 포함한다. 도 1 에 도시된대로, 비트선은 BL 및 /BL로 식별되고, 워드선은 WL로 식별되고, 두 개의 판독버스 (124)는 RB 및 /RB로 도시되고, 그리고 두 개의 기입버스 (126)는 WB 및 /WB로 도시된다. 제어회로 (114)는 "φ"로 식별된 프리차지신호를 제공하는 것으로 도시되어 있다.

도 1 에서, 메모리셀 (128)은 비트선 (104a, 104b) 사이에 위치한다. 메모리셀은 두 개의 출력을 갖는 플립플롭 (FF)을 포함할 수 있다. 한 출력은 스위치장치를 통해 한 비트선 (104a 또는 104b)에 접속될 수 있고, 다른 출력은 다른 스위치장치를 통해 다른 비트선 (104a 또는 104b)에 접속될 수 있다. FF의 두 출력은 상보 출력값을 제공할 것이다. 따라서, 한 출력이 논리 하이레벨을 가지면, 다른 출력은 논리 로우레벨을 가질 것이다. 워드선 (122)이 활성화될 때, 메모리셀 (128) 내의 스위치는 온상태로 될 수 있고, 내부에 저장된 데이터는 비트선 (104a, 104b) 상에 놓인다. 한 메모리셀 (128) 만이 도 1 에 도시되어 있지만, 반도체 메모리장치 (100)는 행과 열을 갖는 매트릭스로 배치된 다수의 이러한 메모리셀을 포함할 수 있음은 물론이다. 동일 열의 메모리셀들은 동일 비트선에 공통결합된다. 동일 행의 메모리셀들은 동일 워드선에 공통결합된다.

열선택회로 (102)는 두 개의 p채널 금속(도체)-산화(절연체)-반도체(PMOS) 트랜지스터 (P100, P102)와, 두 개의 n채널 MOS (NMOS) 트랜지스터 (N100, N102)를 포함하는 것으로 도시되어 있다. 트랜지스터 (P100, P102)의 드레인은 비트선 (104a, 104b)에 각각 접속되고, 트랜지스터 (P100, P102)의 소스는 판독버스선 (RB, /RB)에 각각 접속된다. 트랜지스터 (P100, P102)의 게이트는 인버터 (118)(이것은 열선택신호 /Yj를 제공한다)의 출력에 접속된다. 트랜지스터 (N100, N102)의 드레인은 또한 비트선 (104a, 104b)에 각각 접속된다. 트랜지스터 (N100, N102)의 소스는 기입버스선 (WB, /WB)에 각각 접속된다. 트랜지스터 (N100, N102)의 게이트는 Y-디코더 (120)(이것은 열선택신호 Yj를 제공한다)의 출력에 접속된다.

열선택신호 (Yj)가 액티브이고 (도 1 의 특정실시예에서 하이) 열선택신호 (/Yj)가 액티브일 때 (도 1 의 특정실시예에서 로우), 열선택회로 (102) 내의 모든 트랜지스터 (P100, P102, N100, N102)는 활성화된다. 역으로, Yj 및 /Yj 신호가 인액티브(inactive)일 때 (각각 로우 및 하이), 트랜지스터 (P100, P102, N100, N102)는 모두 인액티브이다.

프리차지회로 (106, 108)는 두 개의 PMOS 풀업(pull-up) 트랜지스터 (P104, P106) 및 (P110, P112)와, 이퀄라이징(equalizing) 트랜지스터 (P108, P114)를 각각 포함하는 것으로 도시되어 있다. 트랜지스터 (P104, P106)의 드레인은 비트선 (104a, 104b)에 각각 접속되어 있고, 트랜지스터 (P110, P112)의 드레인은 판독버스선 (RB, /RB)에 각각 접속되어 있다. 트랜지스터 (P104, P106, P110, P112)의 소스는 공급전압 (Vcc)에 결합된다. 또한, 트랜지스터 (P104 내지 P114)의 게이트는 프리차지신호 (φ)를 수신한다.

도 1 의 결과적인 배치에서, 프리차지신호 (φ)가 액티브 (도 1 의 논리 로우레벨에서)일 때, 프리차지회로 (106) 내의 트랜지스터 (P104 내지 P108)와 프리차지회로 (108) 내의 트랜지스터 (P110 내지 P114)는 활성화되어, 결과적으로 비트선 (104a, 104b)과 판독버스 (124)가 프리차지된다. 역으로, 프리차지신호 (φ)가 인액티브일 때, 트랜지스터 (P104 내지 P108) 및 (P110 내지 P114)는 인액티브이다.

상기와 같이, 프리차지신호 (φ)는 제어회로 (114)에 의해 발생된다. 제 1 실시예 (100)에서, 프리차지신호 (φ)는 ICLK 신호와 동기하여 활성화되고 메모리 블록의 프리차지회로 (예컨대 도 1 의 106 및 108)에 공급될 것이다. 메모리 블록은, 나중에 설명되듯이, 열 디코드신호 (Yd)에 의해 선택될 것이다.

풀업 트랜지스터 (P104, P106, P110, P112)와 이퀄라이징 트랜지스터 (P108, P114)를 집합적으로 프리차지회로 (106, 108)라고 하지만, 프리차지회로 (106, 108)가 단지 풀업 트랜지스터만 포함하는 것으로 구성될 수 있음은 물론이다. 또한, 한 프리차지회로 (예컨대 108)가 판독버스 (124)에 제공될 수도 있지만, 필요하다면, 다수의 프리차지회로가 판독버스에 접속될 수 있다.

센스증폭기 (110)는 판독버스 (124)에 접속된 입력과 입력버퍼 (116a)에 접속된 출력을 갖는 것으로 도시되어 있다. 센스증폭기 (110)는 제어회로 (114)로부터 제공된 판독 이네이블 신호에 의해 제어되고 판독동작 중에만 활성화된다. 활성화될 때, 센스증폭기 (110)는 메모리셀 (128)로부터 독출된 신호를 증폭하고, 이에 의해 메모리셀 (128)로부터 출력된 논리값을 결정한다. 이 논리값은 센스증폭기 (110)로부터 출력되어 입력버퍼 (116a)에 의해 더 증폭된다. 그리고나서 버퍼 (116a)로부터 증폭된 논리값은 CLK 신호와 동기하여 데이터 입/출력 (I/O) (130)으로 출력된다.

도 1 에 도시되어 있지 않지만, 센스증폭기 (110)는 다수의 열선택회로 (예컨대 102)에 접속될 수 있다는 것을 주목한다. 어느 경우든지 한 쌍의 비트선 (BL, /BL)은 열선택신호 (예컨대 Yj, /Yj)에 의해 센스증폭기 (110)에 접속될 것이다. 이에 따라, 도 1 은 한 특정집합의 비트선 (104a, 104b)을 센스증폭기 (110)에 접속한 것을 도시한 것으로 개념화될 수 있다.

기입증폭기 (112)는 버퍼 (116b)에 접속된 입력과 기입버스 (126)에 접속된 출력을 갖는 것으로 도시되어 있다. 데이터는 CLK신호와 동기하여 데이터 I/O (130)로부터 버퍼 (116b)로 입력된다. 버퍼 (116b)는 입력데이터를 버퍼하여 그것을 기입증폭기 (112)에 인가한다. 기입증폭기 (112)는 또한 입력데이터를 증폭하여 그것을 기입버스 (126)에 출력한다. 그리고나서 입력데이터는 열선택회로 (102)를 경유하여 메모리셀 (128) 내에 저장될 것이다. 기입증폭기 (112)는 제어회로 (114)로부터 제공된 내부 기입 이네이블 신호에 응하여 활성화된다. 그 결과, 기입증폭기 (112)는 기입동작 중에만 활성화된다.

도 1 에 도시되지는 않았지만, 기입증폭기 (112)는 다수의 열선택회로 (예컨대 102)에 접속될 수 있음은 물론이다. 어느 경우든지 한 쌍의 비트선 (BL, /BL)은 열선택신호 (예컨대 Yj, /Yj)에 의해 기입증폭기 (112)에 접속될 것이다. 이에 따라, 도 1 은 한 특정집합의 비트선 (104a, 104b)을 기입증폭기 (112)에 접속한 것을 도시한 것으로서 개념화될 수 있다.

제어회로 (114)는, 버퍼 (116c)에 접속된 입력과, 프리차지회로 (106, 108)에 프리차지신호 (φ)를, 센스증폭기 (φ)에 내부 판독 이네이블 신호를, 그리고 기입증폭기 (112)에 내부 기입 이네이블 신호를 제공하는 출력을 갖는 것으로 도시되어 있다. 버퍼 (116c)는 외부에서 인가된 기입 이네이블 신호 (WE)를 수신하고, 그것을 버퍼하여 제어회로 (114)에 제공한다.

제 1 실시예 (100)의 일반배치를 설명하였으므로, 이제 제 1 실시예 (100)의 판독동작이 설명될 것이다.

판독동작은 반도체 메모리장치에 인가되는 어드레스신호 (도시되지 않음)로 시작할 수 있다. 인가된 어드레스는 행 어드레스 및 열 어드레스로 분리될 수 있고, 그리고나서 이것은 래치(latch)될 수 있다. 래치된 행 어드레스는 X-디코더 (도시되지 않음)에 의해 디코드되고, 이 결과 워드선 (예컨대 122)이 활성화된다. 도 1 의 특정배치에서, 활성화된 워드선은 하이 논리레벨로 구동된다.

래치된 열 어드레스신호 (예컨대 Y0, Y1)와 클록신호 (CLK)는 디코더 버퍼 (132a-132c)에 의해 증폭될 수 있다. 그리고나서 증폭된 열 어드레스신호 (예컨대 Y00, Y01)와 증폭된 클록신호 (ICLK)는, CLK신호와 동기하여, Y-디코더 (120)에 인가될 수 있다. Y-디코더 (120)는, ICLK신호와 동기하여, 열 어드레스값들을 디코드하여 특정한 Y-선택신호 (예컨대 Yj, /Yj)를 활성화시킨다. 남은 Y-선택신호는 인액티브일 것이다. 이런 식으로, 인가된 열 어드레스에 응하여, 상기 활성화된 Y-선택신호에 대응하는 열선택회로에서의 트랜지스터 (예컨대 P100, P102, N100, N102)는 온상태로 될 것이고, 인액티브 Y-선택신호에 대응하는 열선택회로에서의 트랜지스터는 오프상태로 될 것이다. 도 1 의 특정배치에서, Yj 및 /Yj Y-선택신호는 열선택회로 (102)에 대응한다.

그 후에, 제어회로 (114)는 ICLK신호 (이것은 CLK신호로부터 발생된다)와 동기하여 센스증폭기 (110)를 활성화시킨다. 그리고나서 데이터는 비트선 (104a, 104b), 열선택회로 (102), 판독버스 (124), 센스증폭기 (110), 그리고 버퍼 (116a)를 경유하여 메모리셀 (122)로부터 판독된다.

메모리셀 (128)로부터의 데이터 판독 후에, 제어회로 (114)는 프리차지신호 (φ)를 활성화시킨다 (이것을 논리 로우로 구동시킨다). 결과적으로, 프리차지회로 (106, 108)는 활성화되고, 이는 비트선 (104a, 104b)과 판독버스 (124)를 프리차지한다.

판독동작을 설명하였으므로, 이제 제 1 실시예 (100)의 기입동작이 설명될 것이다.

기입동작은 인가된 외부 어드레스에 응하여 논리 하이레벨로 진행하는 워드선 (122)을 포함할 수 있다. 열선택회로 (예컨대 102)는 Y-디코더 (120)로부터의 활성화된 열선택신호 (예컨대 Yj, /Yj)에 따라 선택될 수 있다. 따라서 활성화된 열선택회로 내의 트랜지스터 (예컨대 P100, P102, N100, N102)가 온상태로 된다. 또한, 프리차지신호 (φ)는 인액티브 상태로 되돌아오고 (논리 하이로 진행), 이는 프리차지회로 (예컨대 106 및 108) 내의 트랜지스터를 오프상태가 되게 한다.

그 후에, 기입 이네이블 신호는 버퍼 (116c)에 입력되고, 제어회로 (114)는 액티브 내부 기입 이네이블 신호를 기입증폭기 (112)로 출력한다. 그 결과, 데이터 I/O (130)에서 인가된 데이터값은 버퍼 (116b), 기입증폭기 (112), 기입버스 (126), 열선택회로 (102), 그리고 비트선 (104a, 104b)을 경유하여 메모리셀 (128)로 기입된다.

메모리셀 (128)에 데이터를 기입한 후, 제어회로 (114)는 다시 한번 프리차지신호 (φ)를 활성화시킨다 (이것을 논리 로우로 구동시킨다). 결과적으로, 프리차지회로 (106, 108)는 활성화되고, 이는 비트선 (104a, 104b)과 판독버스 (124)를 다시 한번 프리차지한다.

데이터 기입이 일단 완료되면, 활성화된 열선택신호는 활성화된 상태로 유지된다. 예를 들면, Yj 및 /Yj 신호가 기입동작에서 활성화된 경우에, 신호 (Yj)는 하이상태일 것이고 신호 (/Yj)는 로우상태일 것이다. 프리차지신호 (φ)는 로우일 것이고, 결과적으로 프리차지회로 (106, 108)가 활성화된다. 이런 식으로, 비트선 (104a, 104b)은 프리차지회로 (106)에 의해 프리차지된다. 또한, 프리차지신호 (φ)가 로우인 동안에, 버퍼 (116c)에 의해 제공된 기입 이네이블 신호는, 기입증폭기 (112)를 인액티브 상태에 두는 제어회로 (114)에 인가된다. 그러나, 인액티브 상태에서, 기입증폭기 (112)는 그 연관된 기입버스선 (WB, /WB)을 논리 하이레벨로 구동시킨다. 결과적으로, 비트선 (104a, 104b)은 열선택회로 (102)를 경유하여 기입버스 (126) 상의 논리 하이레벨에 의해 더 프리차지된다.

도 3 을 참고하면서, 다양한 실시예에서 사용될 수 있는 기입증폭기의 구성을 도시하는 회로도를 설명한다. 기입증폭기는 일반참고문자 (300)로 표시되고, 두 개의 인버터 (302, 304)와 두 개의 OR 게이트 (306, 308)를 포함하는 것으로 도시되어 있다.

내부 기입 이네이블 신호 (WE1)는 인버터 (302)에 의해 반전되고 두 OR 게이트 (306, 308)로의 입력으로서 인가된다. 데이터 I/O (130)에서 데이터신호를 증폭시키는 버퍼 (116b)에 의해 얻어진 데이터신호 (Dt)는 OR 게이트 (306)로의 또다른 입력으로서 인가된다. Dt 신호는 인버터 (304)에 의해 반전되고나서 OR 게이트 (308)로의 또다른 입력으로서 인가된다. OR 게이트 (306)의 출력은 제 1 기입버스선 (WB)에 접속되고, OR 게이트 (308)의 출력은 제 2 기입버스선 (/WB)에 접속된다.

내부 기입 이네이블 신호 (WE1)가 기입동작 중에 하이일 때, 인버터 (302)의 출력은 로우일 것이다. 이러한 배치에서, 기입버스선 (WB, /WB)은 데이터 입력값 (Dt)에 따라 구동될 것이다. 특히, Dt 신호가 논리 하이레벨에 있을 때, OR 게이트 (306)의 출력 (기입버스선 WB)은 하이일 것이고, OR 게이트 (308)의 출력 (기입버스선 /WB)은 로우일 것이다. 역으로, Dt 신호가 논리 로우레벨에 있을 때, OR 게이트 (306)의 출력 (WB)은 로우일 것이고, OR 게이트 (308)의 출력 (/WB)은 하이일 것이다.

내부 기입 이네이블 신호 (WE1)가 기입동작의 완료시 로우로 전이될 때, 인버터 (302)의 출력은 논리 하이레벨로 진행한다. 이러한 배치에서, 두 OR 게이트 (306, 308)의 출력은 하이 논리레벨로 구동되고, 이에 의해 기입버스선 (WB, /WB)을 프리차지한다. 이러한 배치에서, Dt 신호가 하이이거나 로우이거나에 상관없이, 두 OR 게이트 (306, 308)의 출력은 하이일 것이다.

이런 식으로, 도 3 의 기입증폭기 (300)는 기입버스 (WB, /WB)에 전용되어 있는 프리차지회로의 추가없이 기입버스 (WB, /WB)를 프리차지할 수 있다. 또한, 일례로서, 비트선을 기입버스 (WB, /WB)에 접속하므로써, 열선택회로를 경유하여, 비트선은 기입증폭기를 사용하여 프리차지될 수 있다.

이에 따라, 제 1 실시예에서, 데이터의 기입이 일단 완료되면, 비트선 (BL, /BL)은 비트선 프리차지회로 (106), 프리차지회로 (108), 그리고 또한 기입증폭기 (112)에 의해 프리차지된다. 이 결과, 비트선이 신속하게 프리차지될 수 있다.

또한, 하나 이상의 프리차지회로 (예컨대 108)가 판독버스 (124)를 프리차지하기 위해 제공될 수 있고, 그리고 기입증폭기가 기입버스 (126)와 비트선 (104a, 104b)을 프리차지하도록 사용될 수 있기 때문에, 비트선 (예컨대 106)을 위한 프리차지회로를 반드시 사용할 필요없이 그리고 반도체 메모리장치의 회로를 크게 증가시키지 않고 신속한 프리차지가 달성될 수 있다.

또한, 제 1 실시예 (100)에서, 비트선 (104a, 104b)은 NMOS 트랜지스터 (N100, N102)에 의해 판독버스 (124)에 접속되고 PMOS 트랜지스터 (P100, P102)에 의해 판독버스 (126)에 접속된다. 이에 따라, 프리차지동작에서, 초기 프리차지는 NMOS 트랜지스터 (N100, N102)에 의해 고속으로 달성된다. 그리고나서 Vcc에 가까운 전위로 프리차지하는 것은 PMOS 트랜지스터 (P100, P102)에 의해 달성될 수 있다. 이런 식으로, 프리차지는 효과적으로 수행될 수 있고, 비트선은 고속으로 프리차지될 수 있다.

도 2 를 참조하면서, 제 2 실시예에 따른 반도체 메모리장치를 도시하는 블록도를 설명한다. 제 2 실시예는 비동기 SRAM의 일례를 도시한다. 비동기 SRAM은 인가된 외부 어드레스신호에서의 변화을 검출하여 클록신호를 발생시킨다. 이러한 배치에서 외부클록의 사용은 필요하지 않다.

제 2 실시예는 도 2 에 도시되어 있고 일반참고문자 (200)로 표시되어 있다. 제 2 실시예 (200)는 제 1 실시예 (100)와 동일한 일반적인 구성요소를 다수 포함하는데, 유사한 구성요소는 동일한 참고문자로 표기될 것이고, 첫 숫자는 "1"이 아니라 "2"이다.

어드레스신호 (Y0, Y1)는 어드레스 버퍼 (232a, 232b)에 의해 버퍼되고나서 클록발생회로 (234)에 인가된다. 어드레스신호 (예컨대 Y0 및 Y1 신호)에서의 변화에 응하여, 클록발생회로 (234)는 내부클록신호 (ICLK)를 활성화시킨다. 따라서, 본 실시예 (200)의 ICLK 신호는, 도 1 의 동기 클록신호와는 달리, 비동기 클록신호일 것이다. 그리고나서 클록신호는 Y-디코더 (220)와 제어회로 (214)에 인가된다. 클록신호에 응하여, Y-디코더 (220)는 다수의 Y-선택신호 (예컨대 Yj, /Yj) 중의 하나를 활성화시키고, 제어회로 (214)는 센스증폭기 (210)에 판독 이네이블 신호를, 기입증폭기 (212)에 내부 기입 이네이블 신호를, 그리고 비트선 프리차지회로 (206) 및 프리차지회로 (208)에 프리차지신호 (φ)를 제공한다.

도 2 의 배치에서, 메모리셀 (228)로부터의 데이터판독과 메모리셀 (228)로의 데이터기입은 비동기 ICLK 신호와 동기하여 수행된다. 또한, 비트선 (204a, 204b)의 프리차지동작은 비동기 ICLK 신호와 동기하여 수행된다.

제 1 실시예 (100)와 달리, 제 2 실시예 (200)는, 동기 클록신호 (예컨대 도 1 의 CLK)에 응하여 동작하지 않고 대신에 수신된 어드레스에 응하여 동작하는 디코더 버퍼 (232a, 232b)를 포함한다.

도 4 를 참조하면서, 일실시예에 따른 Y-디코더의 구성을 도시하는 블록도를 설명한다. Y-디코더는 개시된 반도체 메모리장치 실시예에서 사용될 수도 있다. Y-디코더는 일반참고문자 (400)로 표시되고, 지연회로 (402), NOR 게이트 (404), 제 1 인버터 (406), NAND 게이트 (408), 그리고 제 2 인버터 (410)를 포함하는 것으로 도시되어 있다. 도 4 에 도시된 Y-디코더 구성은 Y-선택신호 (Yj)를 제공하고, 기입동작후 소정의 시간 동안 Yj 신호출력을 유지하는 기능을 갖는다. 지연기능은 지연회로 (402)에 의해 실현된다.

동작시, Y-디코더는 인가된 어드레스값들 (예컨대 Y00 및 Y01)을 디코드하여 Yd 값을 발생시킨다. Yd 값과 클록신호 (ICLK)는 Y-디코더 (400)에 의해 수신된다. Yd 값은 NAND 게이트 (408)에서 수신된다. ICLK 신호는, 한 입력으로서 NOR 게이트 (404)에 인가되고 그리고 지연회로 (402)를 경유하여 NOR 게이트 (404)의 제 2 입력에 인가된다. NOR 게이트 (404)의 출력은 제 1 인버터 (406)에 의해 반전된다. 제 1 인버터 (406)의 출력은 제 2 입력으로서 NAND 게이트 (408)에 인가된다. NAND 게이트 (408)의 출력은 인버터 (410)에 의해 반전된다. 인버터 (410)의 출력은 Y-디코드 신호 (Yj)이고, 이것은 열선택회로에 인가될 수 있다.

도 5 를 참조하면서, 제 2 실시예에 따른 Y-디코더를 도시하는 회로도를 설명한다. 도 5 의 Y-디코더는 개시된 다양한 반도체 메모리장치의 실시예에서 사용될 수도 있다. Y-디코더는 일반참고문자 (500)로 표시되고, 지연회로 (502), 인버터 (504), 세 개의 PMOS 장치 (P500, P502, P504), 두 개의 NMOS 장치 (N500, N502)를 포함하는 것으로 도시되어 있다. 도 5 에 도시된대로, 트랜지스터 (P504, N500, N502)는 직렬로 배치된 소스-드레인 통로를 갖는다. 트랜지스터 (P500, N502)의 게이트는 ICLK 신호를 직접 수신하고, 트랜지스터 (P502)의 게이트는 지연회로 (502)에 의해 ICLK 신호를 수신한다. 트랜지스터 (P504, N500)의 게이트는 Yd 값을 수신한다. 트랜지스터 (P502)의 드레인과 트랜지스터 (P504, N500)의 공통 드레인은 인버터 (504)의 입력에 접속된다. 트랜지스터 (P500, P504)의 소스는 전원전압 (Vcc)에 공통접속되고, 트랜지스터 (N502)의 소스는 GND 전원전압에 접속된다.

도 6 을 참조하면, 도 1 에서 설명된 제 1 실시예 (100)의 도시와 함께, 도 4 및 5 에 도시된 것과 같은 Y-디코더의 동작을 나타내는 타이밍도를 도시한다. 도 6 은 외부에서 인가된 클록신호, Yd 값, 내부클록값 (ICLK), Y-디코더 신호 (Yj), 프리차지신호 (φ), 워드선 (WL)의 응답, 기입버스 (WB로 도시)의 응답, 그리고 판독버스 (RB로 도시)의 응답을 설명하는 CLK 파형을 포함한다.

도 6 과 관련하여 도 1 을 참조하면, CLK 신호는 디코더 버퍼 (132a-132c)에 인가된다. 시간 t1 에서, CLK 신호는 로우로부터 하이로 전이한다. 그 결과, 열 어드레스값 (예컨대 Y0, Y1)은 디코더 버퍼 (132b, 132c)로 입력되고, 그리고나서 이것은 Y00 및 Y01 값을 Y-디코더 (120)로 출력한다. 도 6 에 도시되어 있지 않지만, 어드레스값 (Y0, Y1)은 시간 t1 에서 로우에서 하이로의 전이 조금 전에 디코더 버퍼 (132b, 132c)에 인가된다. 또한, CLK 신호는 디코더 버퍼 (132a)에 버퍼되어 내부 클록신호 (ICLK)를 발생시킨다.

Y-디코더 (120)는 버퍼된 어드레스값 (예컨대 Y00 및 Y01)을 디코드하여 Yd와 같은 열 디코드값을 출력한다. Yd 신호는 한 쌍의 비트선에 대응할 것이다. Yd 신호는 도 6 의 시간 t2 에서 하이로 진행하는 것으로 도시되어 있다.

도 5 의 Y-디코더의 특정경우에, 결과적인 Yd 신호는 트랜지스터 (P504, N500)의 게이트에 인가되고, ICLK 신호는 트랜지스터 (P500, N502)의 게이트와 지연회로 (502)에 인가된다. 따라서 ICLK 신호는 시간 t3 에서 로우로부터 하이로 전이하는 것으로 도시되어 있다. Yd 신호와 ICLK 신호가 모두 하이인 경우에, 트랜지스터 (N500)는 온상태로 되고, 트랜지스터 (P504)는 오프상태로 된다. 또한, 트랜지스터 (P500)는 오프상태로 되고 트랜지스터 (N502)는 온상태로 된다. 결과적으로, 인버터 (504)의 입력은 로우로 구동되어, Yj 신호는 하이로 구동되게 된다. Yj 신호는 시간 t4 에서 하이로 전이하는 것으로 도시되어 있다.

도 1 을 다시 참조하면, 반도체 메모리장치 (100) 내에서, 인가된 행 어드레스 (X-어드레스)는 X-디코더 (도시되지 않음)에 의해 디코드되어 결과적으로 ICLK 신호와 동기하여 워드선 (예컨대 122)이 활성화된다. 이것은 도 6 에서 하이로 전이하는 파형 (WL)으로 도시되어 있다. 워드선의 활성화 결과, 메모리셀 (예컨대 128)이 판독 또는 기입동작을 위해 선택된다. 도 6 은 기입동작을 도시한다. 이에 따라, WB 및 RB 파형은 기입동작 동안에 기입버스 및 판독버스의 응답을 도시한다. 기입동작 중에, 기입버스선 (WB, /WB) 중의 하나는 GND 전압으로 구동된다. 상기 판독버스 내에서, 대응하는 판독버스선 (RB 또는 /RB)은 하강할 것이지만, GND 공급전압 위의 한 Vtp 보다 더 많이 하강하지는 않을 것인데, 여기서 Vtp는 트랜지스터 (P100, P102)의 임계값이다. 도 6 에 도시되어 있지 않지만, 선택된 비트선 쌍의 전위는 기입버스와 거의 동일한 방식으로 변화한다.

CLK 신호의 로우에서 하이로의 전이 다음에, CLK 신호는 기입동작의 완료 후에 하이로부터 로우로 전이한다. 이것은 도 6 의 시간 t5 에서 도시되어 있다. 하강하는 CLK 에지에 응하여, ICLK 신호는 시간 t6 에서 로우로 전이한다. 또한, 프리차지신호 (φ)와 선택된 워드선 (WL)도 로우 논리레벨로 하강할 것이다. 선택된 워드선 (WL)이 로우인 때, 메모리셀 (예컨대 128)은 선택해제된다. 프리차지신호 (φ)가 로우인 때, 프리차지회로 (예컨대 106 및 108)는 이네이블된다.

도 5 의 경우에, ICLK 신호가 하강함에 따라, 트랜지스터 (N502)는 오프상태로 되고, 트랜지스터 (P500)는 온상태로 된다. 그러나, 지연회로 (502)에 의해 도입된 지연때문에, 트랜지스터 (P502)는 오프상태로 있다. 이에 따라, 인버터 (504)의 입력은 로우상태이고 Yj 신호는 하이상태이다. 하이 Yj 신호로 인해 열선택회로 (102) 내의 트랜지스터 (P100, P102, N100, N102)는 온상태로 남아 있다. 이러한 배치에서, 선택된 비트선 (BL, /BL)은 비트선 프리차지회로 (106)에 의해 프리차지되고, 이는 회로 (108)와 기입증폭기 (112)를 프리차지한다.

도 5 의 Y-디코더가 사용되는 경우에, 시간 t7 에서, 지연회로 (502)에 의해 도입된 지연 다음에, 트랜지스터 (P502)는 온상태로 된다. 트랜지스터 (P500)가 벌써 온상태로 되어 있기 때문에, 인버터 (504)로의 입력은 Vcc 레벨로 풀(pull)된다. 결과적으로, Yj 신호는 로우로 전이한다. 그 결과, 열선택회로 (102) 내의 트랜지스터 (P100, P102, N100, N102)는 오프상태로 되고, 이는 비트선을 프리차지회로 (108)와 기입증폭기 (112)로부터 격리시킨다. 따라서, 프리차지회로 (108)와 기입증폭기 (112)에 의해 제공된 프리차지기능이 종료된다. 그러나, 프리차지신호 (φ)가 로우상태에 있으므로, 비트선은, 프리차지신호 (φ)가 하이로 되돌아 올 때까지 비트선 프리차지회로 (106)에 의해 계속프리차지된다.

이런 식으로, 기입동작의 완료 후에, Y-디코더 (예컨대 120)에 의해 제공된 Y-디코드 신호 (예컨대 Yj)는 액티브 (하이)로 유지된다. 이것은 비트선 (예컨대 104a 및 104b)이 프리차지회로 (예컨대 108) 및 기입증폭기 (예컨대 112)에 의해 프리차지될 수 있게 한다. 그 결과, 오판독 또는 오기입의 위험없이, 기입회복시간은 짧아질 수 있고 메모리셀로의 고속 액세스가 이네이블될 수 있다.

도 7 을 참조하면서, 비트선 전위 및 기입회복시간 사이의 관계를 도시하는 타이밍도를 설명한다. 도 7 은 도 1 에 도시된 회로를 사용하는 다른 프리차지 접근법에 따라 발생된 다수의 파형을 포함한다.

파형 (700)은 비트선 프리차지회로 (106), 프리차지회로 (108), 그리고 기입증폭기 (112)에 의해 프리차지된 비트선의 응답을 도시한다.

파형 (702)은 트랜지스터 (P100, P102, N100, N102)가 오프상태로 될 때 프리차지된 비트선을 도시한다. 그 결과, 비트선은 비트선 프리차지회로 (106)에 의해서만 프리차지된다.

파형 (704)은 트랜지스터 (N100, N102)가 오프상태로 될 때 프리차지된 비트선을 도시한다. 그 결과, 비트선은 기입증폭기 (112)에 의해서가 아니라 비트선 프리차지회로 (106, 108)에 의해 프리차지된다.

파형 (706)은 트랜지스터 (P100, P102)가 오프상태로 될 때 프리차지되는 비트선을 도시한다. 그 결과, 비트선은 프리차지회로 (108)에 의해서가 아니라 비트선 프리차지회로 (106) 및 기입증폭기 (112)에 의해 프리차지된다.

파형 (708)은 트랜지스터 (N100, N102)가 오프상태로 될 때 프리차지되는 기입버스선을 도시한다. 그 결과, 기입버스선은 기입증폭기 (112)에 의해서만 프리차지된다.

파형 (710)은 트랜지스터 (P100, P102)가 오프상태로 될 때 프리차지되는 판독버스선을 도시한다. 그 결과, 워드선은 프리차지회로 (108)에 의해서만 프리차지된다.

파형 (712)은 프리차지회로 (106, 108)를 활성화시키는 프리차지신호 (Φ)의 하강에지와, 메모리셀 선택을 해제하는 워드선의 하강에지를 도시한다.

파형 (714)은 열선택신호 (Yj)의 하강에지를 도시하는데, 이것은 열선택회로의 트랜지스터 (P100, P102, N100, N102)를 활성화 및 비활성화시킬 수 있다.

반도체 메모리장치는 증가하는 수의 데이터 I/O 단자 (예컨대 도 1 의 130과 도 2 의 230)를 갖는 경향이 있었다는 것이 주목된다. 예를 들면, 반도체 메모리장치는 동일한 수의 비트선을 가질 수 있지만, 데이터 I/O 단자의 수는 32부터 128까지 증가할 수 있다. 결과적으로, 주어진 판독 또는 기입버스에 접속된 비트선의 수는 줄어들고, 이로 인해 판독 및 기입버스가 더 짧아진다. 더 짧은 판독 및 기입버스는 더 작은 기생용량을 갖고, 따라서 비트선보다 더 빠른 속도로 충전될 수 있다. 이것은 비트선 파형 (702)을 버스파형 (708, 710)과 비교하여 도시되어 있다. 따라서, 판독 및 기입버스를 프리차지하기 위해 사용된 회로는 소망의 프리차지성능을 얻기 위한 충분한 구동능력을 갖는 것으로 간주될 수 있다.

파형 (706)에 의해 도시된대로, 비트선이 NMOS 트랜지스터 (N100, N102)를 통해 기입버스 (126)와 비트선 프리차지회로 (106)를 경유하여 프리차지될 때, 비트선 전위는 급속히 상승할 것이지만, 충전속도는 전위가 Vcc에 접근함에 따라 늦을 것이다. 역으로, 파형 (704)에 의해 도시된대로, 비트선이 PMOS 트랜지스터 (P100, P102)를 통해 판독버스 (124)와 비트선 프리차지회로 (106)를 경유하여 프리차지될 때, 비트선은 파형(706)에 의해 도시된 경우보다 늦은 속도로 처음에 는 충전하지만, 충전속도는 전위가 Vcc에 접근함에 따라 증가한다.

따라서, 개시된 실시예에서, 비트선은 비트선 프리차지회로 (106)에 의해서 뿐만 아니라 기입증폭기 (112) 또는 판독버스 프리차지회로 (108)에 의해서도 프리차지될 수 있다. 이로 인해 기입회복시간이 감소될 수 있다. 또한, 비트선은 비트선 프리차지회로 (106), 판독버스관련 비트선 프리차지회로 (108), 그리고 기입증폭기 (112)에 의해 프리차지될 수 있다.

도 7 을 다시 한번 참조하면, 시간 t0 가 기입회복 시작시간이라고 가정하면, 시간 t1 은 비트선 프리차지회로 (106), 프리차지회로 (108), 그리고 기입증폭기 (112)에 의한 프리차지동작에 대응하는 제 1 기입회복 완료시간으로 간주될 수 있다. 시간 t2 는 오직 비트선 프리차지회로 (106)에 의한 프리차지동작에 대응하는 제 2 기입회복 완료시간으로 간주될 수 있다. 결과적인 기입회복기간은 다음과 같이 비교될 수 있다.

(t1-t0)/(t2-t0) = 0.7

따라서, 파형 (700)에 의해 표현된 기입회복기간은 파형 (702)에 의해 표현된 기입회복기간의 70%이다. 이에 따라, 비트선 프리차지회로 (106), 판독버스 프리차지회로 (108), 그리고 기입증폭기 (112)를 이용하여 비트선을 프리차지하므로써, 제 1 및 제 2 실시예 (100, 200)에서 본 대로, 기입회복시간은 파형 (702)에 의해 도시된 종래배치에 비해 30% 만큼 줄어들 수 있다.

도 8a 및 8b 를 참조하면, 도 1 및 2 에서 설명된 일반 회로구성부품이 반도체 집적회로 (칩) 상에 배치될 수 있는 한 방법을 나타내는 일반적인 배치도가 도시되어 있다.

도 8a 는 일반참고문자 (800)로 표시된 칩의 일부이다. 칩부분 (800)은 일반적으로 도 8a 의 중앙에 배치된 메모리셀 어레이 (802)와 메모리셀 어레이 (802)의 한 쪽 (도 8a 의 위쪽)에 배치된 프리차지회로 그룹 (804)을 포함하는 것으로 도시되어 있다. 다수의 열선택회로, 센스증폭기 블록 (808), 그리고 기입증폭기 블록 (810)을 포함할 수 있는 Y-스위치 (806)는 메모리셀 어레이 (802)의 다른 쪽 (도 8a 의 아래쪽)에 배치된다. 또한, 도 8a 에는, 메모리셀 어레이 (802) 내의 워드선을 선택할 수 있고 메모리셀 어레이 (802)의 다른 쪽 (도 8a 의 왼쪽)에 배치되어 있는 X-디코더 (812)가 더 도시되어 있다. 센스증폭기 블록 (808)은 하나 이상의 센스증폭기를 포함한다. 마찬가지로, 기입증폭기 블록 (810)은 하나 이상의 기입증폭기를 포함한다. 기입증폭기 블록 (810) 내의 기입증폭기의 특정배치와, 센스증폭기 블록 (808) 내의 센스증폭기의 특정배치는 메모리셀 어레이 (802)가 어떻게 분할되는가에 의존할 것이다. 또한 예시적인 워드선 (814)(WL)과 비트선 (816)(BL, /BL)이 도 8a 에 도시되어 있다.

도 8b 는 도 8a 에 도시된 구성을 위한 비트선 쌍을 도시하는 배치도이다. 도 8b 의 배치는 일반참고문자 (818)로 표시되고, 프리차지회로 (820), 비트선 쌍 (822a, 822b), 그리고 열선택회로 (824)를 포함하는 것으로 도시되어 있다. 센스증폭기 (826)는 판독버스 (828) 및 열선택회로 (824)를 경유하여 비트선 (822a, 822b)에 결합된다. 기입증폭기 (830)는 판독버스 (830) 및 열선택회로 (824)를 경유하여 비트선 (822a, 822b)에 결합된다. 도 8b 에는 도시되어 있지 않지만, 다른 프리차지회로가 판독버스 (828)에 접속될 수 있음은 물론이다.

또한 메모리셀 (834)과 그 연관된 워드선 (836)이 도 8b 에 도시되어 있다. 또한, 프리차지회로 (820) 부근의 메모리셀 위치는 참고문자 (838)로 표시되고, 열선택회로 (824) 부근의 메모리셀 위치는 참고문자 (840)로 표시된다.

위치 (838) 근처의 비트선 부분은 프리차지회로 (820)에 근접하여 있으므로, 그것은 프리차지회로 (820)에 의해 신속히 프리차지될 수 있다. 이와 대조적으로, 위치 (840) 근처의 비트선 부분은 프리차지회로 (820)로부터 비교적 멀리 있으므로, 상승전압이 프리차지회로 (820)로부터 상기 위치로 전파되는데 더 많은 시간이 필요하다. 따라서, 프리차지회로 (820) 단독으로는 위치 (838) 근처에서의 비트선 부분을 충전할 수 있는 만큼 신속하게 위치 (840) 근처에서의 비트선 부분을 충전시킬 수 없다. 그러나, 위치 (840) 근처에서의 비트선 부분은 판독버스 (828)와 기입버스 (832) 근처에 있으므로, 위치 (840) 근처에서의 비트선 부분은 판독버스 (828)에 접속된 프리차지회로 및/또는 기입버스 (832)에 접속된 기입증폭기에 의해 신속히 프리차지될 수 있다. 이러한 프리차지동작은 열선택회로 (824)에 의해 일어날 것이다.

이런 식으로, 프리차지회로 (820)는 비트선 (822a, 822b)의 일단에 위치될 수 있고 다른 프리차지회로와 기입증폭기 (830)는 비트선의 타단에 위치될 수 있다. 따라서, 비트선은 비트선의 일단으로부터는 프리차지회로 (820)에 의해, 그리고 비트선의 타단으로부터는 다른 프리차지회로 및/또는 기입증폭기 (830)에 의해 프리차지될 수 있다. 이러한 배치에서, 메모리셀 어레이 내의 메모리셀의 위치에 상관없이, 메모리셀 부근에서의 비트선 부분은 신속히 프리차지될 수 있다. 이것은 더 신속한 기입회복시간을 허용할 수 있다. 도 8b 의 특정배치에서 기입증폭기 (830) 또는 판독버스 (828)에 접속된 프리차지회로에 의한 프리차지는 열선택회로 (824)를 통해 수행됨은 물론이다.

모든 비트선 (BL)을 위해 프리차지회로를 제공할 필요는 없고, 하나 이상의 프리차지회로가 판독버스를 위해 제공될 수 있음은 물론이다.

Yj (그리고 /Yj)와 같은 Y-선택신호를 발생시키는 특정접근법이 개시되었지만, 이것이 본 발명을 이러한 제한된 접근법으로 제한하는 것으로서 해석되어서는 안된다. 특히, 외부 클록신호 (CLK)의 상승에지 및/또는 어드레스에서의 변화에 응하여 발생된 연장된 Yj 신호를 제공하는 회로가 설명되었다. 그러나, 단지 일례로서, 기입동작의 완료는 검출신호를 제공하기 위한 다른 방법에 의해 검출될 수 있다. 그때 검출신호는 주어진 기간 동안 Y-선택신호를 활성화시키도록 사용될 수 있다.

상기 개시된 실시예에 의해 설명된대로, 비트선 프리차지 배치는 비트선에 접속된 메모리셀로 데이터가 기입된 후 비트선을 프리차지하는 제 1 프리차지회로를 포함할 수 있다. 또한, 제 2 프리차지회로 (기입증폭기일 수 있다)는 비트선에 접속된 메모리셀로 데이터가 기입된 후 판독버스 또는 기입버스를 경유하여 비트선을 프리차지할 수 있다.

여기 설명된 다양한 특정 실시예가 상세히 설명되었지만, 본 발명은 본 발명의 사상과 범위에 벗어남 없이 다양한 변화, 대체, 그리고 수정이 가능할 수 있다. 이에 따라, 본 발명은 첨부된 청구범위에 의해 정의된대로만 제한된다.

상기 본 발명에 따라, 판독버스 상의 프리차지회로와 기입버스 상의 프리차지회로가 어떻게 비트선을 프리차지하도록 함께 활성화되어 기입회복시간을 감소시킬 수 있는가를 알 수 있다.

또한, 한 버스 (판독 또는 기입)가 NMOS 장치에 의해 비트선에 접속되고 다른 버스 (기입 또는 판독)가 PMOS 장치에 의해 비트선에 접속된 상태에서, 비트선의 프리차지가 판독버스와 기입버스를 통해 일어날 수 있는 배치를 알 수 있다. 이 배치에서, 초기 프리차지동작은 NMOS 장치를 통해 신속히 일어날 수 있고, 비트선이 프리차지 전압에 접근함에 따라, 신속한 프리차지동작이 PMOS 장치를 통해 일어날 수 있다. 이로 인해 더 효율적이고, 그리고/또는 고속의 프리차지동작이 가능하다.

또한, 비트선 프리차지회로와 열선택회로가 어떻게 비트선에 대해 서로 분리되어 위치될 수 있는가를 알 수 있다. 비트선 프리차지회로에 의해 그리고 열선택회로를 통해 일어나는 프리차지로, 비트선 부분은 어레이 내의 비트선 부분의 위치에 상관없이 신속히 프리차지될 수 있다. 이로 인해 프리차지회로를 추가하여 사용할 필요가 없게 될 수 있고, 또한, 고속의 기입회복시간을 제공할 수 있다.

Claims

복수의 메모리셀, 행방향으로 상기 메모리셀을 선택하는 워드선, 열방향으로 상기 메모리셀을 선택하는 비트선, 그리고 클록신호에 의거하여 상기 비트선을 통해 상기 메모리셀로의 액세스를 제공하는 데이터 버스를 구비한 반도체 메모리장치에 있어서,

메모리셀로 데이터가 기입된 후에 하나 이상의 비트선을 프리차지하기 위한 제 1 프리차지수단; 그리고

상기 메모리셀로 데이터가 기입된 후에 상기 데이터 버스를 프리차지하기 위한 제 2 프리차지수단을 포함하고;

상기 하나 이상의 비트선은 제 1 프리차지수단 및 제 2 프리차지수단에 의해 프리차지되는 것을 특징으로 하는 반도체 메모리장치.
제 1 항에 있어서, 상기 데이터버스는 상기 클록신호에 의거하여 상기 비트선을 통해 상기 메모리셀 내의 데이터를 판독하기 위한 판독버스를 포함하는 것을 특징으로 하는 반도체 메모리장치.
제 1 항에 있어서, 상기 데이터버스는 상기 클록신호에 의거하여 상기 비트선을 통해 상기 메모리셀로 데이터를 기입하기 위한 기입버스를 포함하는 것을 특징으로 하는 반도체 메모리장치.
제 1 항에 있어서,

상기 데이터버스는 상기 클록신호에 의거하여 상기 비트선을 통해 상기 메모리셀로 데이터를 기입하기 위한 기입버스와, 상기 클록신호에 의거하여 상기 비트선을 통해 상기 메모리셀 내의 데이터를 판독하기 위한 판독버스를 포함하고;

상기 판독버스와 상기 하나 이상의 비트선 사이에 배치된 하나 이상의 제 1 도전성 트랜지스터; 그리고

상기 기입버스와 상기 하나 이상의 비트선 사이에 배치된 하나 이상의 제 2 도전성 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
제 4 항에 있어서,

상기 하나 이상의 제 1 도전성 트랜지스터는 n채널 절연게이트 전계효과 트랜지스터 (IGFET)를 포함하고; 그리고

상기 하나 이상의 제 2 도전성 트랜지스터는 p채널 절연게이트 전계효과 트랜지스터 (IGFET)를 포함하는 것을 특징으로 하는 반도체 메모리장치.
제 4 항에 있어서,

열선택신호펄스에 응하여 활성화되는 상기 하나 이상의 제 1 도전성 트랜지스터와 상기 하나 이상의 제 2 도전성 트랜지스터; 그리고

메모리셀로의 기입동작의 완료후 열선택펄스를 연장하기 위한 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
제 6 항에 있어서,

열선택펄스를 연장하기 위한 상기 수단은,

상기 클록신호를 지연시키는 지연회로,

상기 클록신호와 상기 지연된 클록신호의 논리합을 출력하는 논리합 회로, 그리고

상기 논리합 회로의 출력과 열선택신호의 논리곱을 출력하는 논리곱 회로를 포함하는 것을 특징으로 하는 반도체 메모리장치.
제 6 항에 있어서,

열선택펄스를 연장하기 위한 상기 수단은,

상기 클록신호를 지연시키는 지연회로, 그리고

상기 지연된 클록신호와 열선택신호의 논리곱을 출력하는 논리곱 회로를 포함하는 것을 특징으로 하는 반도체 메모리장치.
제 4 항에 있어서,

하나 이상의 비트선을 선택하는 열선택신호를 출력하기 위한 열선택신호 발생수단; 그리고

메모리셀로의 기입동작의 완료후 소정기간의 시간 동안 신호를 출력하기 위한 신호출력수단을 더 포함하고;

상기 하나 이상의 제 1 도전성 트랜지스터와 상기 하나 이상의 제 2 도전성 트랜지스터는 상기 열선택신호와 상기 신호출력수단으로부터 출력된 상기 신호에 의해 구동되는 것을 특징으로 하는 반도체 메모리장치.
제 4 항에 있어서, 상기 제 1 프리차지수단은, 상기 하나 이상의 비트선에 대해, 상기 하나 이상의 제 1 도전성 트랜지스터 및 상기 하나 이상의 제 2 도전성 트랜지스터와 분리되어 배치되는 것을 특징으로 하는 반도체 메모리장치.
제 4 항에 있어서,

상기 제 1 프리차지수단은 상기 하나 이상의 비트선의 일단에 배치되고; 그리고

상기 하나 이상의 제 1 도전성 트랜지스터와 상기 하나 이상의 제 2 도전성 트랜지스터는 상기 하나 이상의 비트선의 타단에 배치되는 것을 특징으로 하는 반도체 메모리장치.
제 1 항에 있어서, 상기 클록신호는 외부에서 인가된 클록신호인 것을 특징으로 하는 반도체 메모리장치.
제 1 항에 있어서,

상기 비트선은 인가된 어드레스신호에 따라 선택되고; 그리고

상기 클록신호는 상기 인가된 어드레스신호에서의 변화에 따라 발생되는 것을 특징으로 하는 반도체 메모리장치.
하나 이상의 비트선 쌍;

둘 이상의 기입버스선을 갖는 기입버스;

상기 하나 이상의 비트선 쌍을 상기 기입버스에 결합시키는 열선택회로;

데이터 구동모드 및 프리차지모드를 구비한 기입증폭기를 포함하고,

상기 기입증폭기는,

상기 데이터 구동모드에서의 상보 데이터값으로 상기 기입버스선을 구동시키고,

동일한 프리차지 데이터값으로 상기 기입버스선을 구동시키고, 그리고 상기 열선택회로를 통해 상기 하나 이상의 비트선 쌍을 상기 프리차지모드에서의 동일한 프리차지 데이터값으로 구동시키는 것을 특징으로 하는 반도체 메모리장치.
제 14 항에 있어서,

판독버스;

상기 판독버스에 결합된 프리차지회로; 그리고

상기 하나 이상의 비트선 쌍을 상기 기입버스에 결합시키는 제 1 도전성 선택 트랜지스터와, 상기 하나 이상의 비트선 쌍을 상기 판독버스에 결합시키는 제 2 도전성 선택 트랜지스터를 구비한 상기 열선택회로를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
제 14 항에 있어서,

상기 기입증폭기는,

기입 이네이블 신호와 데이터값을 수신하는 제 1 논리게이트, 그리고

기입 이네이블 신호와 인버스 데이터값을 수신하는 제 2 논리게이트를 포함하는 것을 특징으로 하는 반도체 메모리장치.
제 1 단 및 제 2 단을 갖는 하나 이상의 비트선을 포함하는 메모리셀 어레이;

상기 하나 이상의 비트선에 결합되고, 프리차지동작시 상기 하나 이상의 비트선을 프리차지전압으로 충전시키는 비트선 프리차지회로;

상기 하나 이상의 비트선의 상기 제 2 단에 결합된 기입버스; 그리고

상기 기입버스에 결합되고, 상기 프리차지동작시 상기 하나 이상의 비트선을 프리차지전압으로 충전시키는 기입버스 프리차지회로를 포함하는 것을 특징으로 하는 반도체 메모리장치.
제 17 항에 있어서,

상기 기입버스는 열선택회로에 의해 상기 하나 이상의 비트선에 결합되고, 상기 열선택회로는 상기 프리차지동작시 상기 기입버스와 상기 하나 이상의 비트선 사이에 낮은 임피던스 통로를 가능하게 하는 것을 특징으로 하는 반도체 메모리장치.
제 18 항에 있어서, 상기 기입버스 프리차지회로는 기입증폭기인 것을 특징으로 하는 반도체 메모리장치.
제 17 항에 있어서,

상기 하나 이상의 비트선에 결합된 판독버스;

상기 하나 이상의 비트선에 결합되고, 상기 프리차지동작시 상기 하나 이상의 비트선을 상기 프리차지전압으로 충전시키는 판독버스 프리차지회로를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
하나 이상의 메모리셀에 접속된 비트선 쌍;

기입버스선 쌍;

판독버스선 쌍;

상기 비트선 쌍을 프리차지하는 비트선 프리차지회로;

상기 기입버스선 쌍을 프리차지하는 기입버스선 프리차지회로; 그리고

상기 판독버스선 쌍을 프리차지하는 판독버스선 프리차지회로를 포함하고,

상기 비트선 쌍은 상기 비트선 프리차지회로, 상기 기입버스선 프리차지회로, 그리고 상기 판독버스선 프리차지회로의 각각에 의해 프리차지되는 것을 특징으로 하는 반도체 메모리장치.
제 21 항에 있어서,

열선택신호의 액티브 상태에 응하여 상기 비트선 쌍을 상기 기입버스선 쌍 및 상기 판독버스선 쌍에 전기적으로 접속시키기 위한 열선택회로를 더 포함하고, 상기 판독버스선 프리차지회로는 프리차지 제어신호의 활성화 상태에 응하여 상기 판독버스선 쌍을 프리차지하고, 상기 열선택신호 및 상기 프리차지 제어신호는 모두 소정기간 동안 상기 액티브 상태에 있는 것을 특징으로 하는 반도체 메모리장치.
제 22 항에 있어서, 상기 비트선 프리차지회로는 상기 프리차지 제어신호의 활성화 상태에 응하여 상기 비트선 쌍을 프리차지하는 것을 특징으로 하는 반도체 메모리장치.
제 23 항에 있어서, 상기 기입버스선 프리차지회로는 상기 메모리셀로의 기입동작이 완료된 후에 상기 기입버스선 쌍을 프리차지하는 것을 특징으로 하는 반도체 메모리장치.