KR19990057947A - 반도체 소자의 박막트랜지스터 및 그 형성 방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 40
- 238000000034 method Methods 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 21
- 229920005591 polysilicon Polymers 0.000 claims abstract description 21
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 4
- 239000010408 film Substances 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 238000002955 isolation Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
1. 청구범위에 기재된 발명이 속한 기술 분야
반도체 소자 형성 방법.
2. 발명이 해결하고자 하는 기술적 과제
에스램에서 풀업 소자로 사용되는 박막 트랜지스터의 온 전류를 증가시키기 위하여 채널 면적을 증가시키고자 함.
3. 발명의 해결 방법의 요지
박막 트랜지스터 형성시, 게이트 전극의 모양을 터널형으로 형성시키고, 터널 안을 채널 영역 형성용 폴리 실리콘으로 매랩시켜 채널 면적을 종래 기술보다 2배더 확보할 수 있다.
4. 발명의 중요한 용도
반도체 소자 형성 공정 중 박막 트랜지스터 공정에 이용됨.
Description
본 발명은 SRAM(Static Random Access Memory;이하 에스램)과 같은 반도체 소자의 형성 공정에서, 풀업 소자로 사용되는 박막트랜지스터(TFT: Thin Film Transistor)를 형성하는 방법에 관한 것이다.
일반적으로 에스램 셀은 전달(Transfer) 트랜지스터 2개, 풀다운 N채널(pull down)구동(dirver) 트랜지스터 2개, 풀업 부하 소자 2개로 구성되는데, 집적회로 형성시 소자가 고 집적화, 소규모화 되어 가면서 반도체 소자 형성 공정에 여러 가지 문제가 따른다. 이에 에스램에서 풀업 소자로 사용되던 풀업 벌크(bulk) 트랜지스터의 면적을 40% 감소시킬 수 있도록 하기 위하여 부하 소자를 저항으로 구성하는 HLR형 셀을 사용하기도 한다. 그러나 저항을 풀업 소자로 사용할 경우, 정보 저장의 어려움이 있다.
이에 좀더 개선된 방안으로 정보 저장 및 면적의 감소가 가능하도록, 부하 소자를 P채널 박막트랜지스터로 구성한 TFT형 셀이 많이 사용되고 있다. 에스램 회로에서 풀업 부하 소자로 사용되는 박막 트랜지스터는 턴온전류가 크고, 턴오프전류가 작을수록 에스램 셀에서 풀업 소자로서 제역할을 수행하는 특성을 갖는다.
도 1a 및 도1b는 종래 기술에 의한 에스램 셀의 박막 트랜지스터 부위를 나타내는 단면도로서, 도면 부호 "1"은 채널 폴리 실리콘을 도면 부호 "2"는 게이트 산화막, 도면 부호 "3"은 게이트 폴리 실리콘을 각각 나타낸다.
먼저, 도 1a는 탑 게이트 형 박막트랜지스터를 나타내는 단면도로서, 도면에 도시된 바와 같이, 채널 영역이 게이트의 하부에 형성되도록 한다. 다음으로, 도 1b는 바텀(BOOTOM)게이트 형 박막트랜지스터를 나타내는 단면도로서, 도면에 도시된 바와 같이, 채널 영역이 게이트의 상부에만 형성된다.
이러한 종래의 박막 트랜지스터는 게이트 폴리 실리콘(3)과 채널 폴리 실리콘(1)이 오버랩 되는 게이트 폴리 실리콘(3)의 한 면에서만(도면 참조) 채널이 존재하게 되기 때문에, 게이트 폴리 실리콘(3)과 채널 폴리 실리콘(1)의 오버랩되는 길이에 비례하는 턴온전류를 증가시키는데 한계가 있다. 따라서 박막트랜지스터의 턴온(Turn on) 전류를 증가시켜서 셀의 안정성을 증가시켜야 하는 고속 저전압 에스램 셀에 종래 기술을 적용할 수 없는 문제점이 따른다.
예를 들면, 종래 기술에 의한 박막트랜지스터의 드레인 전압이 3.3볼트일 때 턴온전류는 수십㎁, 턴오프전류는 수백fA 정도의 값을 갖는데, 고속 저전압 에스램 셀에 적용되는 박막트랜지스터의 턴온전류는 수십㎂로, 턴온전류는 거의 천배 이상이 증가되어져야 한다.
따라서, 전술한 바와 같이, 박막트랜지스터의 턴온전류를 증가시키기 위해서는 종래 기술에 의한 방법보다 개선된 새로운 구조의 박막트랜지스터의 개발이 필요하게 되었다.
전술한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 턴온전류가 크게 향상된 구조를 갖는 박막트랜지스터를 제공함을 그 목적으로 한다.
또한 본 발명의 다른 목적은 턴온전류가 크게 향상된 구조를 갖는 박막트랜지스터의 형성 방법을 제공함을 그 목적으로 한다.
도1a 및 도1b는 종래의 박막 트랜지스터 형성 공정 단면도.
도2는 본 발명의 일실시예에 따라 형성된 박막트랜지스터의 사시도도.
도3a 내지 도3e는 본 발명의 일실시예에 따른 박막트랜지스터 형성 방법을 나타내는 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
10 : 채널 영역
20 : 절연막
30 : 게이트 전극
40 : 격리 산화막
50 : 희생부 패턴
상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 소자의 박막트랜지스터는, 하부 절연막을 구비하는 반도체 소자의 박막트랜지스터에 있어서, 소정 부위에서 상기 하부절연막과 이격되어 터널 구조가 형성된 게이트 전도막 패턴; 및 상기 게이트 전도막 패턴의 상기 터널 지붕을 감싸도록 상기 터널 구조 내부를 매립하면서 상기 터널의 개구 방향으로 패터닝된 채널 전도막 패턴을 포함하여 이루어진다.
그리고, 본 발명의 반도체 소자의 박막트랜지스터 형성 방법은, 하부 절연막이 형성된 웨이퍼 상에 박막트랜지스터를 형성하는 반도체 소자의 박막트랜지스터 형성 방법에 있어서, 상기 하부 절연막 상에 소정의 희생막 패턴을 형성하는 단계; 상기 희생막 패턴을 덮되 상기 희생막 패턴의 제 1축 방향 측벽이 노출되도록 게이트 전도막 패턴을 형성하는 단계; 상기 노출된 희생막 패턴을 제거하여 터널 구조를 갖는 게이트 전도막 패턴을 형성하는 단계; 노출된 상기 게이트 전도막 패턴의 표면 및 상기 터널 구조의 내부에 게이트 절연막을 형성하는 단계; 및 상기 터널 구조의 내부를 매립하고 상기 게이트 전도막 상부를 덮으면서 상기 제 1축 방향으로 패터닝된 채널전도막 패턴을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도2를 참조하여 본 발명을 상세히 설명한다.
먼저, 도2는 본 발명의 일실시예에 따른 박막트랜지스터 구조를 나타내는 사시도로서, 도면에 도시된 바와 같이, 격리 산화막(40)상에 터널 구조의 게이트 패턴(30)이 형성되어 있고, 노출된 게이트 패턴(30)의 표면 및 게이트 패턴(30)의 터널 구조 내부에 게이트 산화막이 형성되어 있다.(도면에는 나타나지 않았음) 그리고, 채널용 폴리 실리콘(10)이 패터닝 되어 형성되어 있되, 채널용 폴리 실리콘(!0)이 터널 구조의 안에도 완전히 매립이 되도록 한다. 또한 채널용 폴리 실리콘(!0)의 패터닝 되는 방향은 위의 패터닝된 게이트 폴리 패턴(30)과 수직방향이 되도록 패터닝 한다.
전술한 바와 같은 구조를 갖는 본 발명은 채널용 폴리 실리콘(10)이 터널형의 게이트 패턴(30)을 완전히 감싸는 구조를 형성함으로 인하여 모스트랜지스터의 턴온전류를 충분히 증가 시켜 준다.
이어서, 도 3a 내지 도 3e를 참조하여 본 발명의 일실시예에 따른 박막트랜지스터의 형성 방법을 설명한다.
도 3a에 도시된 바와 같이, 기형성된 하부층상에 소자들간의 절연을 위한 격리 산화막(40)을 전면 형성하고, 그 위에 희생층용으로 질화막이나 다른 산화막을 전면 형성하고, 마스크를 이용한 사진 식각공정으로 희생층패턴(50)을 형성한다.
도 3b에 도시된 바와 같이, 전면에 게이트용 폴리 실리콘층을 형성하고, 마스크 및 식각 작업을 통해 게이트 패턴(30)을 형성하되 희생층 패턴(50) 부위를 덮도록 한다.
도 3c에 도시된 바와 같이, 게이트 패턴(30)을 받치고 있는 희생층 패턴(50)을 습식식각 또는 건식식각을 통해 완전히 제거하여 게이트 패턴(30)을 터널 모양으로 만든다.
도 3d에 도시된 바와 같이, 전체 구조 상부에 게이트 산화막(20)을 형성하는데, 이때 터널 모양으로 형성된 게이트 패턴(30)내부에서도 게이트 산화막(20)이 형성되도록 한다.
도 3e에 도시된 바와 같이, 전체 구조 상부 및 터널 모양의 게이트 패턴(30) 내부에 박막트랜지스터의 채널용 폴리 실리콘층(10)을 형성하고, 마스크 및 식각 공정을 통해 채널용 폴리 실리콘층(10)을 소정 방향으로 패터닝 한다. 이때 박막트랜지스터의 채널용 폴리 실리콘층(10)의 패터닝 되는 방향은 게이트 패턴(30)이 패터닝 되는 방향과 직각 방향이 되도록 형성한다. 그리고, 소정영역의 채널용 폴리 실리콘(10)내에 이온주입을 하여 채널을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, 채널용 폴리 실리콘층이 게이트 패턴을 완전히 감싸는 구조를 갖고 있어, 박막트랜지스터의 채널 영역이 종래 기술에 비해 2배 이상 증가하므로써, 턴온전류를 큰 폭으로 개선하게 된다.
Claims (9)
- 하부 절연막을 구비하는 반도체 소자의 박막트랜지스터에 있어서,소정 부위에서 상기 하부절연막과 이격되어 터널 구조가 형성된 게이트 전도막 패턴; 및상기 게이트 전도막 패턴의 상기 터널 지붕을 감싸도록 상기 터널 구조 내부를 매립하면서 상기 터널의 개구 방향으로 패터닝된 채널 전도막 패턴을 포함하여 이루어지는 반도체 소자의 박막 트랜지스터.
- 제1항에 있어서,상기 채널 전도막 패턴과 상기 게이트 전도막 패턴간의 접촉 부위에 게이트 절연막을 구비하는 반도체 소자의 박막트랜지스터.
- 제1항에 또는 제2항에 있어서,상기 게이트 전도막 패턴과 상기 채널전도막 패턴을 직교하도록 패터닝 하는반도체 소자의 박막트랜지스터.
- 제1항에 또는 제2항에 있어서,상기 게이트 및 채널전도막이 폴리 실리콘막인 반도체 소자의 박막트랜지스터.
- 하부 절연막이 형성된 웨이퍼 상에 박막트랜지스터를 형성하는 반도체 소자 의 박막트랜지스터 형성 방법에 있어서,상기 하부 절연막 상에 소정의 희생막 패턴을 형성하는 단계;상기 희생막 패턴을 덮되 상기 희생막 패턴의 제 1축 방향 측벽이 노출되도록 게이트 전도막 패턴을 형성하는 단계;상기 노출된 희생막 패턴을 제거하여 터널 구조를 갖는 게이트 전도막 패턴을 형성하는 단계;노출된 상기 게이트 전도막 패턴의 표면 및 상기 터널 구조의 내부에 게이트 절연막을 형성하는 단계; 및상기 터널 구조의 내부를 매립하고 상기 게이트 전도막 상부를 덮으면서 상기 제 1축 방향으로 패터닝된 채널전도막 패턴을 형성하는 단계를 포함하는 반도체 소자의 박막트랜지스터 형성 방법.
- 제5항에 있어서,상기 게이트 전도막 패턴과 상기 채널전도막 패턴은 직교하도록 패터닝 하는반도체 소자의 박막트랜지스터 형성 방법.
- 제5항 또는 제6항에 있어서,상기 희생막 패턴은 그가 접촉하는 타층과의 선택적 식각이 가능한 박막인 반도체 소자의 박막트랜지스터 형성 방법.
- 제7항에 있어서,상기 게이트 전도막 및 채널전도막은 폴리 실리콘막, 상기 희생막은 산화막 또는 질화막인 반도체 소자의 박막트랜지스터 형성 방법.
- 제5항에 있어서,상기 게이트 전도막의 터널 지붕을 감싸도록 상기 채널전도막 패턴이 형성되어 보다 넓은 채널 영역을 이루는 반도체 소자의 박막트랜지스터 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970078026A KR100476398B1 (ko) | 1997-12-30 | 1997-12-30 | 반도체소자의박막트랜지스터및그형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970078026A KR100476398B1 (ko) | 1997-12-30 | 1997-12-30 | 반도체소자의박막트랜지스터및그형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990057947A true KR19990057947A (ko) | 1999-07-15 |
| KR100476398B1 KR100476398B1 (ko) | 2005-07-05 |
Family
ID=37303204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970078026A KR100476398B1 (ko) | 1997-12-30 | 1997-12-30 | 반도체소자의박막트랜지스터및그형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100476398B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116207132A (zh) * | 2022-01-14 | 2023-06-02 | 北京超弦存储器研究院 | 薄膜晶体管及其制备方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950005484B1 (ko) * | 1992-09-29 | 1995-05-24 | 현대전자산업주식회사 | 플라즈마 산화 처리를 이용한 폴리실리콘 박막트랜지스터 제조방법 |
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-
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- 1997-12-30 KR KR1019970078026A patent/KR100476398B1/ko not_active IP Right Cessation
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| CN116207132A (zh) * | 2022-01-14 | 2023-06-02 | 北京超弦存储器研究院 | 薄膜晶体管及其制备方法 |
| CN116207132B (zh) * | 2022-01-14 | 2024-03-15 | 北京超弦存储器研究院 | 薄膜晶体管及其制备方法 |
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|---|---|
| KR100476398B1 (ko) | 2005-07-05 |
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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