KR19990055803A - 동기식 램의 내부클럭버퍼 스트로빙신호 발생회로 - Google Patents

Abstract

본 발명은 동기식 램이 파워 다운 엑시트에서 클럭 인에이블후 내부 클럭이 클럭 대기시간없이 발생될 수 있도록 함으로써, 동작속도를 향상시킨 내부클럭버퍼 스트로빙신호 발생회로에 관한 것으로, 이를 구현하기 위하여 외부 클럭이 내부 클럭으로 들어가는 경로인 제1 경로와, 외부 클럭인에이블 신호를 받아 클럭 버퍼를 스트로빙하여 내부 클럭을 발생시키는 경로인 제2 경로를 포함하는 내부클럭버퍼 스트로빙신호 발생회로에서, 상기 제2 경로가 두 개의 뱅크가 모두 프리차지 상태의 정보를 갖는 신호인 제1 신호를 입력하는 제1 입력부와, 클럭 인에이블 신호보다 빠른 파워 다운 엑시트용 클럭 인에이블 신호인 제2 신호를 입력하는 제2 입력부와, 상기 제1, 제2 입력부의 입력이 모두 활성화됨을 검출하는 논리조합부를 포함하는 검출부의 출력에 의해 인에이블되도록 하는 것을 특징으로 한다.

Description

동기식 램의 내부클럭버퍼 스트로빙신호 발생회로

본 발명은 동기식 램(synchronous RAM)에서 파워 다운 엑시트(power down exit)를 위한 내부클럭버퍼 스트로빙신호 발생회로에 관한 것으로, 보다 상세하게는 파워 다운 엑시트에서 클럭 인에이블후 내부 클럭이 클럭 대기시간없이 발생될 수 있도록 함으로써 동작속도를 향상시킨 내부클럭버퍼 스트로빙신호 발생회로에 관한 것이다.

도 1은 종래의 내부클럭버퍼 스트로빙신호 발생회로도로서, 외부 클럭(CLK)이 내부 클럭(ckt1)으로 들어가는 경로인 '경로a(11)'와 외부 cke 신호를 받아 "cken & cken_1"을 발생시키는 경로인 '경로b(12)'로 나누어져 있다. 'cken & cken_1'은 입력버퍼들을 스트로빙하게 되어 있다. 이는 정상적으로 외부 cke 신호가 디스에이블되었다가 인에이블되면 도4의 타이밍(a)와 같이 동작하여 파워 다운 엑시트가 된다.

그런데, 종래의 내부클럭버퍼 스트로빙신호 발생회로도에 있어서는, 파워 다운 엑시트시 내부 클럭 발생이 외부의 cke에 의해 스트로빙되기 때문에 cke 인에이블후에도 최소한 한 개의 클록 싸이클 후(cke 대기시간(latency) 1)에 내부 cke 신호(chen_1)이 클럭 버퍼를 스트로빙해주게 되어 파워 다운 엑시트후 클럭내부시간 1 부터 내부 클럭이 발생하게 되어 그 만큼의 동작속도가 느려지는 문제점이 있다.

따라서 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로써, 본 발명의 목적은 파워 다운 엑시트에서 클럭 인에이블후 내부 클럭이 클럭 대기시간없이 발생될 수 있도록 함으로써, 동작속도를 향상시킨 내부클럭버퍼 스트로빙신호 발생회로를 제공하는데 있다.

도 1은 종래의 내부클럭버퍼 스트로빙신호 발생회로도

도 2는 본 발명의 일실시예에 의한 내부클럭버퍼 스트로빙신호 발생회로도.

도 3은 도 2에 도시된 입력신호 async_pde_cke_b의 발생회로도.

도 4는 도 1 및 도 2에 도시된 회로의 동작 타이밍도.

<도면의 주요부분에 대한 부호의 설명>

11 : 경로a 12 : 경로b

상기 목적을 달성하기 위하여 본 발명의 내부클럭버퍼 스트로빙신호 발생회로는 외부 클럭이 내부 클럭으로 들어가는 경로인 제 1경로와, 외부 클럭인에이블 신호를 받아 클럭 버퍼를 스트로빙하여 내부 클럭을 발생시키는 경로인 제 2경로를 포함하는 내부클럭버퍼 스트로빙신호 발생회로에 있어서,

상기 제 2경로는 두 개의 뱅크가 모두 프리차지 상태의 정보를 갖는 신호인 제 1 신호를 입력하는 제 1 입력부와; 클럭 인에이블 신호보다 빠른 파워 다운 엑시트용 클럭 인에이블 신호인 제 2 신호를 입력하는 제 2 입력부 및; 상기 제 1, 제 2 입력부의 입력이 모두 활성화됨을 검출하는 논리조합부를 포함하는 검출부의 출력에 의해 인에이블되도록 하는 것을 특징으로 한다.

이하, 본 발명의 일실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.

도 2는 본 발명의 일실시예에 의한 내부클럭버퍼 스트로빙신호 발생회로도이고, 도 3은 도 2에 도시된 입력신호 async_pde_cke_b의 발생 회로도이고, 도 4는 도 1 및 도 2에 도시된 회로의 동작 타이밍도이다. 도 2는 두 개의 뱅크가 모두 사전충전(precharge), 즉 대기(idle) 상태의 정보를 갖는 신호인 "iras"신호가 들어올때도 "cken & cken_1"이 인에이블될 수 있도록 회로를 구성한 것이다.

또한 파워 다운 엑시트시에는 평상시의 cke보다 빠른 파워 다운 엑시트용 cke 신호를 만들어 주기 위하여 도3과 같은 회로를 구성하여 cke 입력 버퍼에서 "asyn_pde_b"란 신호를 만들어 주었다.

즉, 도 2의 회로는 대기상태, 즉 뱅크가 모두 사전 충전모드임을 알리는 iras 신호와, 도 3에서 산출된 파워 다운 엑시트용 cke신호인 aync_pde_b 신호를 NOR 게이트(1325)를 통해 논리조합하여 도1에 기술된 종래 회로에 부가하여 구성된 것이다.

상기 구성에 의한 동작을 도 4에 도시된 (B)의 타이밍도를 참조하여 설명하면, 종래의 경우 대기 상태에서도 cken_1 신호가 발생되지 않는 문제점을 해결하기 위하여 대기 상태를 알리는 신호(iras)를 입력하게 하였고, 파워 다운 엑시트에는 평소의 cke 인에이블 신호마다 빠른 파워 다운 엑시트 관련 cke 신호(aync_pde_b)를 받아 들이게 하였다.

이렇게 받아들여진 두 개의 신호가 동시에 만족할 때 인에이블되는 신호를 만들고 그 만들어진 신호는 "cken &cken_1"을 '하이' 상태인 인에이블이 되도록 하였다.

이렇게 발생된 cken_1 신호는 즉시 클럭 버퍼를 스트로빙하여 내부 클럭을 만든다. 즉 두 개의 뱅크가 모두 사전충전모드일 때, 즉 대기 상태일때의 정보를 갖는 신호와 파워 다운 엑시트 관련 cke 인에이블 신호가 동시에 입력될 때를 검출하는 효과를 지닌 회로를 구성하여 그 만들어진 신호(async_pde_b)는 "cken_1" 신호를 인에이블하게 하고 내부클럭버퍼를 스트로빙하게 하여 cke 대기 시간 1의 문제점을 해결하였다.

앞에서 설명한 바와 같이, 본 발명에 따른 동기식 램의 내부클럭버퍼 스트로빙 신호발생회로에 의하면, 파워 다운 엑시트에서 클럭 인에이블후 내부 클럭이 클럭 대기시간없이 발생될 수 있도록 함으로써 동작속도를 향상시키는 매우 뛰어난 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (1)

1. 외부 클럭이 내부 클럭으로 들어가는 경로인 제 1경로와, 외부 클럭인에이블 신호를 받아 클럭 버퍼를 스트로빙하여 내부 클럭을 발생시키는 경로인 제 2경로를 포함하는 내부클럭버퍼 스트로빙신호 발생회로에 있어서,

   상기 제 2경로는

   두 개의 뱅크가 모두 프리차지 상태의 정보를 갖는 신호인 제1 신호를 입력하는 제 1입력부와;

   내부에서 생성된 클럭 인에이블 신호보다 빠른 파워 다운 엑시트용 클럭 인에이블 신호인 제 2 신호를 입력하는 제 2입력부와;

   상기 제 1, 제 2입력부의 입력이 모두 활성화됨을 검출하는 논리조합부를 포함하는 검출부의 출력에 의해 인에이블되도록 하는 것을 특징으로 하는 동기식 램의 내부클럭버퍼 스트로빙신호 발생회로.