KR19990039837A - 백금식각방법 - Google Patents

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Abstract

백금과의 식각선택성이 높은 마스크 물질과 식각가스를 사용하여 신뢰성 있는 백금식각방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 백금식각방법은 절연체 상에 글루층을 증착하는 단계, 상기 글루층상에 백금을 증착하는 단계, 상기 백금상에 상기 백금과 고선택성을 갖는 마스크 형성물질을 증착하는 단계, 상기 마스크 형성물질을 일정의 스페이서를 갖도록 패터닝하는 단계, 상기 패터닝된 마스크 형성물질을 이용하여 상기 마스크 형성물질과 상기 백금의 식각선택비가 2이상이 되는 식각가스를 주입하여 상기 백금을 식각하는 단계, 상기 마스크 형성물질과 상기 백금을 마스크로 이용하여 상기 글루층을 식각하는 단계를 포함하는 것을 특징으로 한다.

Description

백금식각방법
본 발명은 고유전막의 하부전극식각에 대한 것으로 특히, 백금으로 하부전극을 형성하고자 할 때 백금과 식각선택성이 좋은 마스크와 식각가스를 사용하여 신뢰성이 높은 백금을 식각하기 위한 방법에 관한 것이다.
첨부 도면을 참조하여 종래 백금식각방법에 대하여 설명하면 다음과 같다.
종래 백금식각방법은 도 1a에 도시한 바와 같이 실리콘절연막(1) 상에 티타늄(Ti)과 티타늄 나이트라이드(TiN)를 각각 100Å의 두께가 되도록 차례로 증착하여 글루층(2)을 형성한다. 그리고 티타늄 나이트라이드상에 캐패시터의 하부전극물질로 사용되는 백금층(Pt)(3)을 1000∼1500Å의 두께로 증착한다.
도 1b에 도시한 바와 같이 하드마스크로 사용되는 실리콘산화막(4)을 4000∼5000Å의 두께로 증착한다. 이후에 실리콘산화막(4)상에 감광막(5)을 도포한 후 노광 및 현상공정으로 감광막(5)을 선택적으로 패터닝한다.
도 1c에 도시한 바와 같이 상기 패터닝된 감광막(5)을 마스크로 이용하여 상기 하드마스크로 사용되는 실리콘산화막(4)을 이방성 식각한다.
도 1d에 도시한 바와 같이 상기 식각된 실리콘산화막(4)을 하드마스크로 MERIE(Magnetron Enhanced Reactive Ion Etcher) 타입의 장치에서 저압상태로 Cl2/Ar/O2를 적절히 배합하여 백금층(3) 및 글루층(2)을 식각한다. 이때 백금층(3)과 하드마스크인 실리콘산화막(4)의 최고 식각선택비는 1.2:1이다.
이후에 하드마스크인 실리콘산화막(4)을 HF 용액에 담가서 습식식각한다. 이때 실리콘산화막(4)을 식각하고 난 후에도 백금층(3)과 글루층(2)의 양측면에는 백금층(3)이나 글루층(2)을 식각할 발생한 반응생성물(6)이 남아 있다. 이때 반응생성물의 조성은 백금(Pt)이 70%정도이고 H, C, O가 30%정도 된다. 그리고 이 반응생성물(6)은 상기 실리콘산화막(4)이 제거된 양측에 남아서 토끼 귀(rabit ear)모양을 하고 있다. 이 반응생성물(6)은 HCl용액을 사용하여 제거한다.
상기와 같은 종래 백금식각방법은 다음과 같은 문제가 있다.
첫째, 백금과 실리콘산화막의 선택비는 최고 1.2:1이므로 소자가 고집적화될수록 백금의 두께가 상승함에 따라 실리콘산화막의 두께도 증가하게 된다. 그러나 감광막의 두께는 더불어 증가하는 데 한계가 있기 때문에 백금층을 식각하기 위해 실리콘산화막을 패터닝할 때 패턴불량현상이 발생되고, 이와 같은 하드마스크의 패턴불량으로 인하여 백금층의 식각 신뢰성이 떨어진다.
둘째, 백금층과 하드마스크인 실리콘산화막의 접촉성(adhesion)이 나빠서 감광막의 패터닝시 필링(peeling)현상이 발생하므로 안정된 백금층을 형성하기가 어렵다.
셋째, 하드마스크인 실리콘산화막의 측면에 백금과 반응하여 형성된 반응생성물이 토끼 귀(rabit ear)모양을 이루고 있으므로 차후공정을 컨포멀하게 진행하기가 어렵다. 그리고 이 토끼 귀 모양의 반응생성물을 통하여 차후형성될 캐패시터에 누설전류가 발생할 수 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 백금과 의 식각선택성이 높은 마스크 물질과 식각가스를 사용하여 신뢰성 있는 백금식각방법을 제공하는 데 그 목적이 있다.
도 1a 내지 1d는 종래 백금식각방법을 나타낸 공정단면도
도 2는 마스크와 식각가스에 따른 백금(Pt)과의 식각선택비를 나타낸 실험데이타도
도 3a 내지 3e는 본 발명 백금식각방법을 나타낸 공정단면도
* 도면의 주요 부분에 대한 부호의 설명
21: 실리콘절연막 22: 글루층
23: 백금층 24: 티타늄 나이트라이드층
25: 감광막
상기의 목적을 달성하기 위한 본 발명 백금식각방법은 절연체상에 백금층을 증착하는 단계와, 상기 백금층상에 상기 백금과 고선택성을 갖는 마스크 형성물질을 증착하는 단계와, 상기 마스크 형성물질을 일정의 스페이서를 갖도록 패터닝하는 단계와, 상기 마스크 형성물질을 이용하여 상기 마스크 형성물질과 상기 백금의 식각선택비가 2이상이 되는 식각가스를 주입하여 상기 백금을 식각하는 것을 특징으로 한다.
본 발명은 백금과 고선택성을 갖는 마스크를 선정하고 그에 맞는 식각가스를 사용하여 백금(Pt)을 식각하는 것에 관한 것이다. 이와 같이 백금과 식각선택비가 높은 마스크를 선정하기 위하여 여러 가지 마스크 형성물질과 여러종류의 식각가스를 주입하여 백금(Pt)을 식각하는 실험을 하였다.
도면을 참조하여 여러 가지 식각가스를 주입하였을 때 마스크의 백금과의 식각선택비에 대하여 설명하면 다음과 같다.
도 2는 백금과의 식각선택성을 그래프로 나타낸 것으로 마스크에는 감광막(Photoresist:PR)과 실리콘산화막(SiO2)과 티타늄 나이트라이드(TiN)와 티타늄(Ti)과 알루미늄(Al)을 사용하였다. 그리고 식각가스로는 HBr+O2가스, Ar+Cl2가스, Cl2+O2가스, CF4+O2가스를 각각 사용하였다. 상기와 같은 마스크에 상기의 식각가스를 각각 주입하였을 때 백금과의 식각선택비는 다음과 같다.
우선 마스크로 감광막(PR)을 사용하였을 때는 HBr+O2가스와 Ar+Cl2가스와 Cl2+O2가스와 CF4+O2가스에 따른 백금(Pt)과의 식각선택비는 1:1이하를 나타내었다.
그리고 마스크로 실리콘 산화막(SiO2)을 사용하였을 때도 HBr+O2가스와 Cl2+O2가스에서만 1.2:1의 식각선택비를 갖었고 나머지 가스에 대해서는 1:1이하의 선택비를 나타내었다.
그리고 TiN을 마스크로 사용하였을 때는 식각가스로 HBr+O2가스를 사용하였을 때 백금과 30:1의 식각선택비를 나타내었고, Cl2+O2가스를 사용하였을 때는 10:1의 식각선택비를 나타내었다.
그리고 Ti를 마스크로 사용하였을 때는 식각가스로 HBr+O2가스를 사용하였을 때 백금과 50:1의 식각선택비를 나타내었고, Cl2+O2가스를 사용하였을 경우에는 20:1의 식각선택비를 나타내었다.
그리고 알루미늄을 마스크로 사용하였을 때는 식각가스로 플로린원자 계열의 가스, 예를들어 CF4+O2가스를 사용하면 백금과 50:1의 식각선택비를 나타내었다.
상기와 같은 실험결과를 참조하여 도면과 함께 본 발명 백금식각방법에 대하여 설명하면 다음과 같다.
도 3a 내지 3e는 본 발명 백금식각방법을 나타낸 공정단면도이다.
본 발명 백금식각방법은 도 3a에 도시한 바와 같이 실리콘절연막(21)상에 티타늄(Ti)과 티타늄나이트라이드(TiN)를 각각 100Å씩 차례로 스퍼터링으로 증착하여 글루층(22)을 형성한다. 그리고 상기 티타늄나이트라이드(TiN)상에 백금층(23)을 2500∼3000Å의 두께가 되도록 스퍼터링으로 증착한다. 그리고 상기 백금층(23)상에 티타늄나이트라이드층(24)을 600Å의 두께를 갖도록 형성한다. 이때 티타늄나이트라이드층(24) 대신에 티타늄층이나 알루미늄합금층(Al,Al/AlSi,AlSiCu)을 증착할 수도 있다. 그리고 마스크 형성물질인 티타늄나이트라이드층(24)이나 티타늄층이나 알루미늄합금층상에 비전도성 물질로써 실리콘산화막(SiO2)이나 실리콘질화막(Si3N4)이나 감광막(Photoresist)을 더 증착하여도 된다.
도 3b에 도시한 바와 같이 상기 티타늄 나이트라이드층(24)상에 감광막(25)을 7500Å의 두께를 갖도록 도포한 후 0.43㎛ 피치(0.21스페이스)를 갖는 KrF 스테퍼(srepper)를 사용하여 선택적으로 패터닝한다.
도 3c에 도시한 바와 같이 상기 패터닝된 감광막(25)을 마스크로 Cl2+HBr가스를 주입하여 티타늄나이트라이드(24)층을 식각한다. 이후에 상기 감광막(25)을 제거한다. 그리고 상기 티타늄 나이트라이드층(24)상에 비전도성물질이 더 증착되었을 때는 패터닝된 감광막을 마스크로 비전도성물질을 식각한 후에 식각된 비전도성물질을 마스크로 이용하여 티타늄 나이트라이드층(24)을 식각한다.
도 3d에 도시한 바와 같이 마스크로 티타늄 나이트라이드층(24)를 사용하였을 때는 25HBr+25O2가스를 5m Torr의 압력에서 고주파수공급기로는 300∼600w(13.56MHz) 범위의 에너지를 가하고, 저수파수공급기로는 0∼100w(450kHz)범위의 에너지를 가하여 200초동안 백금층(23)을 식각하는 공정을 진행한다.
또는 알루미늄합금층을 마스크로 사용하였을 때는 식각가스로 플로린 베이스 가스로써 CFx나 CyFx나 C2F6나 C3F8가스와 O2가스를 사용하는데 예를 들어 50CF4+5O2가스를 사용할 때는 5m Torr의 압력에서 고주파수 공급기로는 300∼600w(13.56MHz) 범위의 에너지를 가하고 저주파수 공급기로는 0∼100w(450kHz) 범위의 에너지를 가하여 300초동안 백금층(23)을 식각하는 공정을 진행한다. 차후에 백금층(23)을 식각할 때 반응생성물이 발생할 수 있는데 티타늄 계열의 마스크를 사용하였을 경우에는 HBr+O2가스나 Cl2+O2가스를 사용하여 제거하고, 알루미늄합금층을 마스크로 사용하였을 경우에는 플로린원자 계열의 가스를 사용하여 반응생성물을 제거한다. 참고로 반응생성물의 구성성분은 백금(Pt)이 70%정도이고 C,H,O가 30%정도이다.
그리고 도 3e에 도시한 바와 같이 남은 티타늄 나이트라이드층(TiN)과 글루층(22)을 식각한다.
상기와 같은 본 발명 백금식각방법은 다음과 같은 효과가 있다.
첫째, 감광막 또는 하드마스크의 두께를 높이지 않고도 백금과 고선택성을 갖는 마스크를 이용하여 안정되게 백금을 식각할 수 있다.
둘째, 백금과 식각선택성이 좋은 마스크를 이용하므로 백금의 측면에 반응부산물이 생성되는 것을 방지하여 차후에 질좋은 유전체막을 형성할 수 있다.
셋째, 마스크와 백금사이에 발생하는 접촉성(adhesion) 문제를 피할 수 있고 이에따라서 백금의 포토공정이 용이해지므로 공정의 신뢰성이 높아진다.

Claims (8)

  1. 절연체상에 백금층을 증착하는 단계,
    상기 백금층상에 상기 백금과 고선택성을 갖는 마스크 형성물질을 증착하는 단계,
    상기 마스크 형성물질을 일정의 스페이서를 갖도록 패터닝하는 단계,
    상기 마스크 형성물질을 이용하여 상기 마스크 형성물질과 상기 백금의 식각선택비가 2이상이 되는 식각가스를 주입하여 상기 백금을 식각하는 단계를 특징으로 하는 백금식각방법.
  2. 제 1 항에 있어서, 마스크 형성물질에는 티타늄이나 티타늄 나이트라이드나 알루미늄 합금(Al,Al/AlSi,AlSiCu)을 사용하는 것을 특징으로 하는 백금식각방법.
  3. 제 2 항에 있어서, 상기 마스크 형성물질로 티타늄이나 티타늄 나이트라이드를 사용할 때 식각가스로는 HBr+O2가스나 Cl2+O2가스를 주입함을 특징으로 하는 백금식각방법.
  4. 제 2 항에 있어서, 상기 마스크 형성물질로 알루미늄 합금을 사용할 때 식각가스로는 플로린 베이스 가스로써 CFx나 CyFx나 C2F6나 C3F8가스와 O2가스를 주입함을 특징으로 하는 백금식각방법.
  5. 절연체 상에 글루층을 증착하는 단계,
    상기 글루층상에 백금을 증착하는 단계,
    상기 백금상에 상기 백금과 고선택성을 갖는 마스크 형성물질을 증착하는 단계,
    상기 마스크 형성물질을 일정의 스페이서를 갖도록 패터닝하는 단계,
    상기 패터닝된 마스크 형성물질을 이용하여 상기 마스크 형성물질과 상기 백금의 식각선택비가 2이상이 되는 식각가스를 주입하여 상기 백금을 식각하는 단계,
    상기 마스크 형성물질과 상기 백금을 마스크로 이용하여 상기 글루층을 식각하는 단계를 포함하는 것을 특징으로 하는 백금식각방법.
  6. 제 5 항에 있어서, 마스크 형성물질에는 티타늄이나 티타늄 나이트라이드나 알루미늄 합금(Al,Al/AlSi,AlSiCu)을 사용하는 것을 특징으로 하는 백금식각방법.
  7. 제 6 항에 있어서, 상기 마스크 형성물질로 티타늄이나 티타늄 나이트라이드를 사용할 때 식각가스로는 HBr+O2가스나 Cl2+O2가스를 주입함을 특징으로 하는 백금식각방법.
  8. 제 6 항에 있어서, 상기 마스크 형성물질로 알루미늄 합금을 사용할 때 식각가스로는 플로린 베이스 가스로써 CFx나 CyFx나 C2F6나 C3F8가스와 O2가스를 주입함을 특징으로 하는 백금식각방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100407983B1 (ko) * 1997-12-29 2004-03-20 주식회사 하이닉스반도체 백금식각방법
US6287975B1 (en) * 1998-01-20 2001-09-11 Tegal Corporation Method for using a hard mask for critical dimension growth containment
DE19849542C2 (de) * 1998-10-27 2002-07-11 Infineon Technologies Ag Verfahren zur Herstellung eines Kondensators
US6420272B1 (en) * 1999-12-14 2002-07-16 Infineon Technologies A G Method for removal of hard mask used to define noble metal electrode
US6261967B1 (en) * 2000-02-09 2001-07-17 Infineon Technologies North America Corp. Easy to remove hard mask layer for semiconductor device fabrication
US6350699B1 (en) * 2000-05-30 2002-02-26 Sharp Laboratories Of America, Inc. Method for anisotropic plasma etching using non-chlorofluorocarbon, fluorine-based chemistry
JP3993972B2 (ja) * 2000-08-25 2007-10-17 富士通株式会社 半導体装置の製造方法と半導体装置
KR100825130B1 (ko) * 2001-07-06 2008-04-24 어플라이드 머티어리얼스, 인코포레이티드 금속 에칭 공정 동안 플라즈마 에칭 챔버내에서 파티클을감소시키는 방법
JP4865978B2 (ja) 2002-02-28 2012-02-01 富士通セミコンダクター株式会社 半導体装置の製造方法
KR100978250B1 (ko) * 2002-11-22 2010-08-26 엘지디스플레이 주식회사 패턴형성방법 및 이를 이용한 전기소자 제조방법
JP4519512B2 (ja) * 2004-04-28 2010-08-04 株式会社半導体エネルギー研究所 半導体装置の作製方法、除去方法
US9117652B2 (en) * 2013-06-18 2015-08-25 International Business Machines Corporation Nanoporous structures by reactive ion etching
CN111945128A (zh) * 2020-08-18 2020-11-17 江苏能华微电子科技发展有限公司 一种提高铂与衬底黏附性的方法及其产品

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3460347B2 (ja) * 1994-03-30 2003-10-27 松下電器産業株式会社 半導体装置の製造方法
JP3122579B2 (ja) * 1994-07-27 2001-01-09 シャープ株式会社 Pt膜のエッチング方法
KR100413649B1 (ko) * 1996-01-26 2004-04-28 마츠시타 덴끼 산교 가부시키가이샤 반도체장치의제조방법
JP3388089B2 (ja) * 1996-04-25 2003-03-17 シャープ株式会社 不揮発性半導体メモリ素子の製造方法
DE19728473A1 (de) * 1997-07-03 1999-01-07 Siemens Ag Strukturierungsverfahren

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