KR19990036606A - 전계 방사형 전자원 및 그 제조 방법 및 그 용도 - Google Patents

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Abstract

도전성 기판(1)과, 도전성 기판의 일 표면측에 형성되고 산화 또는 질화된 나노 구조를 가지는 다공질 폴리실리콘층(6)과, 이 다공질 폴리실리콘층 상에 형성된 금속 박막(7)을 구비하고, 금속 박막을 전도성 기판에 대해 양극으로 하여 전압을 인가함으로써 금속 박막을 통해 전자선을 방사하는 것을 특징으로 한다.

Description

전계 방사형 전자원 및 그 제조 방법 및 그 용도
본발명은 물질의 일함수 이상의 전계를 물질 표면에 인가해서 물질 표면에서 전자를 방출시키는 전계 방사형 전자원에 관한 것으로, 특히 반도체 재료를 2개의 전극 사이에 끼워서 양 전극에 전압을 인가하여 전자선을 방출하도록 한 전계 방사형 전자원 및 그 제조 방법 및 그 용도에 관한 것이다.
종래에는 전계 방사형 전자원으로 예를들어 미국 특허 3665241호 등에 개시되어 있는 이른바 스핀트(spindt)형 전극으로 불리는 것이 있다. 이 스핀트형 전극은 미소한 삼각추 형상의 이미터 칩을 다수 배치한 기판과, 이미터 칩의 선단부를 노출시키는 방사홀을 가짐과 동시에 이미터 칩에 대해 절연된 형태로 배치된 게이트층을 구비하고, 진공 중에서 이미터 칩을 게이트층에 대해 음극으로 해서 고전압을 인가함으로써 이미터 칩 선단에서 방사홀을 통해 전자선을 방사하는 것이다.
그러나, 스핀트형 전극은 제조 프로세스가 복잡하고, 다수의 삼각추 형상의 이미터 칩을 정밀하게 구성하기가 어려우며, 예를들어 평면 발광 장치나 디스플레이 등에 응용할 경우 대(大)면적화가 어렵다는 문제가 있었다. 또, 스핀트형 전극은 전계가 이미터 칩의 선단에 집중되므로, 이미터 칩 선단 주위의 진공도가 낮아서 잔류 가스가 존재할 경우, 방사된 전자에 의해 잔류 가스가 플러스 이온으로 이온화되고, 플러스 이온이 이미터 칩의 선단에 충돌하게 되므로, 이로 인해 이미터 칩의 선단이 손상(예를들어 이온 충격에 따른 손상)되어 방사되는 전자의 전류 밀도와 효율 등이 불안정해지거나 이미터 칩의 수명이 짧아지는 문제가 발생한다. 따라서, 스핀트형 전극에서는 이러한 문제의 발생을 막기 위해 고진공(10-5Pa∼10-6Pa)에서 사용할 필요가 있어 비용이 상승하고, 취급이 번거로워지는 결점이 있다.
이러한 결점을 개선하기 위해, MIM(Metal Insulator Metal) 방식과 MOS(Metal Oxide Semiconductor)형 전계 방사형 전자원이 제안되었다. 전자는 금속-절연막-금속, 후자는 금속-산화막-반도체의 적층 구조를 가지는 평면형 전계 방사형 전자원이다. 그러나, 이러한 타입의 전계 방사형 전자원에서 전자의 방사 효율을 높이기 위해서는 (많은 전자를 방사시키기 위해서는) 상기 절연막과 상기 산화막의 막두께를 얇게 할 필요가 있는데, 상기 절연막과 상기 산화막의 막두께를 너무 얇게 하면 상기 적층 구조의 상하 전극간에 전압을 인가했을 때 절연 파괴를 일으킬 우려가 있으므로, 이러한 절연 파괴를 방지하기 위해서는 상기 절연막과 상기 산화막의 막두께의 박막화에 제약이 있다. 따라서, 전자의 방출 효율(인출 효율)을 그다지 높게 할 수 없다는 문제가 있다.
또, 최근에는 특개평 8-250766호 공보에 개시되어 있는 것과 같이, 실리콘 기판 등의 단결정 반도체 기판을 사용하고, 그 반도체 기판의 일 표면을 양극 산화하여 다공질 반도체층(예를들어 다공질(porous) 실리콘층)을 형성하고, 그 다공질 반도체층 상에 금속 박막을 형성하고, 반도체 기판과 금속 박막 사이에 전압을 인가해서 전자를 방사시키도록 구성한 전계 방사형 전자원이 제안되어 있다. 또, 특개평 9-259795호 공보에 개시되어 있듯이, 상기 구성을 갖는 전계 방사형 전자원을 이용한 표시 장치가 제안되어 있다. 여기에서는, 실리콘층이 단결정인 경우에는 (100)방향이 면에 수직하게 배향되어 있는 것이 다공질 실리콘층의 전자 방사 효율 면에서 바람직하다고 되어 있다. 그 이유는 (100)면 실리콘층은 나노미터 오더(nanometer order) 내경의 홀 및 실리콘 결정이 표면에 수직하게 배향되기 때문으로 추정된다고 되어 있다.
그러나, 전자인 특개평 8-250766호 공보에 개시된 전계 방사형 전자원에서는 기판으로 반도체 기판이 이용되고 있기 때문에 대면적화와 비용 절감화가 어렵다는 문제가 있다. 또 전자인 특개평 8-250766호 공보에 기재된 구조 및 후자인 특개평 9-259795호 공보에 기재된 구조에서는 전자 방출시에 소위 펌핑 현상이 생기기 쉽고 방출 전자량에 무리가 생기기 쉽다. 따라서, 평면 발광 장치나 디스플레이 장치 등에 응용하면 발광 무리가 생기는 문제가 있다.
본발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 제 1 목적은 펌핑 현상을 막아 전자를 안정하게 고효율로 방출할 수 있는 저비용의 전계 방사형 전자원 및 그 제조 방법을 제공하는 데 있다. 또, 제 2 목적은 전계 방사형 전자원을 이용해서 일정하게 발광시킬 수 있는 평면 발광 장치 및 디스플레이 장치를 제공하는 데 있다.
도 1 은 실시형태 1을 도시한 단면도이다.
도 2a∼도 2d 는 실시형태 1의 제조 프로세스를 설명하기 위한 주요 공정 단면도이다.
도 3 은 실시형태 1의 방사 전자의 측정 원리의 설명도이다.
도 4 는 실시형태 1의 전압 전류 특성도이다.
도 5 는 도 4 의 데이터를 Fowler-Nordheim 플롯한 그래프이다.
도 6a 는 실시형태 1의 전자 방출 기구를 설명하는 도면으로, 직류 전압 Vps 를 인가하기 전 상태의 밴드 도면이다.
도 6b 는 실시형태 1의 전자 방출 기구를 설명하는 도면으로, 직류 전압 Vps 를 인가한 상태의 밴드 도면이다.
도 7 은 실시형태 1의 방출 전자 에너지 분포 설명도이다.
도 8 은 실시형태 1의 전류의 시간 경과에 따른 변화를 도시한 그래프이다.
도 9 는 실시형태 1의 전류의 진공도 의존성을 도시한 그래프이다.
도 10a∼도 10c 는 실시형태 2의 제조 프로세스를 설명하기 위한 주요 공정 단면도이다.
도 11a∼도 11c 는 실시형태 2의 제조 프로세스를 설명하기 위한 주요 공정 단면도이다.
도 12 는 실시형태 2의 전압 전류 특성도이다.
도 13 은 도 12 의 데이터를 Fowler-Nordheim 플롯한 그래프이다.
도 14 는 실시형태 2의 전류의 시간 경과에 따른 변화를 도시한 그래프이다.
도 15 는 실시형태 2의 다른 구성예에 따른 양극 산화 처리의 설명도이다.
도 16a∼도 16c 는 실시형태 3의 제조 프로세스를 설명하기 위한 주요 공정 단면도이다.
도 17 은 실시형태 4를 도시한 개략 구성도이다.
도 18 은 실시형태 5를 도시한 주요부 개략 구성도이다.
도 19 는 실시형태 6을 도시한 개략 구성도이다.
그래서 본발명자들은 상기 목적 달성을 위해 예의 연구한 결과, 종래의 상기 특개평 8-250766호 공보에 기재된 구조 및 특개평 9-259795호 공보에 기재된 구조에서는, 실리콘층은 단결정이고 단결정 반도체 기판 전체가 다공질화되어 있기 때문에, 단열성이 높고, 전압이 인가되어 전류가 흐르면 기판 온도가 상승한다는 것을 알아냈다. 그리고, 이 구조에서는 온도 상승으로 인해 전자가 열적으로 여기되고, 또 온도 상승에 의해 반도체 기판의 저항이 저하되고, 전자의 방출량이 늘어나므로, 이로 인해 전자 방출시에 펌핑 현상이 생기기 쉽고, 방출 전자량에 무리가 생기기 쉽다는 것을 알아냈다.
이에 따라, 본발명은 도전성 기판과, 도전성 기판의 일 표면측에 형성되고 산화 또는 질화된 나노 구조를 가지는 다공질 폴리실리콘층과, 상기 다공질 폴리실리콘층 상에 형성된 금속 박막을 구비하고, 금속 박막을 도전성 기판에 대해 양극으로 해서 전압을 인가함으로써 금속 박막을 통해 전자선을 방사하는 것을 특징으로 하는 전계 방사형 전자원을 제공하는 것이다.
본발명에 있어서, 도전성 기판은 전계 방사형 전자원의 음극을 구성함과 동시에 진공중에서 다공질 폴리실리콘층을 지지하는 강도를 가지고, 다공질 폴리실리콘층에 전자를 주입하는 것이다. 따라서, 도전성 기판은 음극을 구성하고 다공질 폴리실리콘층을 지지하는 것이 가능하다면 크롬 등의 금속 기판이어도 되고, 단결정 실리콘 기판 등의 반도체 기판이어도 되며, 또 유리 등의 기판과 기판의 표면에 형성된 도전성 박막으로 구성한 것이어도 된다. 유리 기판 등에 도전성 막을 형성한 기판을 사용할 경우에는 반도체 기판을 사용하는 경우에 비해 전자원의 대면적화 및 저비용화가 가능해진다.
본발명에 있어서, 다공질 폴리실리콘층은 도전성 기판과 금속 박막 사이에 전압을 인가했을 때 전자가 주입되는 부분이다. 이 다공질 폴리실리콘층은 다수의 그레인으로 이루어진 다결정체이고, 각 그레인의 표면에는 산화막 또는 질화막을 가지는 나노 구조가 존재한다. 다공질 폴리실리콘층에 주입된 전자가 나노 구조에 충돌하지 않고 뛰어넘는다는 의사 발리스틱 효과를 가지고 심하게 전자 산란되는 일 없이 다공질 폴리실리콘층 표면에 도달하기 위해서는 나노 구조의 크기가 단결정 실리콘 속의 전자의 평균 자유 행정인 약 50nm보다 작을 필요가 있다. 나노 구조의 크기는 구체적으로는 10nm보다 작은 것이 좋고, 바람직하게는 5nm보다 작은 것이 좋다.
상기 다공질 폴리실리콘은 금속 박막을 도전성 기판에 대해 양극으로 하여 전압을 인가해서 금속 박막을 통해 전자선을 방사시키는 경우에 전계 방사형 전자원이 실질적으로 펌핑 현상을 일으키지 않는 다결정 실리콘층인 것이 바람직하다. 그리고 다공질 폴리실리콘층은 다공도가 높은 폴리실리콘층과 다공도가 낮은 폴리실리콘층이 번갈아 적층된 층이어도 되고, 두께 방향으로 다공도가 연속적으로 변화하는 층이어도 된다. 이 경우에 있어서, 다공질 폴리실리콘층은 표면측에 비해 도전성 기판측의 다공도가 높도록 두께 방향으로 다공도가 연속적으로 변화되는 층이어도 된다. 또, 폴리실리콘층은 언도프 폴리실리콘층인 것이 바람직하다. 언도프 폴리실리콘층의 경우에는 도프된 폴리실리콘층에 비해 전자 방출 효율이 높고, 또 제조하기 쉽다는 이점이 있다.
본발명에 있어서, 금속 박막은 전계 방사형 전자원의 양극을 구성하는 것으로, 다공질 폴리실리콘층에 전계를 인가하는 것이다. 전계 인가에 의해 다공질 폴리실리콘층의 표면에 도달한 전자는 터널 효과에 의해 금속 박막 표면으로부터 방출된다. 도전성 기판과 금속 박막 사이에 인가하는 직류 전압에 의해 얻어지는 전자의 에너지에서 금속 박막의 일함수를 뺀 것이 방출되는 전자의 이상적인 에너지가 되므로, 금속 박막의 일함수는 작을수록 바람직하다.
상기와 같이 구성된 전계 방사형 전자원에서는 전계 방사형 전자원을 진공 챔버내에 도입해서 금속 박막과 대향하는 위치에 컬렉터 전극을 배치하고, 금속 박막과 도전성 기판과의 사이에 직류 전압을 인가함과 동시에 컬렉터 전극과 금속 박막 사이에 직류 전압을 인가함으로써, 금속 박막으로부터 전자가 방출된다. 그리고, 본발명의 전계 방사형 전자원은 안정하게 고효율로 전자를 방출할 수 있는 효과를 가진다.
본발명에 따른 전계 방사형 전자원의 제조 방법은 도전성 기판 상에 폴리실리콘층을 형성하고, 폴리실리콘층을 다공질화하고, 다공질화된 폴리실리콘층을 산화 또는 질화하고, 산화 또는 질화된 다공질 폴리실리콘층 상에 금속 박막으로 이루어진 전극을 형성하는 것을 특징으로 한다.
도전성 기판이 반도체 기판일 경우, 도전성 기판 상의 폴리실리콘층은 LPCVD(Low Pressure Chemical Vapor Deposition)법 또는 스퍼터법으로 형성한다. 또는, 폴리실리콘층은 플라즈마 CVD법으로 비정질 실리콘을 성막한 후 어닐링해서 형성한다. 바람직하게는 LPCVD법이 좋으며, 예를들어 진공도 20Pa, 온도 640℃, 진공 챔버 내를 600sccm으로 실런 가스를 흐르게 하는 조건에서 실시한다. 또, 도전성 기판이 유리 기판에 도전성 박막을 형성한 것일 경우에는 CVD법 등으로 도전성 박막에 비정질 실리콘을 성막한 후 엑시머 레이저로 어닐링해서 폴리실리콘층을 형성한다. 또, 도전성 박막 상에 폴리실리콘층을 형성하는 방법은 이에 한정되지 않고, CGS(Continuous Grain Silicon)법이나 촉매 CVD법 등을 사용할 수도 있다.
또, 폴리실리콘층의 다공질화는 나노 구조가 형성되는 처리, 예를들어 양극 산화 처리 등에 의해 실시된다. 폴리실리콘층의 산화 또는 질화는 급속열산화와 화학적 방법에 의한 산화, 산소 플라즈마에 의한 산화, 질소 플라즈마에 의한 질화, 열적 질화 등애 의해 실시된다. 금속 박막으로 된 전극은 증착이나 스퍼터법으로 형성한다.
이 경우, 상기 폴리실리콘층의 다공질화는 다공도가 높은 폴리실리콘층과 다공도가 낮은 폴리실리콘층이 번갈아 적층되도록 해서 이루어질 수도 있다. 또, 상기 폴리실리콘층의 다공질화는 표면측에 비해 도전성 기판측의 다공도가 높아지도록 두께 방향으로 다공도가 연속적으로 변화하도록 해서 이루어질 수도 있다.
본발명의 전계 방사형 전자원을 이용한 평면 발광 장치는 도전성 기판과 도전성 기판의 일 표면측에 형성되고 산화 또는 질화된 나노 구조를 가지는 다공질 폴리실리콘층과 상기 다공질 폴리실리콘층 상에 형성된 금속 박막을 가지는 전계 방사형 전자원과, 상기 금속 박막에 대향 배치되는 투명 전극을 구비하고, 상기 전자선에 의해 가시광을 발광하는 형광체가 상기 투명 전극에 설치되어 이루어지는 것을 특징으로 한다. 이것은 전계 방사형 전자원에서 방사되는 전자의 방출 각도가 금속 박막 표면에 대해 대략 수직 방향으로 맞추어지므로 수속 전극을 설치할 필요가 없고, 구조가 간단해지며, 박막형 표면 발광 장치를 실현할 수 있다.
본발명의 전계 방사형 전자원을 이용한 디스플레이 장치는 도전성 기판과 도전성 기판의 일 표면측에 형성되고 산화 또는 질화된 나노 구조를 가지는 다공질 폴리실리콘층과 이 다공질 폴리실리콘층 상에 형성된 금속 박막을 가지는 전계 방사형 전자원을 매트릭스 형태로 구성하고, 각 전계 방사형 전자원에 인가하는 상기 전압을 각각 제어하는 수단과, 상기 금속 박막에 대향 배치되는 투명전극을 구비하고, 상기 전자선에 의해 가시광을 발광하는 형광체가 상기 투명 전극에 설치되어 이루어지는 것을 특징으로 한다. 이것은 전계 방사형 전자원에서 방사되는 전자의 방출 각도가 금속 박막 표면에 대해 대략 수직 방향으로 맞추어지므로, 복잡한 섀도우 마스크나 전자 수속 렌즈를 설치할 필요가 없고, 고정밀 디스플레이 장치를 실현할 수 있다.
본발명의 전계 방사형 전자원을 이용한 고체 진공 디바이스는 도전성 기판과 도전성 기판의 일 표면측에 형성되고 산화 또는 질화된 나노 구조를 가지는 다공질 폴리실리콘층과 이 다공질 폴리실리콘층 상에 형성된 금속 박막을 가지는 전계 방사형 전자원과, 양극이 진공 용기 내에 배설되어 이루어지는 것을 특징으로 한다. 이것은 종래의 열전자 방사를 이용한 열 음극을 가지는 고체 진공 디바이스와 같이 가열 수단을 설치할 필요가 없어 소형화할 수 있고, 음극 물질의 증발과 열화를 억제할 수 있으며, 수명이 긴 고체 진공 디바이스를 실현할 수 있다.
본발명의 목적 및 특징은 이하에 기술한 바람직한 실시형태 및 첨부도면에 의해 명확해진다.
본출원은 일본 특원평 9-249185 및 9-333326에 근거한다.
(실시형태 1)
도 1 에 본실시형태의 전계 방사형 전자원(10)의 개략 구성도를, 도 2a∼도 2d 에 전계 방사형 전자원(10) 제조 방법의 주요 공정 단면도를 도시한다. 본실시형태에서는 도전성 기판으로 n형 실리콘 기판(1)(저항률이 약 0.1Ω㎝인 (100)기판)을 사용한다.
도 1 에서와 같이, 본실시형태의 전계 방사형 전자원(10)은 n형 실리콘 기판(1)과, 오믹 전극(2)과, 폴리실리콘층(5)과, 급속 열산화된 다공질 폴리실리콘층(6)과, 금속 박막인 금박막(7)을 가지고 구성된다.
n형 실리콘 기판(1)과 오믹전극(2)은 도전성 기판을 구성하고 있다.
급속 열산화된 폴리실리콘층(5)은 n형 실리콘 기판(1)의 상층에 형성되어 있고, 급속 열산화된 다공질 폴리실리콘층(6)이 그 상층에 형성되어 있다. 본실시형태에서는 다공질 폴리실리콘층에 급속 열산화를 실시하고 있지만, 급속 열산화에 한정되지 않고 화학적 방법에 의해 산화할 수도 있다. 또, 산화에 한정되지 않고 질화할 수도 있다.
급속 열산화된 다공질 폴리실리콘층(6)은 다수의 그레인을 가지고 구성되어 있고, 이 각 그레인은 주로 표면에 나노 구조를 가지고 있다. 이 나노 구조의 크기는 단결정 실리콘 속의 전자의 평균 자유 행정인 약 50nm보다 작은 것으로 되어 있다. 나노 구조의 크기는 구체적으로는 10nm보다 작은 것으로, 바람직하게는 약 5nm보다 작은 것이 좋다.
금박막(7)은 급속 열산화된 다공질 폴리실리콘층(6)의 상층에 있고 일함수가 작은 금으로 형성되어 있는 박막이다. 금속 박막은 금박막(7)에 한정되는 것이 아니고, 일함수가 작은 금속이면 된다. 금 이외에 알루미늄, 크롬, 텅스텐, 니켈, 백금 등일 수도 있다. 알루미늄의 일함수는 4.28eV, 크롬의 일함수는 4.50eV, 텅스텐의 일함수는 4.55eV, 니켈의 일함수는 5.15eV, 금의 일함수는 5.10eV, 백금의 일함수는 5.65eV이다(Journal of Applied Physics, Vol.48 p4729-(1977)).
이하, 전계 방사형 전자원(10)의 제조 방법을 도 2a∼도 2d 를 참조해서 설명한다.
먼저, n형 실리콘 기판(1)의 이면에 오믹 전극(2)을 형성한 후, n형 실리콘 기판(1)의 표면에 막두께가 약 1.5㎛인 언도프 폴리실리콘층(3)을 형성하는 것으로 도 2a 에 도시한 구조를 얻을 수 있다. 도전성 기판 상의 폴리실리콘층(3)은 LPCVD(Low Pressure Chemical Vapor Deposition)법에 의해, 진공도 20Pa, 온도 640℃, 진공 챔버 내를 600sccm으로 실런 가스를 흐르게 하는 조건에서 형성한다.
다음으로, 55wt%인 불화수소 수용액과 에탄올을 약 1:1로 혼합한 혼합액으로 된 전해액을 사용하고, 백금 전극(도시하지 않음)을 음극, n형 실리콘 기판(1)(오믹 전극(2))을 양극으로 해서 폴리실리콘층(3)에 광 조사를 하면서 정전류로 양극 산화 처리를 함으로써, 다공질 폴리실리콘층(4)(이하, PPS층(4)이라 함)이 형성되어 도 2b 에 도시한 구조가 얻어진다. 본실시형태에서는 양극 산화 처리의 조건으로 전류 밀도를 10mA/㎠ 일정, 양극 산화 시간을 30초로 하고, 이와 더불어 양극 산화중에 500W의 텅스텐 램프로 폴리실리콘층(3)의 표면에 광조사를 했다. 그 결과, 본실시형태에서는 막두께가 약 1㎛인 다공질 폴리실리콘층(4)이 형성되었다. 또, 본실시형태에서는 폴리실리콘층(3)의 일부를 다공질화하고 있지만, 폴리실리콘층(3) 전부를 다공질화할 수도 있다.
다음으로, 급속 열산화(RTO; Rapid Thermal Oxidation) 기술로 PPS층(4)의 급속 열산화를 수행함으로써 도 2c 에 도시한 구조를 얻을 수 있다. 여기에, 도 2c 에서 (5)는 폴리실리콘층을, (6)은 급속 열산화된 PPS층(이하, RTO-PPS층(6)이라 함)을 나타낸다. 급속 열산화 조건으로는 산화 온도를 900℃, 산화 시간을 1시간으로 했다. 또, 본실시형태에서는 PPS층(4)의 산화를 급속 열산화로 수행하므로, 수 초로 산화 온도까지 상승할 수 있고, 통상의 노심(reactor core)관 타입 산화 장치에서 문제가 되는 입로(入爐)시의 산화를 억제할 수 있다.
그후, RTO-PPS층(6) 상에 금속 박막인 금박막(7)을 예를들어 증착에 의해 형성함으로써 도 1 및 도 2d 에 도시한 구조의 전계 방사형 전자원(10)을 얻을 수 있다. 여기서, 본실시형태에서는 금박막(7)의 막두께를 약 10nm로 했지만, 이 막두께는 특별히 한정된 것은 아니다. 또, 전계 방사형 전자원(10)은 금박막(7)을 전극의 양극(애노드)으로 하고, 오믹 전극(2)을 음극(캐소드)으로 하는 다이오드가 구성된다.
이하, 본실시형태의 전계 방사형 전자원(10)의 특성에 대해 설명한다.
상술한 전계 방사형 전자원(10)을 진공 챔버(도시하지 않음)내에 도입해서 도 3에 도시한 바와 같이 금 박막(7)과 대향하는 위치에 컬렉터 전극(21)(방사 전자 수집 전극)을 배치하고, 진공 챔버 내의 진공도를 약 5×10-5Pa로 해서 금 박막(7)과 오믹 전극(2) 사이에 직류 전압 Vps을 인가함과 동시에 컬렉터 전극(21)과 금박막(7) 사이에 직류 전압 Vc를 인가하는 것에 의해, 금박막(7)과 오믹 전극(2) 사이에 흐르는 다이오드 전류 Ips와, 전계 방사형 전자원(10)에서 금박막(7)을 통해 방사되는 전자 e-(또, 도 3 의 점선은 방사 전자 흐름을 나타낸다)에 의해 컬렉터 전극(21)과 금박막(7) 사이에 흐르는 방출 전자 전류 Ie를 측정한 결과를 도 4에 도시한다. 여기서, 금박막(7)은 오믹 전극(2)(즉, n형 실리콘 기판(1))에 대해 양극으로 해서 직류 전압 Vps을 인가하고, 컬렉터 전극(21)은 금박막(7)에 대해 양극으로 해서 직류 전압 Vc를 인가한다.
도 4 의 가로축은 직류 전압 Vps의 값을, 세로축은 전류 밀도를 나타내고, 도면 중 a(○)가 다이오드 전류 Ips 값을, 도면 중 b(●)가 방출 전자 전류 Ie를 나타낸다. 직류 전압 Vc는 100V로 일정하게 했다.
도 4 에서도 알 수 있듯이, 방출 전자 전류 Ie 는 직류 전압 Vps이 양일 때에만 관측되고, 직류 전압 Vps 값을 증가시킴에 따라 다이오드 전류 Ips 및 방출 전자 전류 Ie도 증가했다. 예를들어, 직류 전압 Vps을 15V로 했을 때, 다이오드 전류 Ips의 전류 밀도는 약 100㎃/㎠, 방출 전자 전류 Ie의 전류 밀도는 10㎂/㎠이다. 이 방출 전자 밀도 Ie의 값은 종래예에서 설명한 단결정 실리콘 기판의 표면을 다공질화해서 실현되는 전계 방사형 전자원에 비해 큰 값이므로(예를들어 전자 정보 통신 학회 ED 96-141, P41-46에 의하면 직류 전압 Vps을 15V로 했을 때, 다이오드 전류 Ips의 전류 밀도는 약 40㎃/㎠, 방출 전자 전류 Ie의 전류 밀도는 약 1㎂/㎠이다) 본실시형태의 전계 방사형 전자원의 전자 방출 효율이 높음을 알 수 있다.
도 5 에 이 방출 전자 전류 Ie와 직류 전압 Vps에 관한 데이터를 Fowler-Nordheim(파울러-노드하임) 플롯한 결과를 도시한다. 도 5 에서 각 데이터가 직선상에 실리므로, 이 방출 전자 전류 Ie는 양자적 터널 효과에 의한 전자 방출에 따른 전류로 추정된다. 이때의 전자 방출 기구를 도 6a 및 도 6b 의 에너지 밴드 도면에 따라 설명한다. 도 6a 및 도 6b 에서 N+-Si는 n형 실리콘 기판(1)을, RTO-PPS은 상술한 RTO-PPS층(6)을, SiOx는 RTO-PPS층(6)의 최표면에 형성된 산화 실리콘 박막, Au는 금박막(7)을, EF는 페르미 레벨(Fermi level)을, EVAC는 진공 레벨을 각각 나타낸다. 또, 도 6a 는 직류 전압 Vps 인가전의 상태를 나타내고, 도 6b 는 직류 전압 Vps을 인가했을 때의 상태를 나타낸다. 금박막(7)을 n형 실리콘 기판(1)에 대해 양극으로 해서 직류 전압 Vps을 인가하고, 이 직류 전압 Vps이 소정값(임계값)에 도달하면 도 6b 에서와 같이 n형 실리콘 기판(1) 측에서 RTO-PPS층(6)으로 열적 여기에 의해 전자 e-가 주입된다. 이때, 직류 전압 Vps의 대부분은 반절연성 RTO-PPS층(6)에 걸려 있으므로, 주입된 전자 e-는 RTO-PPS층(6)내에 존재하는 강전계(평균 전계는 약 105V/㎝)에 의해 드리프트되고, 불규칙한 포텐셜, 격자 등의 산란에 의해 운동 에너지를 잃으면서 표면 쪽으로 간다(이 과정에서는 충돌 전리에 의한 전자 배가도 있을 수 있다). RTO-PPS층(6) 표면에 도달한 전자 e-는 열 평형 상태보다 높은 운동 에너지를 가진 소위 핫 일렉트론(열전자)으로 생각되고, 전계 효과에 의해 RTO-PPS층(6)의 최표면에 형성된 SiOx의 서브 밴드를 통해 금박막(7)을 용이하게 터널링해서 외부로 방출되는 것으로 추정된다.
이 이론을 확인하기 위해서, 본실시형태에 따른 전계 방사형 전자원(10)으로부터 방사되는 전자의 에너지 N(E)의 에너지 분포를 측정한 결과를 도 7에 도시한다. 도 7 에 있어서, a는 전류 전압 Vps을 12V로 한 경우, b는 직류 전압 Vps을 15V로 한 경우, c는 직류 전압 Vps을 18V로 한 경우를 각각 나타낸다. 도 7에서, 전자의 에너지 N(E)의 에너지 분포는 비교적 넓고, 게다가 수 eV의 고 에너지 성분을 포함하고 있으며, 인가하는 직류 전압 Vps이 증가함에 따라 피크 전위가 고 에너지 측으로 시프트됨을 알았다. 따라서, RTO-PPS층(6)에서의 전자 산란은 적고, RTO-PPS층(6) 표면측에 도달한 전자는 충분한 에너지를 가지는 핫 일렉트론이라고 생각할 수 있다. 또, 도 6b 에서 점선으로 나타낸 원 A내의 그림은 방출 직전의 전자의 에너지 분포 n(E)와 터널 방출 효율 T(E)와의 관계를 정성적(定性的)으로 나타낸 것으로, 방출 전자의 에너지 N(E)의 에너지 분포의 형상은 n(E)와 T(E)의 곱셈에 의해 결정된다(N(E) = n(E) T(E)). 예를들어, 직류 전압 Vps의 전압이 증가하면 n(E)는 고 에너지 측 테일 성분이 증가하도록 변화하고, 그 결과로 N(E)도 전체적으로 고 에너지 측으로 시프트된다.
또, 열 평형 상태로까지 완화되어 버리는 강한 산란을 전자가 받고 있지 않다는 것은 RTO-PPS층(6) 내에서의 에너지 손실, 즉 열적 손실이 적다는 것을 의미하므로, 방출 전자 전류 Ie의 효율이 높아서 안정적으로 전자를 방출할 수 있다고 생각할 수 있다. 도 8 은 본실시형태의 전계 방사형 전자원(10)의 다이오드 전류 Ie 각각의 시간 경과에 따른 변화를 나타낸 그래프로, 가로축이 시간, 세로축이 전류 밀도이다. 그리고, 도면 중 a가 다이오드 전류 Ips를, 도면중 b가 방출 전자 전류 Ie를 나타낸다. 도 8 은 직류 전압 Vps를 15V로 일정, 직류 전압 Vc를 100V로 일정하게 했을 경우의 결과이다. 도 8 에서 알 수 있듯이, 본실시형태의 전계 방사형 전자원(10)에서는 다이오드 전류 Ips, 방출 전자 전류 Ie 양쪽 모두 펌핑 현상은 관측되지 않고, 시간이 경과해도 거의 일정한 다이오드 전류 Ips 및 방출 전자 전류 Ie를 유지할 수 있다. 이것은, RTO-PPS층(6)의 각 그레인의 표면이 다공질화되고 중심부분은 결정 상태가 유지됨에 따라 전압 인가에 의해 생긴 열이 상기 결정 상태 부분을 전도해서 외부로 방출되어 단결정인 경우에 비해 온도 상승이 적은 것에 따른 것으로 생각할 수 있다. 이러한 방출 전자 전류 Ie의 시간 경과에 따른 변화가 적은 안정된 특성은 종래의 MIM 방식이나 단결정 실리콘 기판의 표면을 다공질화해서 실현되는 전계 방사형 전자원으로는 얻을 수 없는 특성으로, 본발명의 구조를 채용함으로써 얻을 수 있는 특성이다.
다음으로, 본실시형태에 따른 전계 방사형 전자선(10)의 방출 전자 전류 Ie의 진공도 의존성에 대해 설명한다. 도 9 는 본실시형태에 따른 전계 방사형 전자원(10)의 주위를 Ar 가스 분위기로 만들어 진공도를 변화시켰을 때의 다이오드 전류 Ips 및 방출 전자 전류 Ie의 변화를 도시한다. 도 9 는 가로축이 진공도, 세로축이 전류 밀도이고, 도면 중 a(○)가 다이오드 전류 Ips를, 도면 중 b(●)가 방출 전자 전류 Ie를 나타낸다. 도 9 에서 진공도가 약 10-5Pa∼약 1Pa 범위에서는 거의 일정한 방출 전자 전류 Ie 가 얻어지므로, 방출 전자 전류 Ie의 진공도 의존성이 작음을 알 수 있다. 즉, 본실시형태에 따른 전계 방사형 전자원(10)은 전자 방출 특성의 진공도 의존성이 작으므로, 진공도가 다소 변화하더라도 안정하게 전자를 효율적으로 방출(방사)할 수 있고, 저진공도에서도 양호한 전자 방출 특성을 얻을 수 있어 종래와 같이 고 진공에서 사용할 필요가 없으므로 전계 방사형 전자원(10)을 이용하는 장치의 저비용화를 꾀할 수 있고, 취급이 용이해진다.
본실시형태에서는 도전성 기판으로 n형 실리콘 기판(1)(저항률이 약 0.1Ω㎝인 (100)기판)을 사용하고 있지만, 도전성 기판은 n형 실리콘 기판에 한정되는 것은 아니다. 예를들어 금속 기판, 유리 기판 등에 투명 도전성 박막(예를들어 ITO; indium tin oxide)이나 백금이나 크롬 등의 금속 박막을 형성한 기판 등을 사용할 수도 있고, n형 실리콘 기판 등과 같은 반도체 기판을 이용하는 경우에 비해 대면적화 및 저비용화할 수 있다.
(실시형태 2)
본실시형태에 따른 전계 방사형 전자원(10)의 기본 구성은 도 1 에 도시한 실시형태 1과 거의 동일하므로, 동일한 부분에 대해서는 설명을 생략한다. 본실시형태에 따른 전계 방사형 전자원(10)의 구성이 상기 실시형태 1에 따른 전계 방사형 전자원(10)의 구성과 다른 점은 다공질 폴리실리콘층(6)이 다공도가 높은 폴리실리콘층(6b)과 다공도가 낮은 폴리실리콘층(6a)이 교대로 적층되어 이루어진다는 점이다. 본실시형태에서도 실시형태 1과 마찬가지로 도전성 기판으로 n형 실리콘 기판(1)(저항률이 약 0.1Ω㎝인 (100) 기판)을 사용한다.
이하, 전계 방사형 전자원(10)의 제조 방법을 도 10a∼도 11c를 참조해서 설명한다.
먼저, n형 실리콘 기판(1)의 이면에 오믹 전극(2)을 형성한 후, n형 실리콘 기판(1)의 표면에 막두께가 1.5㎛인 언도프 폴리실리콘층(3)을 형성하는 것에 의해 도 10a 에 도시한 구조를 얻을 수 있다.
다음으로, 55wt%인 불화수소 수용액과 에탄올을 약 1:1로 혼합한 혼합액으로 된 전해액을 사용하고, 백금 전극(도시하지 않음)을 음극, n형 실리콘 기판(1)(오믹 전극(2))을 양극으로 해서 폴리실리콘층(3)에 광 조사를 수행하면서 정전류로 양극 산화처리를 수행한다. 여기서, 양극 산화 처리는 다음과 같은 순서로 실시했다. 양극 산화 처리의 조건으로 전류 밀도를 2.5mA/㎠ 일정, 양극 산화 시간을 4초로 하는 제 1 조건과, 전류 밀도를 20mA/㎠ 일정, 양극 산화 시간을 5초로 하는 제 2 조건을 설정하고, 제 1 조건에서의 양극 산화 처리와 제 2 조건에서의 양극 산화 처리를 교대로 3회 반복 수행했다. 단, 양극 산화 중에는 500W의 텅스텐 램프로 표면에 광을 조사했다. 여기서, 제 1 조건에서의 양극 산화가 종료된 시점에서는 폴리실리콘층(3)의 표면측에 다공도가 낮은 다공질 폴리실리콘층(4a)(이하, PPS층(4a)이라 함)이 형성되어 도 10b 에 도시한 구조가 얻어진다. 그후, 제 2 조건에서의 양극 산화가 종료된 시점에서는 상기 다공질 폴리실리콘층(4a)보다도 n형 실리콘 기판(1) 측에 PPS층(4a)보다 다공도가 높은 다공질 폴리실리콘층(4b)(이하, PPS층(4b)이라 함)이 형성되어 도 10c 에 도시한 구조가 얻어진다. 그리고, 제 1 조건, 제 2 조건에서의 양극 산화가 3회씩 종료된 시점에서는 PPS층(4a)과 PPS층(4b)이 번갈아 적층된 도 11a 에 도시한 구조가 얻어진다. 본실시형태에서는 PPS층(4a)과 PPS층(4b)의 적층 구조로 이루어진 다공질 폴리실리콘층의 막두께가 약 1㎛였다. 또, 본실시형태에서는 폴리실리콘층(3)의 일부를 다공질화하고 있지만, 폴리실리콘층(3) 전부를 다공질화할 수도 있다.
다음으로, 급속 열산화(RTO; Rapid Thermal Oxidation) 기술로 모든 PPS층(4a, 4b) 및 폴리실리콘층(3)의 급속 열산화를 수행함으로써 도 11b 에 도시한 구조를 얻을 수 있다. 여기서, 도 11b 의 (5)는 급속 열산화된 폴리실리콘층을, (6)은 급속 열산화된 상기 다공질 폴리실리콘층(이하, RTO-PPS층(6)이라 함)을 나타낸다. 급속 열산화의 조건으로는 산화 온도를 900℃, 산화 시간을 1시간으로 했다. 본실시형태에서는 PPS층(4a, 4b) 및 폴리실리콘층(3)의 산화를 급속 열산화로 행하므로, 수 초로 산화 온도까지 상승할 수 있고, 통상의 노심(reactor core)관 타입 산화 장치에서 문제가 되는 입로(入爐)시의 산화를 억제할 수 있다.
그후, RTO-PPS층(6) 상에 금속 박막인 금박막(7)을 예를들어 증착에 의해 형성함으로써 도 11c 에 도시한 구조의 전계 방사형 전자원(10)을 얻을 수 있다. 여기서, 본실시형태에서는 금박막(7)의 막두께를 약 10nm로 했지만, 이 막두께는 특별히 한정된 것은 아니다. 또, 전계 방사형 전자원(10)은 금박막(7)을 전극의 양극(애노드)으로 하고, 오믹 전극(2)을 음극(캐소드)으로 하는 다이오드가 구성된다.
이하, 본실시형태의 전계 방사형 전자원(10)의 특성에 대해 설명한다.
상술한 전계 방사형 전자원(10)을 진공 챔버(도시하지 않음)내에 도입해서 실시형태 1과 마찬가지로 도 3에 도시한 바와 같이 금 박막(7)과 대향하는 위치에 컬렉터 전극(21)(방사 전자 수집 전극)을 배치하고, 진공 챔버 내의 진공도를 약 5×10-5Pa로 해서 금 박막(7)과 오믹 전극(2) 사이에 직류 전압 Vps을 인가하고, 동시에 컬렉터 전극(21)과 금박막(7) 사이에 직류 전압 Vc를 인가하는 것에 의해, 금박막(7)과 오믹 전극(2) 사이에 흐르는 다이오드 전류 Ips와, 전계 방사형 전자원(10)에서 금박막(7)을 통해 방사되는 전자 e-(또, 도 3 의 점선은 방사 전자 흐름을 나타낸다)에 의해 컬렉터 전극(21)과 금박막(7) 사이에 흐르는 방출 전자 전류 Ie를 측정한 결과를 도 12에 도시한다. 여기서, 금박막(7)은 오믹 전극(2)(즉, n형 실리콘 기판(1))에 대해 양극으로 해서 직류 전압 Vps을 인가하고, 컬렉터 전극(21)은 금박막(7)에 대해 양극으로 해서 직류 전압 Vc를 인가한다.
도 12 의 가로축은 직류 전압 Vps의 값을, 세로축은 전류 밀도를 나타내고, 도면중 a(○)가 다이오드 전류 Ips를, 도면중 b(●)가 방출 전자 전류 Ie를 나타낸다. 또, 직류 전압 Vc는 100V로 일정하게 했다.
도 12 에서도 알 수 있듯이, 본실시형태에서도 실시형태 1과 같이 방출 전자 전류 Ie 는 직류 전압 Vps이 양일 때에만 관측되고, 직류 전압 Vps 값을 증가시킴에 따라 다이오드 전류 Ips 및 방출 전자 전류 Ie도 증가했다. 예를들어, 직류 전압 Vps을 15V로 했을 때, 다이오드 전류 Ips의 전류 밀도는 약 10㎃/㎠, 방출 전자 전류 Ie의 전류 밀도는 약 4㎂/㎠이다. 이 방출 전자 밀도 Ie의 값은 종래예에서 설명한 단결정 실리콘 기판의 표면을 다공질화해서 실현되는 전계 방사형 전자원(특개평 8-250766호 공보 참조)에 비해 큰 값이므로(예를들어 전자 정보 통신 학회 ED 96-141, P41-46에 의하면 직류 전압 Vps을 15V로 했을 때, 다이오드 전류 Ips의 전류 밀도는 약 40㎃/㎠, 방출 전자 전류 Ie 의 전류 밀도는 약 1㎂/㎠이다) 본실시형태의 전계 방사형 전자원의 전자 방출 효율이 높음을 알 수 있다.
도 13 에 이 방출 전자 전류 Ie와 직류 전압 Vps에 관한 데이터를 Fowler-Nordheim(파울러-노드하임) 플롯한 결과를 도시한다. 도 13 에서 각 데이터가 직선상에 실리므로, 이 방출 전자 전류 Ie는 실시형태 1과 마찬가지로 양자적 터널 효과에 의한 전자 방출에 따른 전류로 추정된다.
도 14 는 본실시형태에 따른 전계 방사형 전자원(10)의 다이오드 전류 Ips 및 방출 전자 전류 Ie 각각의 시간 경과에 따른 변화를 나타낸 그래프로, 가로축이 시간, 세로축이 전류 밀도이다. 그리고, 도면 중 a가 다이오드 전류 Ips를, 도면중 b가 방출 전압 전류 Ie를 나타낸다. 도 14 는 직류 전압 Vps를 21V로 일정, 직류 전압 Vc를 100V로 일정하게 했을 경우의 결과이다. 도 14 에서 알 수 있듯이, 본실시형태에 따른 전계 방사형 전자원(10)에서도 실시형태 1과 마찬가지로 다이오드 전류 Ips, 방출 전자 전류 Ie 양쪽 모두 펌핑 현상은 관측되지 않고 시간이 경과해도 거의 일정한 다이오드 전류 Ips 및 방출 전자 전류 Ie를 유지할 수 있다. 이러한 방출 전자 전류 Ie의 시간 경과에 변화가 적은 안정된 특성은 종래의 MIM 방식이나 단결정 실리콘 기판의 표면을 다공질화해서 실현되는 전계 방사형 전자원으로는 얻을 수 없는 특성으로, 본발명의 구조를 채용함으로써 얻을 수 있는 특성이다.
또, 상술한 양극 산화 처리의 조건으로는 다음과 같은 조건으로 행할 수도 있다. 즉, 도 15 에서와 같이, 전류 밀도를 0㎃/㎠로 해서 양극 산화를 개시하고, 20초 동안 전류 밀도를 0㎃/㎠에서 20㎃/㎠까지 증가시키는 도중에 전류 밀도를 2초 동안만 2.5㎃/㎠로 하는 기간을 3회 만들게 할 수도 있다. 물론, 양극 산화중에는 500W의 텅스텐 램프로 표면에 광을 조사한다. 이 경우에는 전류 밀도를 2.5㎃/㎠로 한 기간에 다공도가 낮은 다공질 폴리실리콘층(4a)이 형성되게 된다.
(실시형태 3)
본실시형태에 따른 전계 방사형 전자원(10)의 기본 구성은 도 1 에 도시한 실시형태 1과 거의 동일하므로, 동일한 부분에 대해서는 설명을 생략한다. 본실시형태에 따른 전계 방사형 전자원(10)의 구성이 상기 실시형태 1의 전계 방사형 전자원(10)의 구성과 다른 점은 다공질 폴리실리콘층(6)이 두께 방향으로 다공도가 연속적으로 변화되는 층이라는 점이다. 본실시형태에서도 실시형태 1과 마찬가지로 도전성 기판으로 n형 실리콘 기판(1)(저항률이 약 0.1Ω㎝인 (100) 기판)을 사용한다.
이하, 전계 방사형 전자원(10)의 제조 방법을 도 16a∼도 16c를 참조해서 설명한다.
먼저, n형 실리콘 기판(1)의 이면에 오믹 전극(2)을 형성한 후, n형 실리콘 기판(1)의 표면에 막두께가 약 1.5㎛인 언도프 폴리실리콘층(3)을 형성하는 것에 의해 도 16a 에 도시한 구조를 얻을 수 있다.
다음으로, 55wt%인 불화수소 수용액과 에탄올을 약 1:1로 혼합한 혼합액으로 된 전해액을 사용하고, 백금 전극(도시하지 않음)을 음극, n형 실리콘 기판(1)(오믹 전극(2))을 양극으로 해서 폴리실리콘층(3)에 광 조사를 수행하면서 정전류로 양극 산화처리를 한다. 여기서, 양극 산화 처리는 전류 밀도를 0㎃로 해서 양극 산화를 개시하고, 시간 경과에 따라 전류 밀도를 0㎃/㎠에서 20㎃/㎠까지 연속적으로(서서히) 증가시킨다. 단, 양극 산화 중에는 500W의 텅스텐 램프로 표면에 광을 조사하게 했다. 따라서, 양극 산화 처리가 종료된 시점에서는 n형 실리콘 기판(1)에 가까운 측이 고다공도, 표면에 가까운 쪽이 저다공도가 되어 다공도가 두께 방향으로 연속적으로 변화하는 다공질 폴리실리콘층(4c)(이하, PPS층(4c)이라 함)이 형성되어 도 16b에 도시한 구조가 얻어진다. 본실시형태에서는 PPS층(4c)의 막두께가 약 1㎛였다. 또, 본실시형태에서는 폴리실리콘층(3)의 일부를 다공질화하고 있지만, 폴리실리콘층(3) 전부를 다공질화할 수도 있다.
다음으로, 급속 열산화 기술로 PPS층(4c) 및 폴리실리콘 층(3)의 급속 열산화를 수행하고(급속 열산화의 조건으로는 산화온도를 900℃, 산화 시간을 1시간으로 했다), 금속 박막인 금박막(7)을 예를들어 증착에 의해 형성함으로써, 도 16c 에 도시한 구조의 전계 방사형 전자원(10)을 얻을 수 있다. 여기서, 본실시형태에서는 금박막(7)의 막두께를 대략 10nm으로 했지만, 이 두께는 특별히 한정된 것은 아니다. 전계 방사형 전자원(10)은 금박막(7)을 전극의 양극(애노드)으로 하고, 오믹 전극(2)을 음극(캐소드)으로 하는 다이오드가 구성된다. 또, 도 16c 에 있어서, (5)는 급속 열산화된 폴리실리콘층을, (6)은 급속 열산화된 PPS층(4c)(RTO-PPS층(6))을 나타낸다.
또, 본실시형태에서는 양극 산화 처리에 있어서 전류 밀도를 서서히 증가시키는 것으로 다공도를 변화시키고 있지만, 전류 밀도를 서서히 감소시키는 것으로 다공도를 변화시킬 수도 있다. 후자의 경우에는 n형 실리콘 기판(1)에 가까운 쪽이 저 다공도이고 표면에 가까운 쪽이 고다공도가 된다.
(실시형태 4)
도 17 에 실시형태 1 내지 실시형태 3 중 어느 하나에 기재한 전계 방사형 전자원(10)을 이용한 평면 발광 장치의 개략 구성도를 도시한다. 또, 실시형태 1 내지 실시형태 3 중 어느 하나와 동일한 구성 요소에 대해서는 동일한 부호를 붙이고 설명은 생략한다.
본실시형태의 평면 발광 장치는 전계 방사형 전자원(10)과, 전계 방사형 전자원(10)의 금박막(7)에 대향 배치되는 투명 전극(31)을 구비하고, 투명 전극(31)에는 전계 방사형 전자원(10)으로부터 방사되는 전자선에 의해 가시광을 발광하는 형광체(32)가 도포되어 있다. 또, 투명 전극(31)은 유리 기판 등의 투명판(33)에 도포 형성되어 있다. 여기서, 투명 전극(31) 및 형광체(32)가 형성된 투명판(33)은 스페이서(34)를 통해 전계 방사형 전자원(10)과 일체화되어 있고, 투명판(33)과 스페이서(34)와 전계 방사형 전자원(10)으로 둘러싸인 내부 공간을 소정의 진공도로 만들고 있다. 따라서, 전계 방사형 전자원(10)으로부터 전자를 방사시키는 것에 의해 형광체를 발광시킬 수 있고, 형광체(32)의 발광을 투명 전극(31) 및 투명판(33)을 통해 외부로 표시할 수 있다.
본실시형태의 평면 발광 장치에 있어서, 투명 전극(31)을 금박막(7)에 대해 양극으로 해서 투명 전극(31)과 금박막(7) 사이에 1kV의 직류 전압 Vc와 인가한 상태에서, 전계 방사형 전자원(10)의 금박막(7)과 오믹 전극(2)과의 사이에 15V 정도의 직류 전압 Vps을 인가해서 전자를 방출(방사)시켰을 때, 금박막(7)의 면적(사이즈)에 대응하는 형광 패턴이 얻어졌다. 이것은 전계 방사형 전자원(10)으로부터 방사되는 방출 전자 전류 밀도가 금박막(7) 면 내에서 거의 균일하다는 것을 나타내고, 동시에 방사되는 전자 e-가 금박막(7)에서 대략 수직 방향으로 방사되고 전자e-의 흐름이 퍼지거나 좁아지지 않고 거의 평행하다는 것을 나타내는 증거이다. 따라서, 본실시형태에서는 전자 e-가 금박막(7) 면 내에서 거의 균일하게 대략 수직 방향으로 방사되므로, 종래의 평면 발광 장치에서 사용되는 수속 전극을 설치할 필요가 없고, 따라서 구조가 간단해지며, 비용을 절감할 수 있다. 또, 전계 방사형 전자원(10)으로부터의 전자 방사에 있어서 펌핑 현상이 발생하지 않으므로 표시 무리를 줄일 수 있다.
(실시형태 5)
도 18 에 실시형태 1(내지 실시형태 3)의 전계 방사형 전자원(10)을 디스플레이 장치에 이용하는 경우의 전자원부의 개략 구성도를 도시한다. 본실시형태에서는 도 18 에 도시한 바와 같이 전계 방사형 전자원(10)을 매트릭스 형태(어레이 형태)로 구성하고, 각 전계 방사형 전자원(10)을 각 픽셀에 대응시키고 있고, X 매트릭스 콘트롤 회로(41)와 Y 매트릭스 콘트롤 회로(42)로 각 전계 방사형 전자원(10)에 인가하는 상술(실시형태 1에서 설명)한 직류 전압 Vps을 각각 온 오프하도록 되어 있다. 즉, 본실시형태에서는 X 매트릭스 콘트롤 회로(41)와 Y 매트릭스 콘트롤 회로(42)에 의해 직류 전압 Vps을 인가하는 전계 방사형 전자원(10)을 선택하도록 되어 있고, 선택된 전계 방사형 전자원(10)에서만 전자가 방사된다.
또, 본실시형태의 디스플레이 장치에서는 도시하지는 않았지만 실시형태 4와 마찬가지로 전자원부에 대향 배치되는(즉, 전계 방사형 전자원(10)의 금 박막(7)에 대향 배치되는) 투명 전극을 구비하고, 투명 전극에는 전계 방사형 전자원(10)으로부터 방사되는 전자선에 의해 가시광을 발광하는 형광체가 도포되어 있다. 또, 투명 전극은 유리 기판 등과 같은 투명판에 도포 형성되어 있다.
그런데, 상술한 것과 같이 전계 방사형 전자원(10)에서 방사되는 전자는 금박막(7) 면 내에서 거의 균일하게 금박막(7)에서 수직 방향으로 방사되고, 그 전자 흐름이 거의 평행하므로, 본실시형태의 디스플레이 장치에서는 전계 방사형 전자원(10)에 대향하는 형광체 부분만을 발광시킬 수 있다. 따라서, 종래와 같은 복잡한 섀도우 마스크를 설치할 필요가 없고, 고정밀 디스플레이 장치를 실현할 수 있다.
(실시형태 6)
도 19 에 실시형태 1 내지 실시형태 3 중 어느 하나에 기재된 전계 방사형 전자원(10)을 이용한 고체 진공 디바이스의 개략 구성도를 도시한다. 실시형태 1 내지 실시형태 3 중 어느 하나와 동일한 구성 요소에 대해서는 동일한 부호를 붙이고 설명은 생략한다.
본실시형태에 따른 고체 진공 디바이스는 3극관 타입의 것으로, 전계 방사형 전자원(10)을 캐소드로 하고, 전계 방사형 전자원(10)의 금박막(7)에 대향해서 애노드 전극(51)(양극)을 배치하고, 애노드 전극(51)과 캐소드 사이에 매시(mesh)형 그리드(52)를 설치하고 있다. 또, 애노드 전극(51), 그리드(52), 캐소드는 봉지(sealing) 부재(53, 54)에 의해 진공 봉지되어 있다. 또, 본실시형태에서는 봉지부재(53, 54)와 n형 실리콘 기판(1)으로 된 도전성 기판으로 진공 용기를 구성하고 있다.
본실시형태에 따른 고체 진공 디바이스는, 전계 방사형 전자원(10)에 상술한 직류 전압 Vps을 인가함에 따라 전계 방사형 전자원(10) 즉 캐소드로부터 전자가 방사되고, 애노드 전극(51)과 금 박막(7) 사이에 인가되는 애노드 전압 Va에 의해 가속되므로, 애노드 전극(51)과 캐소드 사이에 애노드 전류 Ia가 흐른다. 이 애노드 전류 Ia의 크기는 그리드(52)를 음극으로 해서 그리드(52)와 오믹 전극(2)과의 사이에 인가하는 직류 전압 Vg의 값을 변화시키는 것으로 제어할 수 있다.
종래의 진공 디바이스는 열전자 방사를 이용한 음극이 주류를 이루지만, 본발명에 따른 전계 방사형 전자원을 이용하면 냉음극에서 수명이 긴 고체 진공 디바이스를 실현할 수 있다.
또, 본실시형태에서는 삼극관 타입 고체 진공 디바이스에 대해 설명했지만, 다극관 타입이어도 됨은 물론이다.
각 실시형태에서 설명한 효과와 동일하다.
본발명은 상기 실시형태에 한정되는 것이 아니고, 본발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 변경/변화될 수 있다. 그리고, 이렇게 변경/변화된 발명은 청구 범위를 벗어나지 않는 한 본발명에 속함은 물론이다.

Claims (13)

  1. 도전성 기판과, 도전성 기판의 일 표면측에 형성되고 산화 또는 질화된 나노 구조를 가지는 다공질 폴리실리콘층과, 이 다공질 폴리실리콘층 상에 형성된 금속 박막을 구비하고, 금속 박막을 도전성 기판에 대해 양극으로 해서 전압을 인가함으로써 금속 박막을 통해 전자선을 방사하는 것을 특징으로 하는 전계 방사형 전자원.
  2. 제 1 항에 있어서,
    상기 다공질 폴리실리콘층은 금속 박막을 도전성 기판에 대해 양극으로 해서 전압을 인가하여 금속 박막을 통해 전자선을 방사시키는 경우에 상기 전계 방사형 전자원이 실질적으로 펌핑 현상을 일으키지 않는 다결정 실리콘층인 것을 특징으로 하는 전계 방사형 전자원.
  3. 제 1 항에 있어서,
    상기 다공질 폴리실리콘층은 다공도가 높은 폴리실리콘층과 다공도가 낮은 폴리실리콘층이 교대로 적층된 층인 것을 특징으로 하는 전계 방사형 전자원.
  4. 제 1 항에 있어서,
    상기 다공질 폴리실리콘층은 두께 방향으로 다공도가 연속적으로 변화하는 층인 것으로 특징으로 하는 전계 방사형 전자원.
  5. 제 1 항에 있어서,
    상기 다공질 폴리실리콘층은 표면측에 비해 도전성 기판측의 다공도가 높아지도록 두께 방향으로 다공도가 연속적으로 변화하는 층인 것을 특징으로 하는 전계 방사형 전자원.
  6. 제 1 항에 있어서,
    상기 폴리실리콘층은 언도프 폴리실리콘층인 것을 특징으로 하는 전계 방사형 전자원.
  7. 제 1 항에 있어서,
    도전성 기판은 유리 등의 기판과, 이 기판의 표면에 형성된 도전성 박막으로 구성되어 이루어지는 것을 특징으로 하는 전계 방사형 전자원.
  8. 전계 방사형 전자원의 제조 방법에 있어서,
    도전성 기판 상에 폴리실리콘층을 형성하고, 폴리실리콘층을 다공질화하고, 다공질화된 폴리실리콘층을 산화 또는 질화하고, 산화 또는 질화된 다공질 폴리실리콘층 상에 금속 박막으로 된 전극을 형성하는 것을 특징으로 하는 전계 방사형 전자원의 제조 방법.
  9. 제 8 항에 있어서,
    전계 방사형 전자원의 제조 방법에 있어서,
    상기 폴리실리콘층의 다공질화는 다공도가 높은 폴리실리콘층과 다공도가 낮은 폴리실리콘층이 교대로 적층되도록 해서 이루어진 것을 특징으로 하는 전계 방사형 전자원의 제조 방법.
  10. 제 8 항에 있어서,
    전계 방사형 전자원의 제조 방법에 있어서,
    상기 폴리실리콘층의 다공질화는 표면측에 비해 도전성 기판측의 다공도가 높도록 두께 방향으로 다공도가 연속적으로 변화하도록 해서 이루어진 것을 특징으로 하는 전계 방사형 전자원의 제조 방법.
  11. 도전성 기판과 도전성 기판의 일 표면측에 형성된 산화 또는 질화된 나노 구조를 가지는 다공질 폴리실리콘층과 이 다공질 폴리실리콘층 상에 형성된 금속 박막을 가지는 전계 방사형 전자원과, 상기 금속 박막에 대향 배치되는 투명 전극을 구비하고, 상기 전자선에 의해 가시광을 발광하는 형광체가 상기 투명 전극에 설치되어 이루어지는 것을 특징으로 하는 평면 발광 장치.
  12. 도전성 기판과 도전성 기판의 일 표면측에 형성된 산화 또는 질화된 나노 구조를 가지는 다공질 폴리실리콘층과 이 다공질 폴리실리콘층 상에 형성된 금속 박막을 가지는 전계 방사형 전자원을 매트릭스 형태로 구성하고, 각 전계 방사형 전자원에 인가하는 상기 전압을 각각 제어하는 수단과, 상기 금속 박막에 대향 배치되는 투명전극을 구비하고, 상기 전자선에 의해 가시광을 발광하는 형광체가 상기 투명 전극에 설치되어 이루어지는 것을 특징으로 하는 디스플레이 장치.
  13. 도정성 기판과 도전성 기판의 일 표면측에 형성된 산화 또는 질화된 나노 구조를 가지는 다공질 폴리실리콘층과 이 다공질 폴리실리콘층 상에 형성된 금속 박막을 가지는 전계 방사형 전자원과 양극이 진공 용기 내에 배설되어 이루어지는 것을 특징으로 하는 고체 진공 디바이스.
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