KR19990032217A - 승압회로 - Google Patents

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Abstract

본 발명은 승압회로를 공개한다. 그 회로는 전원전압 인가단자과 출력단자사이에 직렬 연결된 공통 연결된 게이트 전극과 드레인 전극을 가진 복수개의 MOS트랜지스터들, 상기 복수개의 MOS트랜지스터들중 짝수번째 MOS트랜지스터들 각각의 게이트 전극과 드레인 전극의 공통점과 클럭신호사이 및 홀수번째 MOS트랜지스터들 각각의 게이트 전극과 드레인 전극의 공통점과 반전 클럭신호사이에 연결된 복수개의 캐패시터들, 및 상기 출력단자와 접지전압사이에 연결된 MOS캐패시터로 구성되어 있다. 따라서, 안정된 고전압을 발생할 수 있다.

Description

승압회로
본 발명은 승압회로에 관한 것으로, 특히 반도체 메모리 장치에 사용을 위한 승압회로에 관한 것이다.
일반적으로, 반도체 IC제품은 단일 전원을 사용하나 일부 제품에서는 다레벨(multi-level)의 전원을 사용한다. 이러한 다레벨의 전원을 사용하는 집적회로 제품들은 외부 및 제품내부에서 전원을 발생하여 사용한다.
단일 전원으로 집적회로 내부에서 다레벨을 발생하여 사용하면 사용자 입장에서는 매우 편리하게 된다. 단일 전원은 5V 또는 그 이하의 전원을 사용하며, 전기적으로 소거가능하고 프로그램가능한 반도체 메모리 장치(EEPROM; electrically erasable programmable read only memory)는 집적회로에 공급되는 전원전압보다 훨씬 높은 약 20V의 전압을 내부에서 발생하여 셀의 쓰기(write) 및 소거(erase)시에 사용한다.
그러나, 약 20V의 발생과정에서 안정하지 못한 고정압이 승압되어 EEPROM 셀이 불완전하게 쓰기/소거가 되며, 불안정한 고전압에 의해 내부 트랜지스터의 파괴와 전압 강하를 발생시킨다.
고전압 승압회로는 충전 캐패시터와 드레인 전극 및 게이트를 접속한 트랜지스터를 소정단 직렬접속한 것으로 트랜지스터의 필드 브레이크-다운(break-down) 전압에 의해서 전압 상승이 제한을 받도록 설계되어 있다. 그러나, 작은 트랜지스터의 필드 브레이크-다운 특성은 전류에 따라 브레이크-다운 전압이 변하는 곡선을 가지므로 고전압의 한계의 산포가 크므로 안정된 고전압을 갖지 못하게 된다.
이것은 고전압이 통과하는 회로에 손상을 줄 뿐만 아니라, EEPROM 셀의 특성에 영향을 주어 신뢰성을 떨어뜨릴 수 있다.
본 발명의 목적은 안정된 고전압을 발생할 수 있는 승압회로를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 승압회로는 전원전압 인가단자과 출력단자사이에 직렬 연결된 공통 연결된 게이트 전극과 드레인 전극을 가진 복수개의 MOS트랜지스터들, 상기 복수개의 MOS트랜지스터들중 짝수번째 MOS트랜지스터들 각각의 게이트 전극과 드레인 전극의 공통점과 클럭신호사이 및 홀수번째 MOS트랜지스터들 각각의 게이트 전극과 드레인 전극의 공통점과 반전 클럭신호사이에 연결된 복수개의 캐패시터들, 및 상기 출력단자와 접지전압사이에 연결된 MOS캐패시터를 구비한 것을 특징으로 한다.
도1은 종래의 승압회로의 회로도이다.
도2는 도1에 나타낸 회로의 전류 대 브레이크-다운 전압의 변화를 나타내는 곡선이다.
도3은 도1에 나타낸 회로의 필드 브레이크-다운을 나타내는 것이다.
도4는 본 발명의 승압회로의 회로도이다.
도5는 도4에 나타낸 회로의 전류 대 브레이크-다운 전압의 변화를 나타내는 곡선이다.
도6은 도4에 나타낸 회로의 접합 브레이크-다운을 나타내는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명의 승압회로를 설명하기 전에 종래의 승압회로를 설명하면 다음과 같다.
도1은 종래의 승압회로의 회로도로서, 전원전압(Vcc)과 출력전압(Vpp)사이에 공통 연결된 게이트 전극과 드레인 전극을 가진 NMOS트랜지스터들이 복수개 직렬 연결된 NMOS트랜지스터들(M0, M1, M2, M3, ..., M(n-1), Mn), 및 NMOS트랜지스터들(M0, M1, M2, M3, ..., M(n-1), Mn)들중 짝수번째 NMOS트랜지스터들 각각의 게이트 전극과 드레인 전극의 공통점과 클럭신호(CK)사이에 연결된 캐패시터들(C0, C2, ...C(n-1)), 및 홀수번째 NMOS트랜지스터들(M1, M3, ..., Mn) 각각의 게이트 전극과 드레인 전극의 공통점과 반전 클럭신호(CKB)사이에 연결된 캐패시터들(C1, C3, ..., Cn)로 구성되어 있다.
상술한 바와 같이 구성된 승압회로는 클럭신호(CK) 및 반전 클럭신호(CKB)를 이용하여 순차적으로 충전하여 출력전압(Vpp)을 20V이상으로 승압한다. EEPROM의 쓰기 동작시에 승압된 전압이 셀의 게이트 전극에 공급되어 데이타 라인으로 부터의 데이타를 셀에 저장하게 된다. 그리고, 읽어내기 동작시에는 셀의 게이트 전극에 전원전압(Vcc)이 그대로 인가되어 셀에 저장된 데이타를 데이타 선으로 전달하게 된다.
도2는 도1에 나타낸 회로의 전류 대 브레이크-다운 전압의 변화를 나타내는 곡선이고, 도3은 도1에 나타낸 회로의 출력전압(Vpp) 제한 필드 브레이크-다운을 나타내는 것으로, 작은 트랜지스터의 필드 브레이크-다운 특성은 전류에 따라 브레이크-다운 전압이 변화하게 된다. 그래서, 전류 변화에 일정한 브레이크-다운 전압이 발생하여 안정된 고전압을 얻기 위해서는 매우 큰 폭(width)을 갖는 트랜지스터로 설계해야하며 그럴 경우 칩 사이즈가 매우 커지게 된다는 문제점이 있었다.
상술한 종래 기술의 문제점을 위해서 본 발명에서는 브레이크-다운으로 승압 고전압을 제한하기 않고, 전류 변화에 따라 브레이크-다운의 영향이 거의 없는 트랜지스터의 접합 브레이크-다운에 의해 제한되도록 하여 안정한 고전압을 발생하도록 하였다.
도4는 본 발명의 승압회로의 회로도로서, 도1에 나타낸 종래의 회로의 출력전압(Vpp)과 접지전압(GND)사이에 NMOS캐패시터(C)를 추가하여 구성되어 있다. 즉, 출력전압(Vpp) 단에 NMOS캐패시터(C)의 소오스 전극과 드레인 전극을 공통 연결하고 게이트 전극을 접지전압에 추가로 연결하여 구성하였다.
이와같이 구성함으로써 트랜지스터의 채널 부분의 접합에서 브레이크 다운이 발생하도록 하여 종래의 승압회로의 필드 브레이크-다운에 의해서 브레이크-다운 전압이 제어되는 것이 아니라 추가된 NMOS캐패시터의 접합 브레이크-다운에 의해서 브레이크-다운 전압이 제어된다.
도5는 도4에 나타낸 회로의 전류 대 브레이크-다운 전압의 변화를 나타내는 곡선으로, 전류의 변화에 대하여 브레이크-다운 전압이 일정함을 알 수 있다. 도6은 도4에 나타낸 회로의 출력전압(Vpp) 제한 접합 브레이크-다운을 나타내는 것으로, NMOS캐패시터의 채널 부분의 접합에서 브레이크-다운이 발생하는 것을 나타내었다.
본 발명의 회로는 NMOS캐패시터의 접합 브레이크-다운에 의해서 고전압이 제한되어 뒷단의 회로에 손상을 주기 않을 뿐만아니라 공정의 변화에 안정된 고전압을 얻을 수 있어 EEPROM 셀의 특성 및 신뢰성을 향상시킬 수 있다.
본 발명의 승압회로는 안정된 고전압을 발생하여 뒷단의 회로에 손상을 주지 않을 뿐만아니라 EEPROM 셀의 특성 및 신뢰성을 향상시킬 수 있다.

Claims (3)

  1. 전원전압 인가단자과 출력단자사이에 직렬 연결된 공통 연결된 게이트 전극과 드레인 전극을 가진 복수개의 MOS트랜지스터들;
    상기 복수개의 MOS트랜지스터들중 짝수번째 MOS트랜지스터들 각각의 게이트 전극과 드레인 전극의 공통점과 클럭신호사이 및 홀수번째 MOS트랜지스터들 각각의 게이트 전극과 드레인 전극의 공통점과 반전 클럭신호사이에 연결된 복수개의 캐패시터들; 및
    상기 출력단자와 접지전압사이에 연결된 MOS캐패시터를 구비한 것을 특징으로 하는 승압회로.
  2. 제1항에 있어서, 상기 복수개의 MOS트랜지스터는 NMOS트랜지스터들인 것을 특징으로 하는 승압회로.
  3. 제1항에 있어서, 상기 MOS캐패시터는 소오스 전극과 드레인 전극이 상기 출력단자에 연결되고 게이트 전극이 상기 접지전압에 연결된 NMOS캐패시터인 것을 특징으로 하는 승압회로.
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