JP3290563B2 - 半導体集積回路装置及び電子機器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電源電圧などから昇圧
した昇圧電圧を必要とする半導体集積回路装置に関する
ものであり、特に上記昇圧電圧を発生する昇圧回路に関
する。さらに、前記半導体集積回路装置の電気回路上の
利用方法に関わって前記半導体集積回路装置を組み込ん
だ電子機器に関するものである。

【０００２】

【従来の技術】図２９に、従来のＭＯＳＦＥＴの模式的
断面図を示す。半導体基板１４に形成されたソース１
２、ドレイン１３、および、ソース１２とドレイン１３
間のチャネル１９と、前記チャネル１９の上に形成され
たゲート絶縁膜１８およびゲート１１からなるＭＯＳＦ
ＥＴであって、前記チャネル１９の不純物濃度は、５×
１０¹⁵ａｔｏｍｓ／ｃｃ以上の構成としている。

【０００３】

【発明が解決しようとする課題】前記従来のＭＯＳＦＥ
Ｔを使用した昇圧回路では、前記ＭＯＳＦＥＴの基板効
果により、しきい値が上昇するため、昇圧効率が非常に
悪くなっていた。また、所望の電圧が高くなるほど、前
記ＭＯＳＦＥＴの基板効果によるしきい値の上昇が激し
くなるため、高性能、高効率、低コストの昇圧回路を有
する半導体集積回路装置が得られなかった。

【０００４】

【課題を解決するための手段】上記課題を解決するため
本発明では以下のような手段をとった。第１の手段その
１として、ダイオード接続したＭＯＳＦＥＴを複数直列
接続した昇圧回路において、前記ＭＯＳＦＥＴのソース
とドレイン間の、基板あるいはウェルの不純物濃度を薄
くすることによって、ソース及びドレイン各々と基板と
の間の接合領域近傍に広がる空乏層の延びを大きくし、
基板効果によるしきい値の上昇を極力抑える構成とし
た。さらに、これらの昇圧回路をエレクトロルミネッセ
ンス素子に適用した場合、低消費で高輝度を得ることが
困難であった。

【０００５】第１の手段その２として、前記ＭＯＳＦＥ
Ｔのソース及びドレイン近傍の基板あるいはウェルの不
純物濃度を、複数種類とする構成とした。第１の手段そ
の３として、前記ＭＯＳＦＥＴのソース及びドレイン近
傍の基板あるいはウェルの不純物濃度を、薄く設定する
構成とした。

【０００６】第１の手段その４として、前記ＭＯＳＦＥ
ＴのＬ長を、基板効果が大きい後段側のＭＯＳＦＥＴ程
短かくし、短チャネル効果を積極的に利用して、この効
果によって後段側のＭＯＳＦＥＴほどしきい値を下げる
構成とした。第１の手段その５として、前記ＭＯＳＦＥ
Ｔの同一チャネル上に膜厚の異なる第１のゲート絶縁膜
と第２のゲート絶縁膜を形成する構成とした。

【０００７】第１の手段その６として、前記第１のゲー
ト絶縁膜と前記第２のゲート絶縁膜のそれぞれの領域の
面積比を変えるという構成とした。第１の手段その７と
して、前記昇圧回路の後段側のＭＯＳＦＥＴのしきい値
を、前段側のＭＯＳＦＥＴのしきい値より低くするとい
う構成とした。

【０００８】第１の手段その８として、前記昇圧回路の
後段側のＭＯＳＦＥＴのしきい値をデプレッション型に
設定するという構成とした。具体的には、基板効果でし
きい値が上昇したときに、ちょうどエンハンスメント型
になる程度のデプレッション型である。

【０００９】第１の手段その９として、前記昇圧回路の
初段から最終段までのＭＯＳＦＥＴのしきい値を複数設
定するという構成とした。第１の手段その１０として、
前記昇圧回路のＭＯＳＦＥＴを平面的に複数の不純物濃
度の異なるチャネルをもつ構成とした。

【００１０】第２の手段その１として、前記昇圧回路の
各段の容量素子の容量値を初段から最終段にかけ、順次
小さくしていく構成とした。第２の手段その２として、
前記昇圧回路を一段以上のブロックに区切り、各ブロッ
ク内の容量素子の容量値は一定とし、前段側のブロック
から後段側のブロックにかけ、順次容量素子の容量値を
小さくしていく構成とした。

【００１１】第３の手段その１として、前記昇圧回路の
各段の容量素子の容量値を初段から最終段にかけ、順次
大きくしていく構成とした。第３の手段その２として、
前記昇圧回路を一段以上のブロックに区切り、各ブロッ
ク内の容量素子の容量値は一定とし、前段側のブロック
から後段側のブロックにかけ、順次容量素子の容量値を
大きくしていく構成とした。

【００１２】第４の手段として、前記昇圧回路を前記昇
圧回路に入力する入力信号であるクロック信号の波高値
を昇圧する信号昇圧回路を付加した構成とした。第５の
手段として、前記第１ないし前記第４のいずれか、ある
いは、両手段をとった昇圧回路を電気的に書き換え可能
な不揮発性メモリ素子を有する半導体集積回路装置に搭
載した。

【００１３】第６の手段として、前記第２の手段をとっ
た昇圧回路を電気的に書き換え可能な不揮発性メモリ素
子を有する半導体集積回路装置に搭載した。第７の手段
として、前記第３の手段をとった昇圧回路を電気的に書
き換え可能な不揮発性メモリ素子を有する半導体集積回
路装置に搭載した。

【００１４】第８の手段その１として、前記第１、前記
第２、前記第４のいずれか１つ、ないし２つ、あるいは
３つ全ての手段をとった前記昇圧回路を内蔵した半導体
集積回路装置にエレクトロルミネッセンス素子を接続
し、前記昇圧回路で前記エレクトロルミネッセンス素子
を駆動するという手段をとった。

【００１５】第８の手段その２として、前記エレクトロ
ルミネッセンス素子を駆動するための、前記第１、前記
第２、前記第４のいずれか１つ、ないし２つ、あるいは
３つ全ての手段をとった前記昇圧回路を２個用い、前記
エレクトロルミネッセンス素子の両側に昇圧された出力
を交互に印加するという手段をとった。

【００１６】第９の手段として、前記エレクトロルミネ
ッセンス素子を駆動するための、前記第１、第２、第４
にいずれか１つ、ないし、２つ、あるいは３つの全ての
手段をとった前記昇圧回路を２個用い前記エレクトロル
ミネッセンス素子の両側１個ずつ接続し、前記エレクト
ロルミネッセンス素子の電圧を供給する側の前記昇圧回
路のみ動作させるようにし、前記エレクトロルミネッセ
ンス素子の両側に交互に昇圧電圧を印加するという手段
を採った。

【００１７】

【作用】前記手段をとることで以下の作用が得られる。
第１の手段をとることで、前記昇圧回路のＭＯＳＦＥＴ
の基板効果でしきい値が上昇することによる前記昇圧回
路の昇圧電圧低下量を減少させることができるため、今
まで得られなかった、電源電圧低い場合（例えばＯ．９
Ｖ）でも、信号昇圧回路なしで高電圧（例えば２０Ｖ）
の昇圧が可能な昇圧回路が実現する。

【００１８】第２の手段をとることで、前記昇圧回路の
クロック信号の供給回数に対する昇圧電圧の上昇量が増
大し、今まで得られなかった低い電源電圧でもクロック
信号の周波数を上昇させずに必要な電圧昇圧速度のある
昇圧回路が実現可能となる。さらに、容量素子の面積を
一定にして、容量素子の酸化膜厚を変えて容量値を変え
る場合は、高い電圧がかかる後段の容量素子ほど、酸化
膜厚を厚くできるので、従来よりも容量素子の耐圧の高
い昇圧回路が実現可能となる。

【００１９】第３の手段をとることで、昇圧回路のクロ
ック信号の供給回数に対する昇圧電圧の上昇量が減少
し、今まで得られなかった電源電圧が高い場合でも電圧
昇圧速度を遅らせる機能を持った回路無しで、電圧昇圧
速度を遅らせた昇圧回路が実現可能となる。

【００２０】第４の手段をとることで、前記クロック信
号の波高値が昇圧されるので、前記昇圧回路の昇圧電圧
と昇圧速度を上昇させることが出来た結果、電源電圧が
低い場合でも、あるいは、所望の昇圧電圧が高い場合で
も、所望の昇圧電圧が得られる昇圧回路が実現可能とな
る。

【００２１】第５の手段をとることで、電気的に書き換
え可能な不揮発性メモリ素子を有する半導体集積回路装
置をより低い電源電圧で動作させることが可能となる。
第６の手段をとることにより、今まで得られなかった電
源電圧が低くても高速動作が可能で、かつ、低消費電流
な、電気的書換が可能な不揮発性メモリ素子を有する半
導体集積回路装置が可能となる第７の手段をとることに
より、今まで得られなかった電源電圧が高くても占有面
積の増加が無く、かつ、長寿命な、電気的書換が可能な
不揮発性メモリ素子を有する半導体集積回路装置が実現
可能となる。

【００２２】第８の手段をとることにより、今まで得ら
れなかった薄型で高輝度なエレクトロルミネッセンス素
子の発光特性を利用した発光機器を有する電子機器が実
現可能となる。第９の手段をとることにより、今まで得
られなかった、薄型で高輝度で、しかも低消費電流なエ
レクトロルミネッセン素子の発光を利用した発光機器を
有する電子機器が実現可能となる。

【００２３】

【実施例】本発明に於ける実施例を図にもとづき説明す
る。ここで示す実施例の製造方法は、特に制限しない
が、公知の半導体集積回路製造技術によってシリコン基
板のような１つの半導体基板に形成する方法とし、以
下、特に制限しないがＰ型半導体基板上に各素子を形成
した場合について説明する。

【００２４】図１は、本発明に係わる第１の実施例のＭ
ＯＳＦＥＴを示す模式的断面図である。ソース１２及び
ドレイン１３と半導体基板１４（ＭＯＳＦＥＴがウェル
内に形成されている場合にはウェル）との接合からひろ
がる空乏層は半導体基板（またはウェル）の濃度が薄い
ほど広がりやすい。そこで、本実施例では、半導体基板
（またはウェル）の濃度、あるいは、ソース１２ならび
にドレイン１３近くの半導体基板（またはウェル）の濃
度を６×１０¹⁴ａｔｏｍｓ／ｃｃと低くし、ソース１２
及びドレイン１３からのびる空乏層の広がりを大きく
し、チャネル１９の空乏層の広がりの負担量を増やすこ
とによって、チャネルを形成するために必要な、ゲート
に印加される電圧を小さくてすむようにし、基板効果に
よるしきい値の上昇を抑制できる構成とした。

【００２５】図２は、本発明に係わる第２の実施例であ
る昇圧回路の回路図である。また、図３は第２の実施例
である昇圧回路の段数及び、従来のＭＯＳＦＥＴを使用
した昇圧回路の段数と昇圧電圧の関係を示した図であ
る。ドレインとゲートが同一のノードで接続されたＭＯ
ＳＦＥＴを複数直列に接続し、おのおのＭＯＳＦＥＴ同
士が接続されるノードには、それぞれ容量素子Ｃ1〜Ｃn
が接続されている。容量素子の片方の電極にはΦおよ
びΦ* という互いに位相のずれた信号を、一つおきに交
互に与える構造になっており、容量Ｃ1 からＣn へ順次
電荷を転送することにより、電源電圧Ｖccよりも昇圧さ
れた高い電圧であるＶPPがＭＯＳＦＥＴＭｎより出力さ
れる。ここで、Ｍa とＣa のペアをａ段目の昇圧ユニッ
トとし、昇圧回路内の昇圧ユニット数を昇圧回路の段数
とする。

【００２６】このときＭＯＳＦＥＴＭ1 〜Ｍn がすべて
同じしきい値で構成されていると、後段になるほど基板
効果により実質的なしきい値が上昇するため、ドレイン
電圧に対するソース電圧の低下が次第に大きくなる。す
なわち昇圧回路の効率が後段ほど悪くなる。図３のグラ
フ（ａ）は、このように昇圧回路を構成した場合の段数
と昇圧電圧の関係を示す。

【００２７】そこで本実施例では、ＭＯＳＦＥＴＭ1 〜
Ｍn をしきい値が基板効果の影響を受けにくいように、
前記第１の実施例で述べた構成のＭＯＳＦＥＴで構成し
た。図３のグラフ（ｂ）は、このように昇圧回路を構成
した場合の、段数と昇圧電圧のグラフである。図から明
らかに少ない段数でも所望の電圧まで昇圧が可能にな
る。

【００２８】あるいは、ＭＯＳＦＥＴＭ1 〜Ｍn の基板
濃度あるいは、ウェル濃度を後段ほどしきい値が低くな
るように構成する。（ここでの基板濃度及びウェル濃度
とは、その領域全体に限定しない。ソースおよびドレイ
ン近傍だけでも良い）各段におけるドレイン電圧に対す
るソース電圧の低下は低く抑えられ、昇圧回路の効率は
非常に高くなる。またすべてのＭＯＳＦＥＴのしきい値
を異なる値にするのではなく、いくつかのブロックに分
けて数段づつしきい値を変えてもよい。

【００２９】また、図４（ａ）は本発明の第３の実施例
に係わるＭＯＳＦＥＴのチャネルのＬ長部分を示す模式
的断面図であり、図４（ａ）において、各構成要素の番
号は図１と同様である。図４（ｂ）、（ｃ）は第３の実
施例のＭＯＳＦＥＴを昇圧回路に用いたときの段数とＭ
ＯＳＦＥＴのＬ長の関係を示す図である。図４（ａ）の
Ｌ長を図４（ｂ）、（ｃ）に示すように、前段から後段
にしたがって変化させていくことによって、各段におけ
るドレイン電圧に対するソース電圧の低下は低く抑えら
れ、昇圧回路の効率は非常に高くなる。

【００３０】図５は本発明の第４の実施例のＭＯＳＦＥ
Ｔの断面構造を示す模式的断面図である。ゲート絶縁膜
はチャネル上で異なる２つの膜厚があり、この第１ゲー
ト絶縁膜２５および第２ゲート絶縁膜２６のそれぞれの
膜厚と第１ゲート絶縁膜２５および第２ゲート絶縁膜２
６のそれぞれの領域が占める面積比によって、しきい値
を制御することができる。図５では、ゲート絶縁膜の中
央部の膜厚が薄くなっているが、周辺部が薄く、中央部
が厚くてもよい。ゲート絶縁膜のどの部分の膜厚が厚
く、どの部分が薄いということを限定するものではな
い。

【００３１】また、図６（ａ）に第４の実施例のＭＯＳ
ＦＥＴを昇圧回路に用いた場合の、ＭＯＳＦＥＴの段数
と第１ゲート絶縁膜長さ：Ｌ1 と第２のゲート絶縁膜長
さ：（Ｌ0 ＋Ｌ2 ）の関係を示し、図６（ｂ）に上記Ｌ
1 を変えたときのＭＯＳＦＥＴのしきい値の変化を示し
た。このように後段になるにつれて、第１ゲート絶縁膜
長さを長く、第２ゲート絶縁膜長さを短くすること、す
なわち第１ゲート絶縁膜領域と第２ゲート絶縁膜領域の
面積比を変えることによって、容易にしきい値の制御が
可能である。

【００３２】さらに、図７は本発明の第４の実施例のＭ
ＯＳＦＥＴの模式的平面図である。ソース３２とドレイ
ン３３の間のゲート３１のゲート絶縁膜は、第１ゲート
絶縁膜領域３４と第２ゲート絶縁膜領域３５が形成され
る。前記したように、ゲート絶縁膜のどの部分の膜厚が
厚く、どの部分が薄くても良いが、ゲート絶縁膜が厚い
部分はチャネル幅方向に対しては、とぎれることがな
い。すなわち、ソース３２とドレイン３３との間を流れ
るキャリアはゲート絶縁膜の厚い部分の下を必ず通過す
ることになる。

【００３３】図８は本発明の第５の実施例のＭＯＳＦＥ
Ｔの断面構造を示す模式的断面図である。本実施例にお
いては、第１ゲート絶縁膜４５の上に第１ゲート４１
が、また、第２ゲート絶縁膜４６および第１ゲートをお
おって第２ゲート４２が形成され、第１ゲート４１と第
２ゲート４２とは分離して形成される。ゲート電極を二
層用いるような不揮発性半導体記憶装置に搭載される昇
圧回路においては、図５８のようにＭＯＳＦＥＴのゲー
トを二層のゲートにする事は容易である。ここで、第１
ゲート４１と第２ゲート電極４２の下の第１ゲート絶縁
膜４５と第２ゲート絶縁膜４６のそれぞれの膜厚と第１
ゲート絶縁膜４５と第２ゲート絶縁膜４６それぞれの領
域が占める面積比によって、しきい値を制御することが
できる。

【００３４】第４の実施例と同様、図６のように段数に
よって、Ｌ1 、Ｌ0 ＋Ｌ2 を変化させれば、効率の良い
昇圧回路ができる。なお図８では第１ゲート下のゲート
絶縁膜を薄く、第２ゲート下のゲート絶縁膜を厚くして
あるが、この逆でもかまわない。また、第１ゲート下が
すべて第１ゲート絶縁膜である必要はない。もちろん第
２ゲート下がすべて第２ゲート絶縁膜である必要もな
い。また、必ずしも第１ゲートがすべて第２ゲートに覆
われている必要もない。

【００３５】図９は本発明の第６の実施例の別のＭＯＳ
ＦＥＴの断面構造を示す模式的断面図である。図９にお
いて、各構成要素の番号は図８と共通である。昇圧回路
ではゲートとドレインは同電位であるため、この図のよ
うにゲート側壁とドレイン上面をドレイン・ゲート共通
電極４７としてアルミ配線できる。共通のアルミ配線に
することによって、配線スペース分だけ素子を微細にす
ることができる。その結果、チップ面積の縮小がはかれ
る。もちろん、このゲート側壁とドレイン上面を両者同
時にアルミ配線することは、多結晶シリコンが二層ある
場合に限らない。一層でも可能である。

【００３６】図１０は、本発明にかかる第７の実施例で
ある昇圧回路の回路図である。図１０において、ＭＯＳ
ＦＥＴＭ0〜Ｍ14は、しきい値が０Ｖに近いエンハンス
メント（本実施例では約０．０５Ｖ）のＭＯＳＦＥＴを
使用し、Ｍ15〜Ｍ28はしきい値が約−０．５Ｖのデプレ
ッションのＭＯＳＦＥＴを使用している。Ｍ0 のドレイ
ンとゲートは共に電源電圧Ｖccに接続されており、前記
クロック信号Φ、Φ*が印加されると、Ｍ0 を通して電
源から供給された電荷が次々と後段に転送されて、最終
的にはＭ28のソースに電源電圧Ｖccより高い電圧Ｖpp
（本実施例の場合は約２０Ｖ）が出力される。

【００３７】図１１に、本実施例で使用したＭＯＳＦＥ
Ｔのしきい値のソースと基板の電圧差ＶＢＳ依存を示
す。エンハンスメント型ＭＯＳＦＥＴの場合、ＶＢＳが
２０Ｖのとき、しきい値Ｖthが０．８Ｖまで上昇してい
るのがわかる。つまり、エンハンスメント型ＭＯＳＦＥ
Ｔだけで昇圧回路を構成した場合は、クロック信号の波
高値が少なくとも０．８Ｖ以上ないと２０Ｖ以上の昇圧
出力を得られないことになる。そこで、しきい値が−
０．５Ｖ程度のデプレッション型のＭＯＳＦＥＴをＶＢ
Ｓが１０Ｖかかる程度の段数以後で使用することで（本
実施例では１５段以後）、より低いクロックの波高値で
充分な昇圧出力（本実施例の場合２０Ｖ）を得ることが
できるようになる。

【００３８】図１２は、本発明にかかる第８の実施例で
ある昇圧回路の回路図である。図１３はＭＯＳＦＥＴの
模式的平面図を示し、ソース１０２とドレイン１０３の
間にチャネルが形成され、チャネルの上にゲート絶縁膜
（図５では省略）を介してゲート１０１が形成されてい
る。このチャネルは不純物濃度が異なる複数のチャネル
を有し、不純物導入用マスクのパターン１０６によっ
て、第１の不純物濃度のチャネル１０４と第２の不純物
濃度のチャネル１０５とに分離し、不純物導入用マスク
パターンによってその幅１０７とパターンの間隔１０８
が定められる。

【００３９】本実施例の図１２では、ＭＯＳＦＥＴＭ1
１〜Ｍnを図１３に示すような、チャネルが２種類の不
純物濃度から成る構造にしている。特に限定はしない
が、具体的には、第１の不純物濃度のチャネル１０４
は、Ｐ型半導体基板の濃度で決まるネイティブ状態とな
っており、チャネルの全領域を第１の不純物濃度にする
としきい値は約０．０５Ｖとなる。また、第２の不純物
濃度のチャネル１０５には、不純物としてリン（Ｐ）を
５０ＫｅＶ、２．２×１０¹¹ｃｍ^-2ないしは３×１０ ¹¹
ｃｍ^-2の条件で導入し、デプレッション型にしている。
そしてこの構造のＭＯＳＦＥＴのしきい値は、第１の不
純物濃度のチャネル１０４と第２の不純物濃度のチャネ
ル１０５の面積比と形状で決まる。

【００４０】図１３では、第２の不純物濃度のチャネル
１０５が、チャネル長と平行な短冊状に形成されている
が、ここでは特に図示しないが、第２の不純物濃度のチ
ャネル１０５がチャネル幅と平行な短冊状やドット状お
よび市松模様状に形成される場合もある。図１４に図１
３に示すＭＯＳＦＥＴの全チャネルに対する第２の不純
物濃度のチャネル１０５の面積比を横軸に、しきい値を
縦軸にしたグラフを示す。前記グラフのカッコ内の数値
は、左が第２の不純物濃度のチャネル１０５の幅で、右
が間隔でおのおの［μｍ］単位で示してある。さらに、
全チャネルに対する第２の不純物濃度のチャネル１０５
の面積比が０と１すなわち、チャネルがネイティブ状態
のＭＯＳＦＥＴと全面を第２の不純物濃度のチャンネル
１０５が占めている状態のＭＯＳＦＥＴのしきい値をひ
し形の点で表している。この図１４からわかるように、
全チャネルに対する第２の不純物濃度のチャネル１０５
の面積比が大きくなるほどしきい値は下がる。

【００４１】そこで本実施例では、上記のことに着目
し、図１２に示したＭＯＳＦＥＴＭ1〜Ｍn のしきい値
ＶtM1 〜ＶtMn が後段にいく程デプレッションが深くな
るように、すなわちしきい値が低くなるように、面積比
および形状で第２の不純物濃度のチャネル１０５が増え
るようにしている。特に限定しないが、前記昇圧回路の
動作時に各段における基板効果により、ちょうどしきい
値がエンハンスメントになる程度のデプレッションに各
段のしきい値を設定すると良い。こうすることで、より
効率の良い昇圧回路を得ることができるようになり、さ
らに、従来は、エンハンスメントのＶth以外に必要なＶ
thの種類の分の不純物導入工程が必要であったのが、不
純物導入工程が１回で済むようになるので、低コストで
昇圧回路が作成できるようになる。

【００４２】また、前記実施例７の昇圧回路の後段のデ
プレッションタイプのＭＯＳＦＥＴを、図１３で示すよ
うなチャネルが２種類の不純物濃度のチャネルからなる
構成とし、この２種類の不純物濃度のチャンネルの面積
比ないし形状を変る方法で、作成しても良い。

【００４３】図１５に本発明に関わる第９の実施例であ
る昇圧回路の回路図を示す。前記してきたように昇圧回
路は、クロック信号Φ、Φ* を用いて順次容量素子に充
電される電荷をＭＯＳダイオードを介して後段にむけて
順次転送することにより、電源電圧Ｖccよりも高い昇圧
電圧Ｖppを発生する。つまり、瞬時に最大の昇圧電圧Ｖ
ppを発生できるのではなく、クロック信号Φ、Φ* が供
給される回数の増加と共に昇圧電圧Ｖppが増加してい
き、やがて、最大の昇圧電圧Ｖppに飽和する。この前記
昇圧回路を内部に組み込んだ半導体集積回路装置では、
この昇圧電圧Ｖppが必要なときだけ昇圧回路を作動さ
せ、昇圧電圧Ｖppを発生させて、この発生した昇圧電圧
Ｖppで目的とする行為を行う場合が多い。

【００４４】例えば、不揮発性メモリ素子を有した半導
体集積回路装置では、不揮発性メモリ素子の書換時に回
路内に内蔵する前記昇圧回路を作動させ、発生した昇圧
電圧Ｖppで不揮発性メモリ素子の書換を行っている。従
って、前記昇圧回路の昇圧速度が遅いと不揮発性メモリ
素子を書き換える速度、言い替えれば、不揮発性メモリ
素子を有した半導体集積回路装置の動作速度が遅くな
る。特に電源電圧が低下した場合では、前記昇圧回路の
電源電圧Ｖddと、クロック信号ΦとΦ* の波高値が低く
なり、昇圧速度が低下するため、動作速度の低下が顕著
となる。

【００４５】この前記昇圧回路は、クロック信号がハイ
レベルとなった段の電圧が、クロック信号の波高値分上
昇することにより発生した電荷を、その段のダイオード
接続したＭＯＳＦＥＴを介して、その段の後段の容量素
子に、後段の電圧が前段の電圧から基板効果で上昇して
いるｉ段目のＭＯＳＦＥＴのしきい値Ｖthi を引いた値
の電圧Ｖc になるまで、電荷を輸送する。つまり、この
行為を各段で繰り返すことで後段の電圧を上昇させてい
き、その結果、最終段から出力される電圧が上昇する。
よって、前記Ｖcが高いほど、電圧昇圧速度が上昇す
る。この前記Ｖcを式で表すと以下のようになる。

【００４６】Ｖc ＝［（Ｖi −Ｖthi ）Ｃci＋Ｖi+1 ×
Ｃci+1］／（ＣCi＋ＣCi+1） ここで、ＣCiはｉ段目の容量素子の容量値、Ｖi はクロ
ック信号がハイレベルになった瞬間のｉ段目の電圧、Ｃ
Ci+1はｉ＋１段目の容量素子の容量値、Ｖi+1はクロッ
ク信号がロウレベルになった瞬間のｉ＋１段目の電圧、
そして、Ｖthiはｉ段目の前記ＭＯＳＦＥＴのしきい値
である。

【００４７】この式より、ｉ段目の容量素子の容量値Ｃ
Ciに対するｉ＋１段目の容量素子の容量値ＣCi+1の値に
よって、後段の電圧上昇分Ｖcが決まることが分かる。
言い替えれば、ｉ段目の容量素子の容量値ＣCiに対する
ｉ＋１段目の容量素子の容量値ＣCi+1を小さく設定すれ
ばするほど、昇圧回路の昇圧速度が速くなり、逆に、大
きく設定すればするほど、昇圧速度が遅くなることが分
かる。また、前記i段目のＭＯＳＦＥＴのしきい値Ｖthi
が低くなるほど昇圧速度が上昇することもわかる。

【００４８】本実施例の昇圧回路では、上記したｉ段目
の容量素子の容量値ＣCiに対するｉ＋１段目の容量素子
の容量値ＣCi+1の値によって昇圧速度が変わることに着
目し、各段の容量素子の絶縁膜である酸化膜の膜厚を固
定し、容量素子の面積ＳCiを前段から後段にかけて順次
小さくする（ＳC1＞ＳC2＞ＳC3・・・＞ＳCn-1＞ＳCn）
ことにより、各段の容量素子の容量値を前段から後段に
かけて順次小さくなるように構成する。これにより、昇
圧回路の昇圧速度を上昇させることができる。特に制限
しないが、本実施例の昇圧回路の各部の設計値は、電源
電圧０．９Ｖから２０Ｖまで昇圧するとすると、段数は
２４段、容量素子の酸化膜厚は５０ｎｍ、そして、各段
の容量素子の面積は、初段の容量素子の面積を５０００
μｍ² とし、２段目以降の容量素子の面積は、各段の前
段にある容量素子の面積から、その前段にある容量素子
の面積の１０％を引いた値とすることを推奨する。

【００４９】さらに、上記したi 段目のＭＯＳＦＥＴの
しきい値Ｖthi が低くなるほど昇圧速度が上昇すること
に着目し、上記した各段の容量素子の構成に加え、各段
のＭＯＳＦＥＴのしきい値を、前記第２〜第８の実施例
で述べたいずれかの構成とすることによって、昇圧回路
の昇圧速度は、よりいっそう上昇させることができ、昇
圧電圧についても、上昇させることができる。

【００５０】図１６に本発明に関わる第１０の実施例で
ある昇圧回路の回路図を示す。各段の容量素子の絶縁膜
である酸化膜の膜厚を一定とし、１段以上のブロックに
分け、ブロック内の容量素子の容量値は同じとし、前段
のブロックから後段のブロックにかけてのブロック内の
容量素子の面積ＳCiを順次小さくすることにより、
［（ＳC1＝ＳC2＝・・・＝ＳCa）＞（ＳCa+1＝ＳCa+2＝
・・・ＳCb）・・・＞（ＳCK+1＝ＳCK+2・・・＝ＳC
N），ここで a＜ b＜・・・＜ K＜ N］前段のブロック
から後段のブロックにかけてのブロック内の容量素子の
容量値を順次小さくなるように構成する。これにより、
前記第１の実施例で述べたように、あるブロックの最後
段の容量素子の容量値に対するそのすぐ後のブロックの
最前段の容量素子の容量値が小さくなり、電圧昇圧速度
を上昇させることができる。特に制限しないが、本実施
例の昇圧回路の各部の設計値は、電源電圧０．９Ｖから
２０Ｖまで昇圧するとすると、段数は２４段、容量素子
の酸化膜厚は５０ｎｍ、各ブロック内の段数は４段、そ
して、各段の容量素子の面積は、最初のブロックの容量
素子の面積を５０００μｍ² とし、それ以降のブロック
の容量素子の面積は、各ブロックの前のブロックの容量
素子の面積から、各ブロックの前のブロックの容量素子
の面積の２０％を引いた値とすることを推奨する。

【００５１】さらに、上記したi段目のＭＯＳＦＥＴの
しきい値Ｖthiが低くなるほど昇圧速度が上昇すること
に着目し、上記した各段の容量素子の構成に加え、各段
のＭＯＳＦＥＴのしきい値を、前記第２〜第８の実施例
で述べたいずれかの構成とすることによって、昇圧回路
の昇圧速度を、よりいっそう上昇させることができ、昇
圧電圧についても、上昇させることができる。

【００５２】図１７に本発明に関わる第１１の実施例で
ある昇圧回路の回路図を示す。各段の容量素子の絶縁膜
である酸化膜の膜厚を一定とし、容量素子の面積ＳCiを
前段から後段にかけて順次大きくする（ＳC1＞ＳC2＞Ｓ
C3・・・＞ＳCa-n＞ＳCn）ことにより、各段の容量素子
の容量値を前段から後段にかけて順次大きくなるように
構成する。これにより、前記第１の実施例で述べた理由
で電圧昇圧速度を遅くすることができる。特に制限しな
いが、本実施例の昇圧回路の各部の設計値は、電源電圧
２Ｖから２０Ｖまで昇圧するとすると、段数は１２段、
容量素子の酸化膜厚は５０ｎｍ、そして、各段の容量素
子の面積は、初段の容量素子の面積を１０００μｍ²
し、２段目以降の容量素子の面積は、各段の前段にある
容量素子の面積に、各段の前段にある容量素子の面積の
１０％を加えた値とすることを推奨する。

【００５３】図１８に本発明に関わる第１２の実施例で
ある昇圧回路の回路図を示す。各段の容量素子の絶縁膜
である酸化膜の膜厚を一定とし、１段以上の段数ごとの
ブロックに分け、ブロック内の容量素子の容量値は同じ
とし、後段のブロックにいくに従ってブロック内の容量
素子の容量値を順次大きくなるように構成する。これに
より、前記第１の実施例で述べたように、あるブロック
の最後段の容量素子の容量値に対するその後段のブロッ
クの最前段の容量素子の容量値が大きくなり、電圧昇圧
速度を遅くすることができる。特に制限しないが、本実
施例の昇圧回路の各部の設計値は、電源電圧２Ｖから２
０Ｖまで昇圧するとすると、段数は１２段、容量素子の
酸化膜厚は５０ｎｍ、各ブロック内の段数は４段、そし
て、各段の容量素子の面積は、最初のブロックの容量素
子の面積を１０００μｍ²とし、それ以降のブロックの
容量素子の面積は、各ブロックの前にあるブロックの容
量素子の面積に、各ブロックの前にあるブロックの容量
素子の面積の２０％を加えた値とすることを推奨する。

【００５４】図１９に本発明に関わる第１３の実施例で
ある昇圧回路の回路図を示す。各段の容量素子の面積を
固定し、容量素子の絶縁膜である酸化膜の膜厚ＴCnを前
段から後段にかけて順次厚くする（ＴC1＜ＴC2＜ＴC3・
・・＜ＴCn-1＜ＴCn）ことにより、各段の容量素子の容
量値を前段から後段にかけて順次小さくなるように構成
する。これにより、前記第１の実施例で述べた理由で電
圧昇圧速度を上昇させることができ、かつ、容量素子の
電極間に高い電圧がかかる後段側の容量素子ほど耐圧を
向上できる。特に制限しないが、本実施例の昇圧回路の
各部の設計値は、電源電圧１．５Ｖから２０Ｖまで昇圧
するとすると、段数は１６段、容量素子の面積は３００
０μｍ ² に固定し、そして、各段の容量素子の酸化膜厚
は、初段の容量素子の酸化膜厚を２０ｎｍとし、２段目
以降の容量素子の酸化膜厚は、各段の前段にある容量素
子の酸化膜厚に、各段の前段にある容量素子の酸化膜厚
の１０％を加えた膜厚とすることを推奨する。

【００５５】さらに、上記したi段目のＭＯＳＦＥＴの
しきい値Ｖthiが低くなるほど昇圧速度が上昇すること
に着目し、上記した各段の容量素子の構成に加え、各段
のＭＯＳＦＥＴのしきい値を、前記第２〜第８の実施例
で述べたいずれかの構成とすることによって、昇圧回路
の昇圧速度を、よりいっそう上昇させることができ、昇
圧電圧についても、上昇させることができる。

【００５６】図２０に本発明に関わる第１４の実施例で
ある昇圧回路の回路図を示す。各段の容量素子の面積を
固定し、１段以上の段数ごとのブロックに分け、ブロッ
ク内の容量素子の酸化膜厚は同じとし、後段のブロック
にいくに従って容量素子の酸化膜厚ＴCiを順次厚くする
［（ＴC1＝ＴC2＝・・・＝ＴCa）＜（ＴCa+1＝ＴCa+2＝
・・・ＴCb）＜・・・（ＴCK+1＝ＴCK+2＝ＴCn），ここ
で a＜ b＜・・・＜ K＜ N］ことにより、各ブロックの
容量素子の容量値を前段側ブロックから後段側ブロック
にかけて順次小さくなるように構成する。これにより、
前記第１の実施例で述べたように、あるブロックの最後
段の容量素子の容量値に対するその後段のブロックの最
前段の容量素子の容量値が小さくなり、電圧昇圧速度を
上昇させることができ、かつ、容量素子の電極間に高い
電圧がかかる後段側ブロックの容量素子ほど耐圧を向上
できる。

【００５７】特に制限しないが、本実施例の昇圧回路の
各部の設計値は、電源電圧１．５Ｖから２０Ｖまで昇圧
するとすると、段数は１６段、容量素子の面積は３００
０μｍ ² に固定し、各ブロック内の段数は４段、そし
て、各段の容量素子の酸化膜厚は、最初のブロックの容
量素子の酸化膜厚を２００ｎｍとし、それ以降のブロッ
クの容量素子の酸化膜厚は、各ブロックの前にあるブロ
ックの容量素子の酸化膜厚に、各ブロックの前にあるブ
ロックの容量素子の酸化膜厚の２０％を加えた値とする
ことを推奨する。

【００５８】さらに、上記したi段目のＭＯＳＦＥＴの
しきい値Ｖthiが低くなるほど昇圧速度が上昇すること
に着目し、上記した各段の容量素子の構成に加え、各段
のＭＯＳＦＥＴのしきい値を、前記第２〜８の実施例で
述べたいずれかの構成とすることによって、昇圧回路の
昇圧速度を、よりいっそう上昇させることができ、昇圧
電圧についても、上昇させることができる。

【００５９】図２１に、本発明に関する第１５の実施例
である昇圧回路に入力するクロック信号の波高値を昇圧
するために昇圧回路に付加される信号昇圧回路の回路図
を示す。ダイオード接続したＮ型ＭＯＳＦＥＴ３のドレ
インとゲートに電源電圧Ｖccを入力し、前記Ｎ型ＭＯＳ
ＦＥＴ３の基板をグランド端子に、ソースを第１のノー
ド５に接続し、前記第１のノード５には容量値Ｃ1の容
量素子４の片側電極が接続され、前記容量素子４のもう
一方の片側電極には、第２のインバータ２の出力が接続
されている。さらに、前記第１のノード５にＰ型ＭＯＳ
ＦＥＴのソースとウェルが接続された第１のインバータ
１を設け、前記両インバータに波高値が電源電圧Ｖccの
同一クロック信号ＣＬＫを入力し、第１のインバータ１
の出力ＣＬＫout から、波高値が昇圧されたクロック信
号が出力される構成となっている。なお、前記信号昇圧
回路の動作説明を昇圧回路に接続した状態で説明するた
めに、昇圧回路の容量素子を想定した容量値Ｃ2 の容量
素子６を、片方の電極を第１のインバータ１の出力ＣＬ
Ｋout に、もう片方の電極をグランド端子に接続した形
で追加してある。

【００６０】次に上記本実施例の信号昇圧回路の動作を
図２１とタイミングチャートである図２２にもとづき説
明する。時刻ｔ0 で、前記クロック信号ＣＬＫはハイレ
ベルであり、第１のインバータ１の出力ＣＬＫout と第
１のノード５は、電気的に遮断された状態、第１のイン
バータ１の出力ＣＬＫout 、第２のインバータ２の出
力、ともにロウレベルとなり、第１のノード５は、電源
電圧Ｖccから前記Ｎ型ＭＯＳＦＥＴ３のしきい値Ｖthを
引いた値の電圧となる。

【００６１】時刻ｔ1 で、クロック信号ＣＬＫがロウレ
ベルとなり、第１のインバータ１の出力ＣＬＫout と第
１のノード５は電気的に接続された状態、第２のインバ
ータ２の出力はハイレベルとなるので、第１のインバー
タ１の出力ＣＬＫout と第１のノード５は容量素子４に
よって、以下の式で示すＶddまで上昇する。

【００６２】 Ｖdd＝（２Ｖcc×Ｃ1 −Ｖth×Ｃ1 ）／（Ｃ1 ＋Ｃ2 ） 時刻ｔ2で、クロック信号ＣＬＫがハイレベルとなるの
で、第２のインバータの出力がロウレベル、第１のイン
バータ１の出力ＣＬＫoutと第１のノード５は電気的に
遮断された状態となり、第１のインバータ１を介して容
量素子６に溜まった電荷（Ｖdd×Ｃ2 の電荷）がグラン
ド端子に流れ、時刻Ｔ0の状態に戻る。

【００６３】上記した時刻ｔ0 から時刻ｔ2 の動作を繰
り返すことで波高値が昇圧されたクロック信号を発生さ
せる。ここで、上記Ｖddは前記クロック信号の波高値で
ある。つまり、本実施例の信号昇圧回路を昇圧回路に付
加することにより、従来の昇圧回路よりも、クロック信
号の波高値が上昇するので、高電圧の昇圧回路を得るこ
とができ、クロック信号によって後段に送られる電荷量
が上昇するので、昇圧速度も上昇させることが出来る。

【００６４】さらに、前記本実施例の信号昇圧回路を付
加する昇圧回路を前記第２〜第１０ないし第１３、第１
４の実施例で述べたいずれかの構成とすることにより、
昇圧電圧と昇圧速度をよりいっそう上昇させた昇圧回路
を得ることができる。図２３に本発明に関する第１６の
実施例である昇圧回路に入力するクロック信号の波高値
を昇圧するために、昇圧回路に付加される信号昇圧回路
の回路図を示す。

【００６５】図２３に示すように、前記第１５の実施例
で述べた信号昇圧回路同様、第１のインバータ１、第２
のインバータ２、容量値Ｃ1 の容量素子４をを設け、前
記第１５の実施例で述べた信号昇圧回路の前記Ｎ型ＭＯ
ＳＦＥＴの代わりに第３のインバータ１５１、第１のＰ
型ＭＯＳＦＥＴ１５２を設けており、第１のインバータ
１と第３のインバータ１５１は、Ｐ型ＭＯＳＦＥＴのソ
ースとウェルがノード第１のノード５、Ｎ型ＭＯＳＦＥ
Ｔのソースと基板がグランド端子に、第２のインバータ
２は、Ｐ型ＭＯＳＦＥＴのソースとウェルが電源端子Ｖ
cc、Ｎ型ＭＯＳＦＥＴのソースと基板がグランド端子
に、第１のＰ型ＭＯＳＦＥＴ１５２は、ソースとウェル
が第１のノード５、ドレインが電源端子Ｖccにそれぞれ
接続されており、さらに、第３のインバータ１５１の出
力が第１のＰ型ＭＯＳＦＥＴ１５２のゲートに、第２の
インバータ２の出力が容量素子４の一方の電極、容量素
子４のもう片方の電極が第１のノード５に接続されてい
て、前記第１５の実施例で述べた信号昇圧回路同様に本
実施例の信号昇圧回路の動作説明も昇圧回路の容量素子
が接続された状態で説明するために、昇圧回路の容量素
子の容量値を想定した容量値Ｃ2 の容量素子６を、第１
のインバータの出力ＣＬＫout に前記容量素子６の片方
の電極を接続し、もう片方の電極はグランド端子に接続
するようにして設けた構成となっていて、第１のインバ
ータ１にはＣＬＫ１、第３のインバータ１５１と第２の
インバータ２にはＣＬＫ２の波高値が電源電圧であるク
ロック信号を入力し、第１のインバータ１の出力ＣＬＫ
out より、波高値が昇圧されたクロック信号が出力され
る。ここでは第３のインバータ１５１と第２のインバー
タ２に入力するクロック信号を同じクロック信号とした
が、第２のインバータ２に入力するクロック信号がロウ
レベルの時第３のインバータ１５１に入力するクロック
信号が必ずロウレベルになるという条件を満たせば異な
ったクロック信号をそれぞれに入力しても良い。

【００６６】次に図２３と本実施例の動作を示すタイミ
ングチャートである図２４にもとづき本実施例の動作を
説明する。時刻ｔ0 で、前記クロック信号ＣＬＫ１，Ｃ
ＬＫ２ともにハイレベルであり、第１のインバータ１の
出力ＣＬＫout 、第３のインバータ１５１の出力、とも
にロウレベルとなり、さらに第２のインバータ２の出力
もロウレベルとなるので、第１のノード５は、第１のＰ
型ＭＯＳＦＥＴ１５２がロウインピーダンスとなり、電
源電圧Ｖccとなる。

【００６７】時刻ｔ1 では、ＣＬＫ２がハイレベルのま
まで、ＣＬＫ１がロウレベルとなり、第１のインバータ
１の出力ＣＬＫout は、電源電圧Ｖccとなる。時刻ｔ2
で、ＣＬＫ１がロウレベルのままでＣＬＫ２がロウレベ
ルとなるので第２のインバータ２の出力と第３のインバ
ータ１５１の出力ともにハイレベルとなり、第１のＰ型
ＭＯＳＦＥＴ１５２は、ハイインピーダンスとなるの
で、第１のノード５と第１のインバータ１の出力ＣＬＫ
out は、容量素子４によって以下の式で示すＶdda まで
昇圧される。

【００６８】Ｖdda ＝（２Ｖcc×Ｃ1 ＋Ｖcc×Ｃ2 ）／
（Ｃ1 ＋Ｃ2 ） 時刻ｔ3 で、ＣＬＫ１がロウレベルのままＣＬＫ２がハ
イレベルとなるので、第３のインバータ１５１の出力、
第２のインバータ２の出力ともにロウレベルとなり、第
１のノード５が電源電圧Ｖccまで下がるので、前記昇圧
回路の容量素子に相当する容量素子６に溜まった全電荷
の一部の電荷［（Ｖdda −Ｖcc）＊Ｃ2］が第１のイン
バータ１を介して第１のノード５に逆流し、第１のイン
バータ１の出力ＣＬＫout は電源電圧Ｖccとなる。

【００６９】そして、時刻ｔ4で、ＣＬＫ２がハイレベ
ルのままＣＬＫ１がハイレベルとなるので、第１のイン
バータ１の出力の昇圧回路の容量素子に相当する容量素
子６に溜まった電荷（Ｖcc×Ｃ2 ）がグランド端子に流
れて第１のインバータ１の出力ＣＬＫout がロウレベル
となり、前記時刻ｔ0の状態に戻る。

【００７０】つまり、この時刻ｔ0 から時刻ｔ4 の間の
動作を繰り返すことにより、波高値が昇圧さたクロック
信号を発生させる。ここで、前記Ｖdda が本実施例の信
号昇圧回路から出力するクロック信号の波高値である。
上記したように本実施例の信号昇圧回路の、出力するク
ロック信号の波高値Ｖddaは、前記第１５で実施例で述
べた信号昇圧回路の波高値Ｖddよりも以下の式で示すＶ
a 分高くなり、 Ｖa ＝（Ｖcc×Ｃ2 ＋Ｖth×Ｃ1 ）／（Ｃ1 ＋Ｃ2 ） 消費電流は、前記昇圧回路の容量素子を想定した容量値
Ｃ2 の容量素子６から前記第１のインバータ１を介して
グランド端子に流れる電流量が、本実施例の信号昇圧回
路の方が前記第１５の実施例で述べた信号昇圧回路より
も以下の式で示すＩa 分少なくなる。

【００７１】Ｉa ＝（Ｖdd−Ｖcc）×Ｃ2 ×ｆ ここで記号ｆは前記第１５の実施例と本実施例の信号昇
圧回路の出力するクロック信号の周波数である。つま
り、本実施例の信号昇圧回路を昇圧回路に付加すること
により、前記従来の昇圧回路より、高い昇圧電圧と速い
昇圧速度の昇圧回路が得られるようになるのはもっちろ
んのこと、前記第１５の実施例で述べた信号昇圧回路を
付加した昇圧回路よりも、高い昇圧電圧で、低消費電流
の昇圧回路を得ることができ、しかも昇圧回路に入力す
るクロック信号の波高値が高くなり、後段に送る電荷量
が上昇するので、昇圧速度も上昇させることが出来る。

【００７２】さらに、前記本実施例の信号昇圧回路を付
加する昇圧回路を前記第２〜第１０ないし第１３、第１
４の実施例で述べたいずれかの構成とすることにより、
昇圧電圧と昇圧速度をよりいっそう上昇させた昇圧回路
を得ることができる。図２５に本発明に関わる第１７の
実施例である不揮発性メモリ素子を有した半導体集積回
路装置の簡単なブロック図を示す。

【００７３】メモリ手段としての不揮発性メモリ素子ア
レイ１６１に対して、データの書込み、読み出しを行う
ためのビット線制御回路１６２が設けられている。この
ビット線制御回路１６２はデータバッファ１６６につな
がり、アドレスバッファ１６４からのアドレス信号を受
けるカラムデコーダ１６３の出力を受けるようになって
いる。また、不揮発性メモリ素子アレイ１６１に対し
て、制御ゲート及び選択ゲートを制御するためにロウデ
コーダ１６５が設けられている。昇圧回路１６７は、発
振回路１６８からの駆動信号を受けて発生させた昇圧電
圧を、不揮発性メモリ素子アレイ１６１の書込みおよび
消去時に、ビット線制御回路１６２とロウデコーダ１６
５に供給する。

【００７４】本実施例では、上記昇圧回路１６７を、電
源電圧が低い場合（例えば０．９Ｖ）は、前記第２〜第
８ないし第１５、第１６の実施例で述べたいずれかの構
成とすることで、電源電圧が低い場合でも、不揮発性メ
モリー素子の書き替えに必要な昇圧電圧（２０Ｖ以上）
を得ることができる。つまり、電源電圧が低い場合で
も、十分な書き替えが可能な前記半導体集積回路装置が
実現可能になり、電源電圧が低下した場合（例えば１．
２Ｖ）は、前記第９、第１０、第１３、ないし第１４の
実施例で述べたいずれかの構成とすることで、電源電圧
が低下した場合でも、不揮発性メモリ素子の書き換え速
度が速くなる。つまり動作速度の速い前記半導体集積回
路装置が実現可能となる。さらに、上記昇圧回路１６７
を前記第１１ないし第１２の実施例で述べたいずれかの
構成とすることにより、電源電圧が高い場合でも、昇圧
速度を遅らす機能を持った回路なしで、昇圧速度を遅ら
すことができるので、低コストで、長寿命の前記半導体
集積回路が実現可能となる。

【００７５】特に制限しないが、上記昇圧回路１６７を
上記各実施例で述べた構成としたときの各実施例の昇圧
回路１６７の各部の設計値は、各実施例で推奨してある
設計値とすることを推奨する。図２６に本発明に関わる
第１８の実施例である電源とその電源電圧を昇圧する昇
圧回路１０１とエレクトロルミネッセンス素子１７３
（以降ＥＬと略称する。）からなる発光機器を有する電
子機器の模式的ブロック図を示す。

【００７６】ＥＬ１７３の片側電極をグランド端子と接
続し、もう一方の片側電極の電圧を昇圧回路１７１で昇
圧し、その昇圧した電圧をＮＰＮトランジスタ１７４に
より、グランド端子の電圧近くまで素早く低下させる。
この電圧が昇圧されている時と、昇圧した電圧をグラン
ド端子の電圧近くまで素早く低下させている時にＥＬ１
７３が発光する。つまり、この発光の繰り返しで輝度を
得る。なお、発光の繰り返し速さはタイマー回路１７５
によって制御される。

【００７７】従来の前記電子機器は、前記ＥＬ１７３に
与える昇圧電圧をコイル方式で発生させていたので、コ
イル部分の厚みで、薄く作成できなかった。しかし、本
実施例では、薄い半導体基板上に形成した昇圧回路１７
１で前記昇圧電圧を発生させているので、従来よりも薄
型の前記電子機器が実現可能となる。

【００７８】さらに、本実施例の電子機器のＥＬ１７３
の輝度は、ＥＬ１７３の発光間隔が短いほど、与えられ
る昇圧電圧が高いほど上昇する。つまり、ＥＬ１７３の
輝度は、昇圧回路１７１のＥＬ１７３の発光に必要な電
圧まで上昇する時間を短くでき、発光間隔を短くできれ
ば上昇し、また、その発光のために与えられる電圧が高
ければ高いほど上昇できるので、本実施例の電子機器の
前記昇圧回路１７１を、前記第２〜第１０ないし、第１
３〜第１６の実施例で述べたいずれかの構成とすること
で、ＥＬ１７３に、短い時間で高い昇圧電圧を与えるこ
とができ、薄型で、しかも、十分な輝度を発生できる前
記電子機器が実現可能となる。

【００７９】特に制限しないが、本実施例の昇圧回路１
７１を上記のような構成にしたときの段数と全容量素子
の平均値は、ＥＬ１７３が数ｎＦの容量値があり、タイ
マー回路１７５による電圧低下周期が２５６Ｈｚ程度
で、その間にＶout １７２に１００Ｖ程度の昇圧電圧を
供給できる昇圧速度があれば、十分な輝度が得られるの
で、電源電圧Ｖccを３Ｖ、クロック信号の周波数を３Ｍ
Ｈｚとすると、第１５と第１６の実施例で述べた構成を
採用する場合以外は、全て段数を４０段、全段の容量素
子の容量値の平均を１００ｐＦとすることを推奨し、第
１５と第１６の実施例で述べた構成を採用する場合は、
段数を２５段、全段の容量素子の容量値の平均を６０ｐ
Ｆとすることを推奨し、他の構成要素の設定は、各実施
例で述べた設定とすることを推奨する。

【００８０】図２７に本発明に関わる第１９の実施例で
ある前記電子機器の模式的ブロック図を示す。上記の第
１８の実施例で述べた、ＥＬ１７３の片側電極の電圧を
昇圧し、その昇圧した電圧をグランド端子の電圧近くま
で素早く低下させるための昇圧回路１７１、ＮＰＮトラ
ンジスタ１７４、そして、タイマー回路１７５を、ＥＬ
１７３の両側電極それぞれに設け、ＥＬ１７３の両側の
電極の電圧を昇圧し、その昇圧した電圧を急激にグラン
ド端子の電圧近くまで素早く低下させる行為を行う構成
としている。ＥＬ１７３の両電極で行われる上記行為の
タイミングは、ちょうど半周期ずれていて、片方の電極
の昇圧した電圧がグランド端子の電圧近くまで素早く低
下させている時に、もう片方の電極の電圧が昇圧される
ようになっている。これにより、ＥＬ１７３の両側電極
の各昇圧回路１７１で昇圧する電圧は、５０Ｖ程度あれ
ばそれなりの輝度が得られるようになる。つまり、この
５０Ｖ程度の電圧は、電源電圧Ｖccが低い場合（例えば
２Ｖ）でも、前記各昇圧回路１７１で昇圧可能な電圧な
ので、薄型で、電源電圧Ｖccが低い場合（例えば２Ｖ）
でも、それなりの輝度が得られる前記電子機器が実現可
能となる。

【００８１】さらに、本実施例の場合も、第１８の実施
例で述べたように、ＥＬ１７３の輝度は、ＥＬ１７３の
発光間隔が短く、与えられる昇圧電圧が高いほど上昇す
る。つまり、ＥＬ１７３の輝度は、昇圧回路１７１のＥ
Ｌ１７３の発光に必要な電圧まで上昇する時間を短く
し、発光間隔を短くできれば上昇し、また、その発光の
ために与えられる電圧が高ければ高いほど上昇するの
で、第１８の実施例で述べたように、本実施例の電子機
器の昇圧回路１７１を、前記第２〜第１０、ないし第１
３〜第１６の実施例で述べたいずれかの構成とすること
により、ＥＬ１７３に短い時間で高い昇圧電圧を与える
ことができ、薄型で、電源電圧が低い場合（例えば２
Ｖ）でも、十分な輝度を発生できる前記電子機器が実現
可能となる。

【００８２】特に制限しないが、本実施例の昇圧回路１
７１を上記のような構成にしたときの段数と全容量素子
の平均値は、ＥＬ１７３が数ｎＦの容量値があり、タイ
マー回路１７５による電圧低下周期が２５６Ｈｚ程度
で、その間にＶout１７２に５０Ｖ以上の昇圧電圧を供
給できる昇圧速度があれば、それなりの輝度が得られる
ので、電源電圧Ｖccを１．５Ｖ、クロック信号の周波数
を３ＭＨｚとすると、第１５と第１６の実施例で述べた
構成を採用する場合以外は、全て段数を４０段、全段の
容量素子の容量値の平均を１００ｐＦとすることを推奨
し、第１５と第１６の実施例で述べた構成を採用する場
合は、段数を２５段、全段の容量素子の容量値の平均を
６０ｐＦとすることを推奨し、その他の構成要素の設定
は、各実施例で述べた設定とすることを推奨する。

【００８３】図２８に本発明に関わる第２０の実施例で
ある前記電子機器の模式的ブロック図を示す。第１９の
実施例で述べた構造と動作は、ほぼ同じ構造であり、発
振回路１７６を内蔵した点と、ＮＰＮトランジスタ１７
４の変わりに放電用ＭＩＳＦＥＴ１７７を使用した点
と、昇圧回路１７１にタイマー回路１７５の信号を受け
て、ＭＩＳＦＥＴで放電しているＥＬ１７３の電極に出
力が接続してある方の昇圧回路に供給するＶｃｃおよび
発振回路からの出力信号Φ、Φ＊の入力を停止させる機
能を追加した点である。これにより、同一基板上にＥＬ
１７３以外が形成できるのでコストダウンでき、さら
に、昇圧回路が停止できるので、その分消費電流の減っ
た前記電子機器が実現可能となる。

【００８４】さらに、本実施例の場合も、第１８の実施
例で述べたように、前記第２〜第１０、ないし第１３〜
第１６の実施例で述べたいずれかの構成をとることによ
り、十分な輝度も発生できる前記電子機器が実現可能と
なる。当然第１５と第１６の実施例で述べた構成を採用
する場合は、ＭＩＳＦＥＴで放電しているＥＬ１７３の
電力に出力が接続してある方の昇圧回路に入力する前記
昇圧回路からの入力信号が停止する構成となる。

【００８５】特に制限しないが、本実施例の昇圧回路１
７１を上記のような構成としたとき、前記第１９の実施
例のような動作条件の場合を想定できるので、第１９の
実施例で述べた設定とすることを推奨する。

【００８６】

【発明の効果】上記したように、本発明は、以下に示す
効果がある。すなわち、電気的に書換が可能な不揮発性
メモリ素子を有する半導体集積回路装置などの、電源電
圧から昇圧した電圧が必要な半導体集積回路装置内に、
本発明の昇圧回路を用いることによって、今まで不可能
だった低電圧で動作、あるいは、高速動作が可能な前記
半導体集積回路装置を得ることができる。

【００８７】さらに、高い昇圧電圧を必要とする前記Ｅ
Ｌの発光を利用する発光機器を有する電子機器内に本発
明の昇圧回路を用いることで、今まで不可能だった薄型
で高輝度な、前記電子機器が実現可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のＭＯＳＦＥＴの断面構
造を示す模式的断面図である。

【図２】本発明の第２の実施例の昇圧回路を示す回路図
である。

【図３】本発明の第２の実施例の昇圧回路の段数とその
ときの昇圧電圧を示すグラフである。

【図４】（ａ）は本発明の第３の実施例のＭＯＳＦＥＴ
のＬ長部分を示す模式的断面図であり、（ｂ）、（ｃ）
は本発明の第３の実施例のＭＯＳＦＥＴを昇圧回路に用
いたときの段数に対応するＬ長を示す図である。

【図５】本発明の第４の実施例のＭＯＳＦＥＴの断面構
造を示す模式的断面図である。

【図６】（ａ）は、本発明の第４の実施例のＭＯＳＦＥ
Ｔを昇圧回路に用いたときの昇圧回路の段数に対応する
ゲート絶縁膜領域長さを示す図であり、（ｂ）は、Ｌ1
を変えたときのＭＯＳＦＥＴのしきい値の変化を示した
図である。

【図７】本発明の第４の実施例のＭＯＳＦＥＴの平面構
造を示す模式的平面図である。

【図８】本発明の第５の実施例のＭＯＳＦＥＴの断面構
造を示す模式的断面図である。

【図９】本発明の第６の実施例のＭＯＳＦＥＴの断面構
造を示す模式的断面図である。

【図１０】本発明における第７の実施例の昇圧回路の回
路図である。

【図１１】本発明における第７の実施例の昇圧回路を構
成するＭＯＳＦＥＴのしきい値のＶＢＳ依存を示すグラ
フである。

【図１２】本発明における第８の実施例の昇圧回路の回
路図である。

【図１３】本発明における第８の実施例の昇圧回路を構
成するＭＯＳＦＥＴの模式的平面図である。

【図１４】本発明における第８の実施例の昇圧回路を構
成するＭＯＳＦＥＴの全チャネルに対する第２の不純物
濃度のチャネルの面積比としきい値の関係を示すグラフ
である。

【図１５】本発明における第９の実施例の昇圧回路の回
路図である。

【図１６】本発明における第１０の実施例の昇圧回路の
回路図である。

【図１７】本発明における第１１の実施例の昇圧回路の
回路図である。

【図１８】本発明における第１２の実施例の昇圧回路の
回路図である。

【図１９】本発明における第１３の実施例の昇圧回路の
回路図である。

【図２０】本発明における第１４の実施例の昇圧回路の
回路図である。

【図２１】本発明における第１５の実施例の信号昇圧回
路の回路図である。

【図２２】本発明における第１５の実施例の信号昇圧回
路の動作を示すタイミングチャート図である。

【図２３】本発明における第１６の実施例の信号昇圧回
路の回路図である。

【図２４】本発明における第１６の実施例の信号昇圧回
路の動作を示すタイミングチャート図である。

【図２５】本発明における第１７の実施例の不揮発性メ
モリ素子を有した半導体集積回路装置の簡単なブロック
図である。

【図２６】本発明における第１８の実施例の電源とその
電源電圧を昇圧する昇圧回路とＥＬからなる発光機器を
有する電子機器の簡単なブロック図である。

【図２７】本発明における第１９の実施例の電源とその
電源電圧を昇圧する昇圧回路とＥＬからなる発光機器を
有する電子機器の簡単なブロック図である。

【図２８】本発明における第２０の実施例の電源とその
電源電圧を昇圧する昇圧回路とＥＬからなる発光機器を
有する電子機器の簡単なブロック図である。

【図２９】従来のＭＯＳＦＥＴの模式的断面図である。

【符号の説明】

１ 第１のインバータ ２ 第２のインバータ ３ ダイオード接続したＮ型ＭＯＳＦＥＴ ４ 容量値Ｃ1の容量素子 ５ 第１のノード ６ 容量値Ｃ2の容量素子 １１、２１、３１ １０１ ゲート １２、２２、３２、４３ １０２ ソース １３、２３、３３、４４ １０３ ドレイン １４ 基板あるいはウェル １５ ゲートによる空乏層領域 １６ ソースからのびた空乏層 １７ ドレインからのびた空乏層 １８ ゲート絶縁膜 １９ チャネル ２５、３４、４５ 第１ゲート絶縁膜 ２６、３５、４６ 第２ゲート絶縁膜 ４１ 第１ゲート ４２ 第２ゲート ４７ ドレイン、ゲート共通電極 １０４ 第１の不純物濃度のチャネル １０５ 第２の不純物濃度のチャネル １０６ 不純物導入用マスクパターン １０７ 不純物導入用マスクパターンの幅 １０８ 不純物導入用マスクパターンの間隔 １５１ 第３のインバータ １５２ 第１のＰ型ＭＯＳＦＥＴ １６１ 不揮発性メモリ素子アレイ １６２ ビット線制御回路 １６３ カラムデコーダ １６４ アドレスバッファ １６５ ロウデコーダ １６６ データバッファ １６７、１７１ 昇圧回路 １６８、１７６ 発振回路 １７２ Ｖout （昇圧電圧） １７３ エレクトロルミネッセンス素子（ＥＬ） １７４ ＮＰＮトランジスタ １７５ タイマー回路 １７７ 放電用ＭＩＳＦＥＴ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 斎藤 直人 千葉県千葉市美浜区中瀬１丁目８番地 株式会社エスアイアイ・アールディセン ター内 (72)発明者 小山内 潤 千葉県千葉市美浜区中瀬１丁目８番地 セイコー電子工業株式会社内 (72)発明者 小西 春男 千葉県千葉市美浜区中瀬１丁目８番地 セイコー電子工業株式会社内 (72)発明者 宮城 雅記 千葉県千葉市美浜区中瀬１丁目８番地 セイコー電子工業株式会社内 (56)参考文献 特開 平７−65952（ＪＰ，Ａ) 特開 平６−151056（ＪＰ，Ａ) 特開 平５−94872（ＪＰ，Ａ) 特開 平３−214591（ＪＰ，Ａ) 特開 昭58−184572（ＪＰ，Ａ) 実開 昭63−160087（ＪＰ，Ｕ) 実開 昭63−70166（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H05B 33/00 - 33/28 H01L 21/822 H01L 27/04

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 電源と電源の電圧を昇圧する２つの昇圧
   回路と前記２つの昇圧回路の各々の出力に、昇圧した電
   圧を放電する放電用ＭＩＳＦＥＴを有する半導体集積回
   路と前記２つの昇圧回路の各々の出力にエレクトロルミ
   ネッセンス素子の各々電極を電気的に接続し、前記エレ
   クトロルミネッセンス素子の片方の電極を昇圧している
   時に、前記エレクトロルミネッセンス素子のもう片方の
   電極は、昇圧回路を放電する行為を繰り返して、前記エ
   レクトロルミネッセンス素子を発光させる電子機器にお
   いて、前記エレクトロルミネッセンス素子両電極の内、
   電圧を昇圧する方の電極の電圧を昇圧する方の前記昇圧
   回路のみを動作させ、昇圧電圧を放電する前記エレクト
   ロルミネッセンス素子のもう片方の電極の電圧を昇圧す
   る前記昇圧回路は、停止させることを特徴とする電子機
   器。
2. 【請求項２】 前記半導体集積回路は、発振回路と、前
   記発振回路で発生させた第１のクロック信号の波高値を
   昇圧する第１の信号昇圧回路と、前記発振回路で発生さ
   せた前記第１のクロック信号と位相が逆の第２のクロッ
   ク信号の波高値を昇圧する第２の信号昇圧回路を有し、
   前記２つの昇圧回路は、複数のダイオード接続されたＭ
   ＩＳＦＥＴがノードを介して直列接続し、前記ノードに
   は容量素子の片側電極が接続さており、前記容量素子の
   前記片側電極のもう片方の電極には、前記第１の信号昇
   圧回路の出力信号と前記第２の信号昇圧回路の出力信号
   １つ置きに交互に入力する構成であり、前記エレクトロ
   ルミネッセンス素子の両電極で、電圧を昇圧する側の電
   極の電圧を昇圧する前記昇圧回路にのみ前記第１と第２
   の信号昇圧回路の出力信号を入力し、昇圧電圧を放電す
   る前記エレクトロルミネッセンス素子のもう片方の電極
   の電圧を昇圧する前記昇圧回路には、前記第１と第２の
   信号昇圧回路の出力信号を入力しないことを特徴とする
   請求項１記載の電子機器。