KR19990023082A - 반도체 장치 - Google Patents

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Abstract

본 발명에서는, BGA(ball grid array), CSP(chip scale package) 또는 기타 면실장 패키지로서 제조될 수 있는 반도체 장치로서, 전원 단자 및 접지 단자 사이의 단락이 방지될 수 있는 반도체 장치가 제공된다. 이 패키지의 실장면 상에서, 전원 전극으로서 기능하는 땜납볼과 접지 전극으로서 기능하는 땜납볼 사이에 신호 전극으로서 기능하는 적어도 하나의 땜납볼이 배치된다.

Description

반도체 장치
본 발명은 반도체 장치에 관한 것으로서, 특히 땜납볼이 외부 전극으로서 사용되어 외부 회로와의 접속이 이루어질 수 있도록 하는, BGA(ball grid array), CSP(chip scale package) 또는 기타 복수 핀-표면 실장 패키지(pin surface mounting package)의 전극 배열에 관한 것이다.
메모리 칩(momory chip)과 ASIC(application specific IC) 장치의 제조에 있어, 핀들이 외부 전극을 위해 사용되는 QFP(quad flat package) 및 기타 통상적인 패키지 디자인을 사용하는 것으로는 더 빠른 조립, 핀수의 증가 및 칩 크기에 대한 지속적인 감소에 대한 요구를 충족시킬 수 없었다. 이러한 상황으로 인해 BGA, CSP 및 외부 전극에 대해 땜납볼을 사용하는 기타 면실장 기술들이 개발되었으며, 또한 많은 외부 전극을 가지고도 더 얇고 더 작은 패키지를 얻을 수 있었다. 외부 전극으로서 기능하는 땜납볼 사이의 피치를 1mm 보다 작게 축소함으로써, 크기가 감소되고, 많은 수의 외부 전극을 이들 패키지 내에서 얻을 수 있게 되었다.
도 7은 상기한 바와 같은 종래의 반도체 장치에 관한 실장면을 도시하는 평면도이다. 이 반도체 장치(100)는 실장면(102)을 갖는 패키지(101)를 포함하며, 실장면(102) 위에는 복수의 외부 단자를 이루는 땜납볼이 형성되어 있다. 도 7에서 도시하는 바와 같이, 실장면(102)에 형성된 땜납볼은, 전원 전극 단자로서 사용되는 복수의 땜납볼(103a), 접지 전극 단자로서 사용되는 복수의 땜납볼(103b) 및, 전원 전극 단자와 접지 전극 단자 이외의 신호 전극으로서 사용되는 복수의 땜납볼들(103c)을 가짐에 주목해야 한다.
이런 배열에 있어서 인접 땜납볼들 사이가 1mm 이하일 때에는, 땜납 단락(solder shoting)이나 고정 이물질(fixed foreign matter) 또는 가동 이물질(unfixed foreign matter)에 의한 전극 사이의 단락이 실장 프로세스동안에 쉽게 발생할 수 있다. BGA, CSP 등의 면실장 패키지에 대해서는, 이와 같은 단락은 QFD 등과 같이 핀을 사용한 패키지와는 달리 맨눈에 의한 관찰(naked eye observation) 또는 프로빙(probing)에 의해서 관찰되지 않는다. 이 때문에, BGA, CSP 등의 면실장 패키지에 대해 결함이 있는 접속과 전극 단락을 검출하는 한 방법으로써 바운더리 스캐닝(boundary scanning)이 사용되어 왔다.
상기 바운더리 스캐닝은 전원 전극 및 접지 전극 이외의 외부 전극인 신호 전극과 연관된 단락을 전기적으로 검출할 수 있다. 보다 상세히 말하자면, 바운더리 스캐닝은 신호 전극들의 사이, 신호 전극과 전원 전극의 사이 및 신호 전극과 접지 전극 사이에서 발생하는 단락을 전기적으로 검출할 수 있다. 그러나, 바운더리 스캐닝은 전원 전극과 접지 전극 사이의 단락을 검출할 수 없다. 이것은, 예를 들면, 전원 단자로서 사용되는 복수의 땜납볼(103a) 및 접지 단자로서 사용되는 복수의 땜납볼(103b)이, 도 7에 도시하는 바와 같이 1㎜이하의 땜납볼 피치를 가지도록 배열되었을 때에 특히 문제가 되는데, 그 이유는 이런 배열하에서 전극이 근접하면 땜납 부스러기(solder debris) 등의 이물질로 인해 전원 전극 및 접지 전극 사이에 단락이 발생하기 쉬워지기 때문이다.
본 발명과 목적은 다르지만, 전원 리드(power supply lead)와 접지 리드(ground lead) 사이에 두개의 신호 리드를 배치함으로써 전원 전위(power supply potential) 및 접지 전위(ground potential)에서의 변동을 억제함에 의해 트랜지스터의 오동작을 방지하는 한가지 방법으로써 외부 전극에 대한 리드를 사용하는 반도체 장치가 일본국 특허 공개 평성 제6-151688(1994-151688)호 공보에 개시되어 있다.
본 발명의 목적은 전원 전극과 접지 전극 사이의 단락을 방지함으로써 BGA 및 CSP 등의 면실장으로 형성되는 반도체 장치를 제공하여 상기의 문제를 해결하는데 있다.
복수의 땜납볼을 갖는 면실장 패키지 내에서 본 발명에 따른 반도체 장치가 성취되며, 이때 실장면 상에서 복수의 땜납볼은 상이한 극성의 전원 전극들이 인접하지 않는 배치로 외부 전극으로서 사용된다. 이러한 배치로 인해 바운더리 스캐닝에 의해서 검출되지 않는 전원 전극과 접지 전극 사이에서의 단락이, 실장면에 대한 실장 이후 더욱 어려워지게 된다. 그 결과, 신호 전극 사이의 단락의 바운더리 스캔 검출율이 크게 개선되고, 실장된 반도체 장치의 신뢰성이 크게 개선될 수 있다.
본 발명의 면실장 패키지내의 외부 전극들의 땜납볼 사이의 피치는 바람직하게는 1㎜이하이다. 외부 전극 사이의 단락을 야기하는 땜납 부스러기 같은 이물질(foreign matter)은 전형적으로 1㎜보다 작은 크기이고, 만일 땜납 부스러기 등의 이물질로 인해 외부 전극 사이에 단락이 일어난다면, 이 단락은 전원 전극과 신호 전극 사이, 또는 접지 전극과 신호 전극 사이에 발생하며, 전원 전극과 접지 전극 사이에서는 발생하지 않는다. 따라서, 이들 전극 사이의 단락은 바운더리 스캐닝에 의해 검출할 수 있고, 반도체 장치 실장의 신뢰성을 크게 개선할 수 있다.
본 발명에 따른 반도체 장치의 외부 전극은 또한 상이한 극성의 전원 전극 사이에 전원 전극이 아닌 적어도 하나의 신호 전극이 배치되도록 배열된다. 땜납 부스러기 등의 이물질에 의해서 발생하는 거의 모든 외부 전극 사이의 단락은 전원 전극 및 신호 전극, 또는 접지 전극 및 신호 전극 사이에서 발생한다. 이것을 고려할 때, 상이한 극성의 전원 전극 사이에 전원 전극이 아닌 적어도 하나의 신호 전극을 배치하면, 전원 전극과 접지 전극 사이의 단락이 더 어렵게 된다. 결과적으로, 반도체 장치 실장의 신뢰성이 크게 개선될 수 있다.
본 발명의 더 완전한 이해와 더불어 다른 목적 및 성과들이 첨부된 도면과 함께 다음의 기술 및 특허 청구 범위를 참조함으로써 명백하고 명확하게 될 것이며, 도면에서 동일한 부분들은 동일한 참조 번호로 표시된다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 장치의 시시도,
도 2는 도 1의 반도체 장치의 측면도,
도 3은 실장기판에 실장된 때의 도 1 및 도 2의 반도체 장치의 측면도,
도 4는 도 1 및 도 2의 반도체 장치의 실장면의 평면도,
도 5는 도 1 및 도 2의 반도체 장치의 실장면의 대체적인 배치의 평면도,
도 6은 도 1 및 도 2의 반도체 장치의 실장면의 다른 대체적인 배치의 평면도,
도 7은 종래의 배치에 따른 반도체 장치의 실장면의 평면도.
도면의 주요 부분에 대한 부호의 설명
1, 100 : 반도체 장치 6,102 : 실장면
2 : 실장면 패키지 100 : 반도체 장치
3, 103a, 103b. 103c : 땜납볼 101 : 실장면을 가지는 패키지
5 : 실장 기판
이하 본 발명의 바람직한 실시예가 첨부된 도면을 참고하여 기술되며, 여기에서 도 1 및 도 2는 각각 본 발명에 따른 반도체 장치(1)의 사시도 및 측면도이다.
도 1 내지 4에서 도시하는 바와 같이, 반도체 장치(1)는 도 4에서 도시하는 바와 같이 BGA, CSP 또는 실장면(6)을 포함하는 다른 유형의 실장면 패키지(2)이다. 이 실장면(6)은 반도체 장치가 실장 기판에 실장될 때 도 3의 실장 기판(5)과 접속한다. 복수의 땜납볼(3)은 패키지(2)의 외부 전극으로서 기능하며, 한 피치가 1mm이하로 이 실장면(6)위에 형성된다. 결과적으로, 15cm2의 실장면의 패키지(2)에는 이 면위에 땜납볼(3)이 150개 이상 형성될 수 있다. 도면을 간략하게 하기 위해 더 적은 수의 전체 땜납볼(3)이 도시되었음에 유의해야 한다.
도 3은 실장 기판(5)에 실장된 도 1 및 2에 도시한 반도체 장치(1)의 측면도이다. 도면에는 도시하지 않았지만, 와이어링 패턴(wiring pattern)이 패키지(2)의 실장면(6)과 접속하는 면위의 실장 기판(5)위에 형성된다. 상기 땜납볼(3)은 실장 기판(5)의 와이어링 패턴과 일치하는 패턴으로 패키지 실장면(6)위에 배치된다. 그리고 난후, 열을 가하여 땜납볼(3)을 열적으로 녹여서, 실장 기판(5)의 대응하는 회로 요소와 접속시킨다.
도 4는 반도체 장치(1)의 실장면(6)의 평면도이다. 도 4에 색인표로 나타낸 바와 같이, 반도체 장치(1)의 실장면(6)상에 형성된 땜납볼(3)은, 전원 전극으로서 사용되는 하나 이상의 땜납볼(3a)과, 접지 전극으로서 사용되는 하나 이상의 땜납볼(3b)과, 비전원(non-power supply) 및 비접지(non-ground) 외부 신호 전극으로서 사용되는 하나 이상의 땜납볼(3c)을 포함한다.
도 4로부터 알 수 있는 바와 같이, 땜납볼(3a∼3c)은 실장면(6) 상에 소정의 특정 패턴으로 배열되어, 전원 전극으로 사용된 소정의 땜납볼(3a)과 접지 전극으로 사용된 소정의 땜납볼(3b) 사이에 신호 전극으로서 사용된 적어도 하나의 땜납볼(3c)이 배치되도록 하며, 따라서 어떠한 전원 전극 땜납볼(3a)도 접지 전극 땜납볼(3b)과 인접하지 않도록 한다.
외부 전극 사이에서 단락을 일으키는 땜납 부스러기 및 다른 이물질은 일반적으로 크기에 있어서 1㎜ 이하이다. 더욱이, 땜납 부스러기 또는 다른 이물질이 외부 전극에 단락을 일으킬 때, 전원 전극 및 신호 전극 사이에서, 또는 접지 전극 및 신호 전극 사이에서는 사실상 항상 단락이 발생하며, 전원 전극과 접지 전극 사이에서는 아주 드물게 단락이 발생한다. 결과적으로, 전원 전극과 연관된 사실상의 모든 단락이 바운더리 스캐닝으로 검출될 수 있다.
상기한 바와 같이 외부 전극과의 단락을 일으키는 땜납 부스러기 또는 다른 이물질의 크기는 전형적으로 1㎜ 이하이기 때문에, 전원 전극과의 단락은 전원 전극 땜납볼(3a) 및 접지 전극 땜납볼(3b) 사이에 신호 전극 땜납볼을 배치하지 않고 그 사이의 거리를 크게 함으로써 유사하게 억제될 수 있다. 이와 같은 대체적인 구성의 전형적인 실장면(6)이 도 5 및 도 6에 도시된다.
도 5에 도시한 패턴에 있어서, 신호 전극 땜납볼(3)은 소정의 땜납볼(3a) 및 소정의 땜납볼(3b) 사이에 적어도 땜납볼 피치에 해당하는 기지의 간격(gap)이 있도록 배치된다. 이와 같은 배치에 의해 마찬가지로 전원 전극과 접지 전극 사이에 단락이 발생할 확률이 줄어든다.
도 6에 도시한 패턴에 있어서, 땜납볼(3a) 및 땜납볼(3b) 사이의 땜납볼 피치만이 증가된다. 이러한 배치에 의해 또한 전원 전극 및 접지 전극 사이에 단락이 발생할 확률이 줄어든다.
본 발명에 따른 반도체 장치에 대해 앞서 기술한 바와 같이 본 발명에 따라 신호 전극으로서 사용되는 최소한 1개의 땜납볼(3c)이 반도체 장치(1)의 실장면(6)위에 형성된 복수의 땜납볼(3)의 패턴내의 전원 전극으로서 사용되는 소정의 땜납볼(3a)과 접지 전극으로서 사용되는 소정의 땜납볼 사이에 배치된다. 결과적으로 패키지(2)가 실장 기판(5) 위에 실장된 후에 전원 전극 및 접지 전극 사이에 이루어진 단락, 즉, 바운더리 스캐닝에 의해 검출될 수 없는 단락이 일어나기 어렵게 되고, 전극들 사이의 단락에 대한 바운더리 스캐닝 검출율이 크게 개선되며, 반도체 장치 실장의 신뢰성이 크게 개선된다.
상기한 본 발명에 있어서, 동일한 사상을 여러가지 방식으로 변형할 수 있다는 것이 명백하다. 이와 같은 변형이 본 발명의 정신 및 범위로부터 벗어나는 것으로 간주되어서는 안되며 당 기술 분야에 숙련된 사람에게 명백한 바라면 이와 같은 모든 변형이 이하 청구항의 범위에 포함되는 것으로 의도된다.
본 발명을 전적으로 바람직한 실시예 및 도면과 관련하여 기술하였으나, 다양한 변경 및 수정이 당 기술 분야에 숙련된 사람들이라면 명백할 것이라는 점에 유의해야 한다. 이러한 변경 및 수정은 이들이 첨부된 특허청구범위로부터 벗어나지 않는 한 본 발명의 범위에 포함되는 것으로서 이해하여야 한다.
본 발명에서는, BGA(ball grid array), CSP(chip scale package) 또는 기타 면실장 패키지로서 제조될 수 있는 반도체 장치로서, 전원 단자 및 접지 단자 사이의 단락이 방지될 수 있는 반도체 장치가 제공된다. 이 패키지의 실장면 상에서, 전원 전극으로서 기능하는 땜납볼과 접지 전극으로서 기능하는 땜납볼 사이에 신호 전극으로서 기능하는 적어도 하나의 땜납볼이 배치된다.

Claims (5)

  1. 실장 보드(mounting board)에 면실장(surface-mount)되는 반도체 장치에 있어서,
    상기 반도체 장치는 상기 반도체 장치의 실장면 위에 외부 전극으로서 배열된 복수의 땜납볼을 가지고,
    상기 외부 전극은 전원 전극, 접지 전극 및 신호 전극을 포함하며,
    상기 전원 전극은 상기 땜납볼의 한 피치 배열보다 더 큰 거리만큼 상기 접지 전극들로부터 떨어져 있는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 한 피치가 1mm 이하인 반도체 장치.
  3. 제 1 항에 있어서,
    임의의 전원 전극 및 상기 임의의 전원 전극과 이웃한 접지 전극 사이에 하나의 신호 전극이 배열되어 있는 반도체 장치.
  4. 제 1 항에 있어서,
    임의 전원 전극이 상기 임의의 전원 전극과 이웃한 접지 전극으로부터 상기 한 피치보다 큰 거리로 떨어져 있는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 거리가 2 피치인 반도체 장치.
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