KR100281216B1 - 반도체 장치 - Google Patents

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Abstract

볼 그리드 어레이 형태의 반도체 장치는 베어칩, 그 베어칩의 내부 전극에 접속된 금속 충진 쓰루홀 부분, 내측 리드 및 외부 전극을 갖는 플렉서블 테이프 캐리어를 포함한다. 베어칩의 내부 전극은 그 칩의 측면에 수직인 방향으로의 길이를 가지며, 그 길이는 인접한 내부 전극들 피치의 3 배 이상이다. 쓰루홀 부분들은 내부 전극들에 각각 접속되며, 그 쓰루홀 부분들은 3 열 이상 배열된다. 중간 열의 쓰루홀 부분으로부터 인출된 내측 리드는, 인접한 쓰루홀 부분과 접촉하지 않도록, 인접한 쓰루홀 부분으로부터 이격된다.

Description

반도체 장치
본 발명은 플렉서블 테이프 캐리어 (flexible tape carrier) 를 포함하는 볼 그리드 어레이 (ball grid array) 형 반도체 장치에 관한 것으로서, 특히 홀 접속 구조를 통해 좁은 피치를 갖는 멀티핀 반도체 장치에 관한 것이다.
일례로, 플레서블 테이프 캐리어를 포함하는 볼 그리드 어레이 형태의 반도체 장치가 일본 특개평 제 7-321157 호 공보에 제안되어 있다. 이는 칩의 크기가 패키지의 크기와 거의 동일한 초소형 반도체 패키지를 기술하고 있다.
이 제안의 제 4 실시예에 기술된 구조에 따르면, 금속이 충진된 쓰루홀 (metal-filled through hole) 이 칩의 내부 전극과 내측 리드 (inner lead) 간의 접속부로서 사용된다 (도 5 참조). 예시적인 치수는 다음과 같다. 100 μm 피치로 일렬로 배열된 내부 전극들에 대해, 50 μm 직경의 쓰루홀 및 70 μm 폭의 내측 리드가 예시되어 있다. 탄산 가스, YAG 레이저 및 엑시머 레이저를 이용한 쓰루홀의 가공 방법이 기재되어 있다.
또한, 제 7 실시예에는, 도 5 에 도시된 바와 같이, 베어칩 (bare chip) 이 탑재되는 부분에 배열될 수 있는 외부 전극의 수에 대한 한계를 언급하고 있다. 이 실시예에서 설명된 바와 같이, 0.5 mm 의 피치로 외부 전극들이 배열되고 외부 전극 탑재 면적이 7 mm2이고 핀수가 226 개 이상일 경우에는, 그 탑재 영역에 패드 (pad) 를 형성할 수 없으므로, 패드를 팬아우트 (fan-out) 로 배열할 필요가 있다. 반대로, 종래의 TAB (Tape Automated Bonding) 과 같은 방법과는 달리, 베어칩이 탑재된 부분 상에도 외부 전극들을 배치할 수 있으므로, 면적 효율이 향상되게 된다.
한편, 반도체 장치의 성능이 향상됨에 따라, 반도체 패캐지는 소형화되고 다핀 구조를 가질 필요가 있게 되었다. 이와 같은 상황 하에서, 내부 전극들이 40 μm 이하의 피치를 갖고, 외부 전극의 수가 500 핀 이상인 것이 제안되었다.
따라서, 일본 특개평 제 7-321157 호 공보에 개시된 방법을 이용하여, 칩의 내부 전극이 40 μm 이하의 피치를 갖는, 우수한 면적 효율을 갖는 반도체 장치가 제공될 수도 있다. 그러나, 상술한 방법은 작은 40 μm 피치를 갖는 내부 전극들을 접속하는 것이 어려운 문제점을 지니고 있다.
레이저 또는 플레이팅 (plating) 을 이용하여 쓰루홀을 형성할 경우, 쓰루홀의 직경 및 그 양측면의 여유량 (clearance) 을 고려하여, 내측 리드와 칩의 내부 전극간의 접속 부분의 내부 리드의 폭이 결정된다. 그러나, 실제로는, 레이저에 의해 형성된 홀의 최소 허용 직경이 약 25 μm 이고 홀의 정렬시에 허용가능한 편차가 5 내지 10 μm 이므로, 내측 리드의 폭이 35 내지 45 μm 가 되어, 도 3 에 도시된 바와 같이, 인접하는 내측 리드들 간의 갭 폭 (d) 이 약 0 이 됨으로서 단락 회로가 유발될 수도 있다.
단락 회로를 피할 수 있는 배선 방법으로는, 내측 리드들의 쓰루홀 부분들을 엇갈리게 된 배열이 제공될 수 있다. 그러나, 이 경우에도, 도 3 에 도시된 바와 같이, 2 개의 인접한 배선들이 동일 방향으로 배열될 경우에는, 단락이 유발될 수도 있다. 또한, 인접한 배선들을 엇갈리는 (staggered) 패턴으로 반대 방향으로 배열할 경우에도, 베어칩 탑재 영역 상으로 인출될 수 있는 배선수와 베이칩 외부 영역으로 인출될 수 있는 배선수는 각각 칩 내부 전극의 전체 개수의 1/2 이하이다. 예를 들어, 베어칩 탑재 부분 영역에 여유가 없고, 베어칩 외부 영역으로 더 많은 배선을 인출하고자 하는 경우에도, 도 1 에서 알 수 있는 바와 같이, 내부 전극의 전체 개수의 1/2 이상으로부터 배선을 인출하는 것은 불가능하다.
본 발명의 목적은 쓰루홀의 직경 또는 배선의 폭을 줄일 필요없이 상술한 문제점들을 해결하거나, 또는 일본 특개평 제 7-321157 호 공보에 개시된 방법을 이용하여 다층화된 구조의 배선층을 제공하고, 배선들이 40 μm 의 협피치로도 접합되면서도, 칩의 내부 전극으로부터 베어칩 탑재 영역 상으로 또는 외부로 배선들이 자유롭게 인출될 수 있으며 다핀 구조 및 소형화를 실현할 수 있는, 반도체 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 볼 그리드 어레이 형태인 본 발명의 따른 반도체 장치는 베어칩, 상기 베어칩의 내부 전극들에 접속된 금속 충진 쓰루홀 부분, 배선 패턴, 및 외부 전극을 갖는 플렉서블 테이프 캐리어를 포함하며, 상기 내부 전극들은 상기 칩의 1 면에 수직으로 및 일정한 피치로 상기 칩의 상기 면에 인접하게 배열되고 , 상기 쓰루홀 부분이 엇갈리는 패턴으로 배열되도록, 상기 각 쓰루홀 부분은 상기 칩에 대해 상기 내부 전극의 내부, 중간 및 외부 부분들 중의 어느 한 부분과 접속되며, 상기 내부 전극의 상기 중간 부분으로부터 인출된 배선은, 상기 쓰루홀 부분들과 접촉되지 않도록, 인접한 쓰루홀 부분들로부터 이격된다. 상기 내부 전극의 중간 부분으로부터 인출된 배선은 인접한 쓰루홀 부분으로부터 20 μm 이상의 간격만큼 이격된다. 중간 열의 쓰루홀들의 쓰루홀로부터 인출된 배선은 상기 칩의 내측 방향으로 인출될 수 있다.
상술한 본 발명에 따르면, 내측 리드들이 상기 칩의 상기 내부 전극들에서 외부 전극들까지 배선되고 협피치로 배치된 모든 내부 전극들을 효과적으로 이용할 수 있는 경우, 상기 베어칩 탑재 영역 상으로 배선되는 내측 리드 수와 상기 베어칩 외부로 배선되는 내측 리드 수의 비가 3:1 또는 1:3 이 되도록 하는 것이 가능하므로, 자유도가 증대되게 된다. 따라서, 협피치, 다핀 구조 및 소형화를 실현할 수 있는 반도체 장치를 제공하는 것이 가능하게 된다.
본 발명의 상기 및 다른 목적, 특징 및 이점들은, 본 발명의 바람직한 실시예를 나타낸 첨부 도면을 참조하여, 하기 상세한 설명으로부터 명백해질 것이다.
도 1 은 종래 기술의 외부 전극들의 배열 (엇갈리는 배열) 을 나타낸 도면.
도 2 는 도 1 의 배선 영역의 부분 확대도.
도 3 은 종래 기술의 배선상의 결점을 나타낸 부분 확대도.
도 4 는 종래 기술의 배선상의 결점을 나타낸 부분 확대도.
도 5 는 종래 기술의 외부 전극들의 배열을 나타낸 도면.
도 6 은 본 발명의 제 1 실시예를 나타내는 외부 전극들의 배열을 나타낸 도면.
도 7 은 본 발명의 쓰루홀 접속 부분들 및 칩의 내부 전극들의 구조를 나타낸 도면.
도 8 은 도 7 의 쓰루홀 접속 부분들의 라인 A-A′를 따라 취한 단면도 및 평면도.
도 9 는 본 발명의 제 2 실시예를 나타내는 외부 전극들의 배열을 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 칩 1a : 칩의 내부 전극
2 : 칩의 내부 전극 및 쓰루홀 접속 부분
3, 5a : 내측 리드 3a : 쓰루홀 접속 부분
4 : 외부 전극 5 : 테이프 캐리어
5b : 테이프 기재 (基材) 5c : 접착제
5d, 5e : 테이프 캐리어의 쓰루홀 부분
d : 내측 리드들 간의 갭 폭 L : 내부 전극 길이
P : 내부 전극들의 피치
이하, 도 6 내지 도 8 을 참조하여, 본 발명의 반도체 장치의 제 1 실시예를 설명한다.
다음과 같은 가정하에서 이 실시예를 설명한다. 칩 상의 내부 전극 피치 (P) 는 40 μm 이다. 쓰루홀 접속 부분에서 쓰루홀의 직경은 25 μm 이다. 쓰루홀 부분에서 내측 리드의 폭은 40 μm 이다. 배선들간의 간격 (d) 은 20 μm 이다. 그러나, 실제의 본 발명은 이러한 치수로 한정되지는 않는다.
먼저, 도 6 내지 도 8 을 참조하여, 본 발명의 제 1 실시예를 설명한다.
이 실시예는 플렉서블 테이프 캐리어를 포함하는 볼 그리드 어레이 형태의 반도체 장치에 관한 것이다. 칩의 내부 전극들 (1a) 에 접속된 테이프 캐리어의 쓰루홀 부분들 (5d 및 5e) 의 구조가 도 8 에 도시되어 있다. 접속 부분으로부터 배선을 인출하기 위한 배열이 도 7 에 도시되어 있다. 먼저, 내부 전극들 (1a) 의 피치 방향에 수직인 방향으로의 길이 (L) 는 내부 전극 패드들의 피치 (P) 의 3 배 이상이다. 이 경우, 그 길이 (L) 는 내부 전극들 (1a) 의 패드 피치 (P) 와 인접하는 리드들간의 간격 (d) 을 더한 길이의 3 배이다. 실제 길이는 160 μm 이다. 쓰루홀 부분들 (3a) 은 3 열 이상의 내부 전극들 (1a) 에 교대로 접속된다. 중간 열의 패드들 내의 쓰루홀 부분으로부터 인출된 내측 리드 (3) 는 칩 (1) 의 외부로 인출되며, 인접한 쓰루홀 부분과 접촉하지 않도록, 인접한 쓰루홀 부분으로부터 10 μm 간격만큼 측방에 배치된다. 따라서, 인접하는 리드들간의 간격 (d) 은 20 μm 가 된다.
즉, 중간 열의 쓰루홀에 접속된 리드 (쓰루홀 접속 부분 (3a) 을 포함함) 의, 그 인접한 리드들의 측면 에지들 (side edges) 에 반대쪽의 측면 에지들이 그 인접한 리드들의 측면 에지들로부터 적어도 20 μm 간격만큼 이격되도록 (단락을 유발하지 않는 특정 간격), 리드들이 배열된다. 본 발명에 따른 반도체 장치의 리드 배열 결과가 도 6 에 도시되어 있다.
다음으로, 본 발명의 제 2 실시예를 설명한다.
이 실시예도 제 1 실시예에서와 동일한 방식으로 플렉서블 테이프 캐리어를 포함하는 볼 그리드 어레이 반도체 장치에 관한 것이다. 리드 배열이 도 9 에 도시되어 있다. 여기도, 제 1 실시예의 경우에서와 마찬가지로, 테이프 캐리어 상의 칩의 내부 전극에 접속된 쓰루홀 부분은 도 8 에 도시된 바와 같은 구조를 갖는다. 또한, 그 접속 부분으로부터 인출된 리드 배열이 도 7 에 도시되어 있다. 그러나, 제 2 실시예는, 인출 방향에서의 리드의 비에 있어서, 제 1 실시예와는 다르다. 즉, 제 1 실시예에서는, 칩 외부로 인출된 리드의 수가 베어칩이 탑재되는 영역 상으로 인출된 리드의 수보다 많은 반면, 제 2 실시예에서는, 베어칩이 탑재되는 영역 상으로 인출된 배선의 수가 칩 외부로 인출된 배선의 수보다 더 많다. 따라서, 베어칩의 탑재 영역 상에 더 많은 외부 전극들이 배치된다는 점에서, 제 2 실시예는 제 1 실시예와는 다르다.
상술한 종래 기술과 본 발명의 제 1 실시예간의 비교가 표 1 에 도시되어 있다. 표 1 에 도시된 바와 같이, 종래 기술에 비해, 본 발명에서는, 리드가 내부 전극들로부터 칩의 탑재 영역 또는 칩 외부의 외부 전극들로 인출될 수 있으므로, 멀티핀 배열이 제공될 수 있게 된다. 즉, 같은 영역 내에 더 많은 외부 전극이 탑재될 수 있으며, 본 발명의 반도체 장치를 사용함으로서, 종래 기술의 엇갈리는 배열에 비해, 50 % 이상의 핀들이 더 탑재될 수 있게 된다.
( 본 발명과 종래 기술간의 비교 )
칩 전극의 수 (A) 외부 전극의 수 (B) 베어칩 탑재 영역 베어칩의 외부 B/A
본 발명 (도6) 24 24 4 20 1
종래 기술 (도1; 엇갈리는 배열) 24 16 4 12 0.67
본 발명에서는, 제 1 실시예에 도시된 바와 같이, 베어칩 외부에 더 많은 외부 전극들을 배치할 수 있는 배열 또는 제 2 실시예에 도시된 바와 같이, 베어칩의 탑재 영역에 더 많은 외부 전극들을 배치할 수 있는 배열이 선택적으로 사용될 수 있다.
여기에 기술된 반도체 장치의 변경 및 수정은 당업자들에게는 명백한 것으로 이해되어야 한다. 이러한 모든 수정 및 변경을 첨부된 특허 청구 범위내에 포함시키려는 것이다.

Claims (3)

  1. 베어칩, 상기 베어칩의 내부 전극에 접속된 금속 충진 쓰루홀 부분, 배선 패턴, 및 외부 전극을 갖는 플렉서블 테이프 캐리어를 포함하되,
    상기 내부 전극은 상기 칩의 1 면에 수직으로 및 일정한 피치로 상기 베어칩의 상기 면에 인접하게 배열되고,
    상기 쓰루홀 부분들이 엇갈리는 패턴으로 배열되도록, 상기 각 쓰루홀 부분은 상기 베어칩에 대해 상기 내부 전극들의 내부, 중간 및 외부 부분들 중의 어느 한 부분과 접속되고,
    상기 내부 전극의 중간 부분으로부터 인출된 내측 리드는, 인접한 쓰루홀 부분으로부터 상기 인접한 쓰루홀과 접촉되지 않는 간격만큼 이격되게 배치되는 것을 특징으로 하는 볼 그리드 어레이 형태의 반도체 장치.
  2. 제 1 항에 있어서,
    상기 내부 전극의 중간 부분으로부터 인출된 내측 리드는 인접한 쓰루홀 부분으로부터 20 μm 이상의 간격만큼 이격되는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    중간 열의 쓰루홀 부분들의 쓰루홀 부분으로부터 인출된 내측 리드는 상기 칩의 내측 방향으로 배선되는 것을 특징으로 하는 반도체 장치.
KR1019980049825A 1997-11-21 1998-11-19 반도체 장치 KR100281216B1 (ko)

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