KR19990004359A - 디램패키지 및 그의 어드레스라인 및 데이터라인폭 변화방법 - Google Patents
디램패키지 및 그의 어드레스라인 및 데이터라인폭 변화방법 Download PDFInfo
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Abstract
본 발명은 디램패키지 및 그의 어드레스라인 및 데이터라인폭 변화 방법에 관한 것으로, 특히, 그 내부에 제어신호 입력핀에 입력되는 신호에 의거하여, 어드레스 핀 10개 및 데이터 핀을 16개 인에이블 시키고, 또는 어드레스 핀 11개 및 데이터핀을 8개를 인에이블 시키는 어드레스 및 데이터라인폭 제어수단을 포함하는 디램패키지를 제공함으로써, 1메가 × 16 I/O 및 2메가 × 8 I/O로 사용 가능한 디램패키지 및 그의 어드레스라인 및 데이터라인폭 변화방법에 관한 것이다.
Description
본 발명은 디램 패키지 및 그의 어드레스라인 및 데이터라인폭 변화방법에 관한 것으로, 특히, 1메가 × 16 I/O 및 2메가 × 8 I/O로 사용 가능한 디램 패키지 및 그의 어드레스라인 및 데이터라인폭 변화방법에 관한 것이다.
1메가 × 16 I/O 디램의 경우, 어드레스라인은 10개, 데이터라인이 16개이고, 2메가 × 8 I/O 디램의 경우, 어드레스라인은 11개, 데이터라인은 8개가 필요하다.
상기와 같은 디램은 JEDEC(Joint Electron Device Engineering Council)기준에 따른 SOJ패키지(Small Outline J-lead package)로 구성될 경우, 1메가 × 16 I/O의 경우 42 또는 44개의 핀중 어드레스 핀은 12개, 데이터 핀은 16개를 구비하고, 2메가 × 8 I/O의 경우 28개의 핀중 어드레스핀은 12개, 데이터 핀은 8개를 구비한다.
본 발명은 상기한 바와 같이, 1메가 × 16 I/O 디램의 경우, 어드레스라인은 10개, 데이터라인이 16개, 2메가 × 8 I/O 디램의 경우, 어드레스라인은 11개, 데이터라인은 8개라는 조건에 착안하여, 1메가 × 16 I/O 디램 패키지로 2메가 × 8 I/O를 구현함으로써, 하나의 패키지로 1메가 × 16 I/O디램 및 2메가 × 8 I/O를 구현할 수 있는 디램패키지 및 그의 어드레스라인 및 데이터라인 변화 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명에 따른 실시예를 설명하기 위한 블럭도.
도 2는 본 발명에 따른 실시예를 설명하기 위한 상세회로도.
도면의 주요부분에 대한 부호의 설명
C1 : 데이터라인 제어부 C2 : 어드레스라인 제어부
TD1 ~ TD8 : PMOS 트랜지스터
TA1 : NMOS 트랜지스터
상기와 같은 목적을 달성하기 위하여 본 발명은, 적어도 제어신호 입력핀 1개, 어드레스 핀 11개, 데이터 핀 16개를 포함하는 디램패키지에 있어서, 그 내부에 상기 제어신호 입력핀에 입력되는 신호에 의거하여, 어드레스 핀 10개 및 데이터핀을 16개 인에이블 시키고, 또는 어드레스 핀 11개 및 데이터핀을 8개를 인에이블 시키는 어드레스 및 데이터라인폭 제어수단을 포함하는 것을 특징으로 하는 디램패키지 및 그의 어드레스라인 및 데이터라인 변화방법을 제공한다.
[실시예]
이하, 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
도 1은 본 실시예를 설명하기 위한 블록도이다.
도 1에 도시한 바와 같은 어드레스 및 데이터라인폭 제어수단은, 표 1과 같은 동작을 수행한다.
표 1
즉, 본 실시예에 따르면, 제어신호의 로직레벨에 따라서, 어드레스라인의 폭과 데이터 라인의 폭이 각각 10개 및 16개, 또는 각각 11개 및 8개로 변하여, 디램의 종류를 1M × 16 I/O 또는 2 M × 8 I/O로 결정한다.
도 2는 본 실시예에 따른 어드레스 및 데이터라인폭 제어수단의 상세 회로도이다.
도 2에서 C1은 데이터라인 제어부, C2는 어드레스라인 제어부를 각각 나타낸 것이다.
도 2에 도시한 바와 같은 본 실시예에서는, 제어신호 입력단을 1메가 × 16 I/O의 2개의 더미 어드레스핀 중 하나인 A11핀으로 한다. 그러나 다른 실시예에서는 제어신호 입력단을 다른 더미 어드레스핀인 A10으로 할 수 있다.
또한, 더미 어드레스핀중 나머지 하나인 A10을, 상기 제어신호에 의해 동작되는 어드레스라인 제어부(C2)의 한 입력단으로 하여, 인에이블 또는 디스에이블시켜, 디램패키지의 어드레스라인폭을 10개 또는 11개로 변화시킨다. 그러나, 다른 실시예에서는 상기 어드레스라인 제어부(C2)의 입력단을 다른 더미 어드레스핀인 A11핀으로 할 수 있다.
아울러, 짝수(이하 Even 이라고 칭함) 데이터핀을 데이터라인 제어부(C1)의 입력단으로 하여 A11로부터의 제어신호에 따라 데이터 라인폭을 8개 또는 16개로 변화시킨다. 그러나, 다른 실시예에서는 홀수(Odd) 데이터핀을 상기 데이터라인 제어부(C1)의 입력단으로 할 수 있다.
본 실시예에서는 데이터라인 제어부(C1)가 도 2에 도시된 바와 같이, A11핀에 각각의 게이트가 연결되어 있고, 소오스에 각각 Even 데이터핀이 연결된 8개의 PMOS 트랜지스터(TD1 내지 TD2)를 포함한다.
또한, 어드레스라인 제어부(C2)는 A11핀에 그 게이트가 연결되어 있고, A10핀에 그 소오스가 연결되어 있는, 상기 데이터라인 제어부(C1)과 전기적으로 상보적 관계에 있는 NMOS 트랜지스터를 포함한다.
따라서, 도 2에 도시된 회로는 표 2와 같은 동작을 수행한다.
표 2
상기 표 2와 같은 동작은 데이터라인 제어부(C1)에 PMOS를 구비하고, 어드레스라인 제어부에 전기적으로 상보적인 NMOS를 구비하였으나, 다른 실시예에서는 제어부(C1,C2)에 각각 NMOS, PMOS를 구비하여 표 3과 같은 동작을 수행하는 디램 패키지를 구현할 수 있다.
표 3
이상에서와 같이, 본 발명에 따르면, 상기한 바와 같은 어드레스 및 데이터라인폭 제어수단을 1메가 × 16 I/O 디램 패키지에 구비함으로써, 하나의 패키지로 1메가 × 16 I/O 디램 및 2메가 × 8 I/O 디램을 구현할 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (8)
- 적어도 제어신호 입력핀 1개, 어드레스 핀 11개, 데이터 핀 16개를 포함하는 디램패키지에 있어서, 상기 제어신호 입력핀에 입력되는 신호에 의거하여, 어드레스 핀 10개 및 데이터 핀을 16개 인에이블 시키거나, 또는 어드레스 핀 11개 및 데이터핀을 8개를 인에이블 시키는 어드레스 및 데이터라인폭 제어수단을 그 내부에 포함하는 것을 특징으로 하는 디램패키지.
- 제 1항에 있어서, 상기 어드레스 및 데이터라인폭 제어수단은 상기 제어신호에 따라 상기 16개의 데이터핀중 8개 또는 16개를 인에이블시키는 데이터라인 제어부; 및 상기 제어신호에 따라 상기 11개의 어드레스핀중 10개 또는 11개를 인에이블시키는 어드레스라인 제어부를 포함하는 것을 특징으로 하는 디램패키지.
- 제 2항에 있어서, 상기 데이터라인 제어수단은 상기 16개의 데이터핀을 그 입력단으로 하고, 그중 8개의 데이터핀에 각각의 소오스가, 상기 제어신호 입력핀에 각각의 게이트가 연결되어 있는 8개의 트랜지스터를 포함하고, 나머지 8개의 데이터핀 및 상기 트랜지스터의 8개의 드레인이 각각 상기 디램 패키지내의 16개의 데이터라인에 연결되어 있는 것을 특징으로 하는 디램패키지.
- 제 2항에 있어서, 상기 어드레스라인 제어수단은 상기 11개의 어드레스핀을 그 입력단으로 하고, 그중 1개의 어드레스핀에 그 소오스가, 상기 제어신호 입력핀에 그 게이트가 연결되어 있는 1개의 트랜지스터를 포함하고, 나머지 10개의 어드레스핀 및 상기 트랜지스터의 드레인에 상기 디램패키지내의 11개의 어드레스라인에 연결되어 있는 것을 특징으로 하는 디램패키지.
- 제 3항 및 제 4항에 있어서, 상기 어드레스라인 제어부의 트랜지스터와 데이터라인 제어부의 트랜지스터는 전기적으로 서로 상보적(complementary)인 것을 특징으로 하는 디램패키지.
- 제 5항에 있어서, 상기 어드레스라인 제어부의 트랜지스터는 PMOS이고, 상기 데이터라인 제어부의 트랜지스터는 NMOS인 것을 특징으로 하는 디램패키지.
- 제 5항에 있어서, 상기 어드레스라인 제어부의 트랜지스터는 NMOS이고, 상기 데이터라인 제어부의 트랜지스터는 PMOS인 것을 특징으로 하는 디램패키지.
- 어드레스 핀을 적어도 12개, 데이터 핀을 적어도 16개 포함하며, 상기 어드레스 핀중 적어도 더미핀 2개를 포함하는 디램패키지의 어드레스라인 및 데이터라인 변화방법에 있어서, 상기 더미핀중 하나를 제어신호 입력단으로 사용하고, 상기 더미핀중 나머지 하나를 상기 제어신호 입력단에 인가되는 신호에 따라 인에이블 또는 디스에이블되는 어드레스라인 입력단으로 사용하며, 상기 제어신호 입력단에 인가되는 신호에 따라 상기 데이터핀을 8개 또는 16개를 인에이블시켜서, 상기 제어신호 입력단에 인가되는 신호에 따라 어드레스라인 및 데이터라인폭이 각각 10개 및 16개, 또는 각각 11개 및 8개를 인에이블시키는 디램패키지의 어드레스라인 및 데이터라인폭 변화방법.
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