KR19980087201A - 메모리 회로의 누설 전류 제한 회로 및 방법 - Google Patents

메모리 회로의 누설 전류 제한 회로 및 방법 Download PDF

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윌리엄 이. 코치
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Abstract

전류 제한 회로(70)는 대기 상태에서 휴대용 무선 장치(10)의 메모리 회로(24)의 누설 전류를 제한한다. 제1 반도체 웰(64)은 제2 반도체 웰(66)에 배치되는 상기 메모리 회로(24)를 기판(62)으로부터 분리한다. 대기 상태에서 상기 전류 회로(70)는 상기 제2 반도체 웰(64)을 갖는 상기 제1 반도체 웰(66)에 의해 형성된 다이오드와 상기 기판(62)을 갖는 상기 제2 반도체 웰(64)에 의해 형성된 다이오드의 누설 전류를 제한하는 부도전 상태로 전환된다.

Description

메모리 회로의 누설 전류 제한 회로 및 방법
본 발명은 통상적으로 집적 회로에 관한 것으로서, 특히 전류 제한 회로에 관한 것이다.
셀 방식 전화나 호출기 등의 휴대용 무선 시스템은 무선 주파수(RF)에서 베이스밴드(base band)까지 범위의 주파수 사이에서 신호를 변환시키기 위해 아날로그 및 능동 회로를 사용한다. 수신된 RF 신호는 RF 트랜시버, 다운 컨버터, 복조기 등의 회로를 통해 베이스밴드 신호로 변환된다. 셀 방식 전화에 있어서, 변환된 베이스밴드 신호는 음성 대역 주파수에서 인식 가능한 언어로 처리된다. 휴대용 무선 시스템은 통상적으로 배터리 소스로부터 그 동작 전력을 얻는다. 휴대용 무선 시스템의 아날로그 및 능동 회로는 시스템 동작 동안 배터리 전류 소모의 주된 원인이다.
아날로그 및 능동 회로의 트랜지스터는 집적 회로의 기판에 형성된 웰(well) 영역을 갖는다. 기판내의 웰 영역으로 형성된 역방 바이어스된 PN 접합 다이오드는 다이오드의 상기 접합부에 기초한 누설 전류를 갖는다. 휴대용 무선 시스템은 신호를 전송하거나 수신하지 않는 경우, 배터리 수명을 연장하기 위해 대기 상태로 들어간다. 대기 상태에서는, 다이오드 누설 전류를 배터리의 수명을 줄이는 주전류가 되게 하는 대다수의 아날로그 능동 회로의 기능이 억제된다.
따라서, 휴대용 무선 시스템의 배터리 수명을 연장시키기 위해 대기 상태 동안 집적 회로의 다이오드 누설 전류를 제한하는 회로를 갖는 것은 이점이 될 수 있다. 또한 전류 제한 회로가 소형이고 용이하게 집적되는 이점도 있다.
일반적으로, 본 발명은 대기 상태에 있는 휴대용 무선 시스템의 메모리 어레이의 메모리 셀을 전류 제한하는 회로 및 방법을 제공한다. 휴대용 무선 통신 시스템은 로컬 배터리 소스로부터 공급 전압을 얻는다. 아날로그 및 능동 회로는 정상적인 시스템 동작시에 전류 소모의 주된 원인이다. 그러나, 대기 상태에서 능동 회로의 기능은 억제되고 집적 회로의 트랜지스터와 접속된 웰 영역으로부터의 누설 전류는 배터리 수명을 줄이는 전류 소모의 주된 원인이다. 통상적으로 휴대용 무선 시스템은 대부분 시간 동안 대기 상태에 있다. 그러므로, 전류 제한 회로는 반도체 웰 누설 전류를 제한하고 배터리의 수명을 연장하기 위해 대기 상태에서는 스위치 오프된다.
도 1은 무선 통신 장치의 블록도.
도 2는 무선 통신 장치내의 메모리 회로의 블록도.
도 3은 메모리 회로의 메모리 셀의 개략도.
도 4는 메모리 셀 및 전류 제한 회로의 단면도.
도 5 내지 도 9는 전류 제한 회로의 실시예도.
도면의 주요부분에 대한 부호의 설명
40 : 메모리 셀 42 : 제어 트랜지스터
52 : 선택 트랜지스터 60 : 전원 도체
62 : 기판 64, 66 : 반도체 영역
70 : 전류 제한 회로
도 1은 셀 방식 전화나 송수신 겸용 무전기 등의 무선 통신 장치(10)의 블록도이다. 무선 통신 장치(10)는 안테나(12), RF 트랜시버(14)(전송기 회로 및 수신기 회로), 다운 컨버터 및 복조기(16), 데이타 처리 회로(18), 스피커(20), 키패드(22), 메모리 회로(24)를 포함하고 있다. 안테나(12)는 RF 캐리어 신호를 증폭하고 주파수를 다운 컨버터 및 복조기 회로(16)의 입력에 연결되는 중간 주파수(IF) 신호로 다운 변환시킨다. RF 트랜시버(14)는 또한 전송된 신호를 수신하기 위해 연결되는 트랜지스터로 불린다. 다운 컨버터 및 복조기 회로(16)는 데이타 처리 회로(18)의 입력에 연결된 베이스밴드 디지털 데이타를 생성하기 위해 IF 신호로부터 디지털 정보를 추출한다. 데이타 처리 회로(18)는 메모리 회로(24)의 불휘발성 플래시(FLASH) 메모리내에 저장되는 소프트웨어 프로그램 명령의 제어 하에서 동작한다. 데이타 처리 회로(18)는 키패드(22)에 의거하여 데이타를 수신하는 입력과 스피커(20)를 구동하기 위한 오디오 신호를 생성하는 출력을 갖는다.
도 2는 메모리 회로(24)의 블록도이다. 플래시 메모리 회로(24)는 최초에 소거상태(erased)에 있으며, 논리 1 데이타 값으로 프로그램되는 메모리 셀이 기록된다. 페이지 버퍼 회로(28)는 입력 신호를 수신하기 위해 양방향 버스(26)를 통해 연결된다. 페이지 버퍼 회로(28)는 버스(26)를 통해 센스 증폭기 회로(30)에 접속된다. 센스 증폭기 회로(30)는 열 다중화부(column mux)(32)에 접속되는 데이타 버스(31)를 갖는다. 열 다중화부(32)는, 어드레스 신호를 수신하기 위해 연결되는 제어 입력을 가지며 메모리 어레이(34)내의 선택된 비트 라인으로부터 데이타를 판독하게 한다. 열 복호 회로(column decode circuit, 36)는 어드레스 버스로부터 어드레스 라인을 수신하고 열 다중화부(32)에서 메모리 셀의 열을 선택하기 위한 어드레스 라인을 복호한다. 행 복호 회로(38)는 어드레스 버스로부터 어드레스 라인을 수신하고 메모리 어레이(34)내에서 메모리 셀의 행을 선택하기 위한 어드레스 라인을 복호한다. 양방향 버스(26, 31, 33)에 대한 라인의 수는 본 발명에서는 제한을 두지 않는다.
도 3은 메모리 셀(40)의 블록도이다. 도 2에 대해 간략히 기술하면, 메모리 셀(40)은 대부분 어레이로 구성되고 메모리 어레이(34)(어레이는 도시 안됨)의 행과 열 단위로 배열된다. 메모리 셀(40)은 제어 트랜지스터(42)와 선택 트랜지스터(52)를 포함하는 2-트랜지스터 메모리 셀이다. 제어 트랜지스터(42)는 게이트 단자(44), 게이트 구성(46), 드레인 영역(48), 소스 영역(50)을 갖는다. 선택 트랜지스터(52)는 게이트 단자(54), 게이트 구성(56), 드레인 영역(50), 소스 영역(58)을 갖는다. 특히, 제어 트랜지스터(42)의 드레인 영역(48)은 신호를 수신하거나 발생하는 메모리 셀(40)의 출력, 즉 비트 라인(BIT LINE)으로서 사용된다. 제어 트랜지스터(42)의 소스 영역은 선택 트랜지스터(52)의 드레인 영역에 공통 접속되어 있으며 참조 번호(50)로 나타낸다. 선택 트랜지스터(52)의 소스 영역(58)은 전원 도체(power supply conductor)(60)에 접속되어 있다. 제어 트랜지스터(42)의 드레인 영역(48) 및 소스 영역(50)과 선택 트랜지스터(52)의 드레인 영역(50) 및 소스 영역(58)은 웰 단자(61)에 의해 접촉되어 있는 웰 영역에 배열되어 있다. 선택 트랜지스터(52)는 제어 트랜지스터(42)의 소스에 접속되어 있고 소스 선택된 메모리 구조로써 나타낸다. 그러나, 메모리 구조의 유형은 본 발명에서는 한정하지 않고 있다. 즉, 메모리 셀은 1-트랜지스터 메모리 셀 구조일 수 있다는 것이다.
제어 트랜지스터(42)는 부동(floating) 게이트 트랜지스터로서 도시된다. 즉, 제어 트랜지스터(42)는 부동 게이트 즉, 게이트 단자로부터 분리되고 격리되는 게이트 물질의 전하를 트랩(trap)하는 불휘발성 메모리 저장 트랜지스터이다. 또한 제어 트랜지스터(42)와 선택 트랜지스터(52)는 N 채널 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)로 도시되어 있다. 그러나, 트랜지스터의 유형은 본 발명에서는 한정하지 않고 있다.
동작에 있어서, 메모리 셀(40)은 프로그램(PROGRAM) 모드에서 디지털 데이타를 저장하고, 저장된 디지털 데이타를 판독(READ) 모드에서 판독하고, 저장된 디지털 데이타를 소거(ERASE) 모드에서 소거한다. 메모리 셀(40)의 게이트 단자(44, 54)는 각각 제어 단자와 선택 단자라고 부른다. 전원 도체(power supply conductor)(60)는 소스 단자라고 부른다.
아래의 표 1은 판독 모드, 프로그램 모드, 소거 모드에서 동작하는 경우의, 메모리 셀(40)의 제어 단자, 선택 게이트, 소스 단자, 웰 단자에 적용되는 전압값의 목록이다. 또한, 전압값도 프로그램 모드에서 비트 라인 신호로서 인가된다. 일 예로서, 메모리 셀(40)에 저장된 값은 선택 게이트 전압 변화가 0V에서 약 VDD까지인 경우 판독 모드에서 비트 라인 신호로 출력되며, 제어 단자 및 소스 단자는 각각 약 +1.2V 및 0V의 전압값을 갖는다.
모드 비트 라인신호 제어 단자전압 선택 게이트전압 소스 단자전압 웰 단자전압
판독 출력 +1.2V 0V/VDD 0V 0V
프로그램 +5.5V －9V X 0V 0V
소거 플로트(float) +13V 0V －5V －5V
또한, 각각 약 －9V 및 약 0V의 전압값이 제어 단자와 소스 단자에 각각 인가되는 경우에는 프로그램 모드의 메모리 셀(40)에 상기 전압값이 저장된다. 선택 트랜지스터(52)의 게이트 단자의 전압값이 VDD 내지 0V(접지) 범위내에 임의의 전압이다. 메모리 셀(40)은 비트 라인 신호가 약 +5.5V의 값을 갖는 경우에 프로그램되며, 비트 라인 신호가 0V의 값을 갖는 경우에는 변하지 않는다. 표 1의 문자 X는 전압값과 상관없음을 나타낸다.
메모리 셀(40)에 저장된 논리값은 선택 게이트 전압이 약 0V인 경우 소거 모드에서 소거되며, 약 +3V와 약 －5V의 각각의 전압값이 제어 단자와 소스 단자에 인가된다.
도 4는 전류 제한 회로(70)에 연결되는 메모리 셀(40)의 단면도이다. 동일 구성요소를 나타내기 위해 각 도면에서 동일 참조 번호가 사용된다. 반도체 영역(64)은 기판(62)에 배치되어 메모리 셀(40)을 기판(62)으로부터 분리하는 분리 영역이다. 또다른 반도체 영역(66)은 메모리 셀(40)을 포함하며 반도체 영역(64)에 배치된다. 웰 단자(61)는 반도체 영역(66)과 접촉한다. 한 예로서, 기판(62)은 P형 반도체 물질이고, 반도체 영역(64)은 분리 N웰 영역이며, 반도체 영역(66)은 분리 P웰 영역이다. 통상, MOSFET의 소스 영역 및 드레인 영역에 사용된 불순물 농도와 비교했을 때, N웰 및 P웰 영역은 보다 약한 불순물 농도로 형성된다.
반도체 영역(66)내의 메모리 셀(40)은 그 위에 형성된 게이트 구성(46, 56)를 갖는다. 본 발명의 일 실시예에 따르면, 게이트 구성(46, 56)은 게이트 단자(44, 54)에 각각 접속되어 있다. 메모리 셀(40)은 제어 트랜지스터(42)와 선택 트랜지스터(52)를 포함한다. 제어 트랜지스터(42)는 게이트 단자(44), 게이트 구성(46), 드레인 영역(48), 소스 영역(50)을 갖는다. 선택 트랜지스터(52)는 게이트 단자(54), 게이트 구성(56), 드레인 영역(50), 소스 영역(58)을 갖는다. 제어 트랜지스터(42)의 드레인 영역(48)은 신호, 즉 비트 라인에 접속되어 있다. 제어 트랜지스터(42)의 소스 영역은 선택 트랜지스터(52)의 드레인 영역과 공통 접속되어 있고, 참조 번호(50)로 나타낸다. 선택 트랜지스터(52)의 소스 영역(58)은 전원 도체(60)에 접속되어 있다.
전류 제한 회로(70)는 전원 도체(72), 제어 단자(74), 출력 단자(76)를 포함한다. 출력 단자(76)는 저항 접속(ohmic connection)에 의해 반도체 영역(64)에 접속되어 있다. 전류 제한 회로(70)는 전원 도체(72)와 출력 단자(76)사이에 전류 도전 경로를 제공한다.
도 5는 전류 제한 회로(70)의 양호한 실시예이다. 전류 제한 회로(70)는 게이트 단자와 드레인 단자와 소스 단자를 갖는 P채널 MOSFET(80)이다. 또한, MOSFET는 제어 단자와 전류 도전 단자로 불리는 단자들을 가질 수 있다. 특히, MOSFET(80)의 게이트 단자는 전류 제한 회로(70)의 제어 단자(74)로서 사용된다. MOSFET(80)의 소스 단자는 전류 제한 회로(70)의 전원 도체(72)로서 사용된다. MOSFET(80)의 드레인 단자는 전류 제한 회로(70)의 출력 단자(76)로서 사용된다.
동작시에, 제어 단자(74)에 논리 0값, 즉 접지(ground)의 전압값이 인가되는 경우, 인핸스먼트(enhancement) 트랜지스터로서의 MOSFET(80)는 도전 상태가 된다. 도전 상태에서, MOSFET(80)의 출력 단자(76)는 전원 도체(72)에 VDD의 전압이 인가되는 경우, 약 VDD의 전압값을 갖는다. 전류 제한 회로(70)는 기판(62)을 갖는 반도체 영역(64)과 반도체 영역(66)을 갖는 반도체 영역(64)에 의해 형성되는 역방 바이어스된 다이오드에 누설 전류를 인가하기 위해 도전 상태에서 동작한다.
제어 단자(74)에 논리 1값, 즉 약 VDD의 전압값이 인가되는 경우, MOSFET(80)는 부도전(non-conductive) 동작 상태에 있게된다. 부도전 상태에서, MOSFET(80)는 오프(off)되어 기판(62)을 갖는 반도체 영역(64)과 반도체 영역(66)을 갖는 반도체 영역(64)에 의해 형성되는 역방 바이어스된 다이오드의 누설 전류 발생을 방지한다. MOSFET(80)가, 웰 영역(64)이 네거티브하게(negatively) 바이어스되지 않게 하는데 또다른 반도체 장치(도시안됨)가 사용될 수 있는 부도전 상태에 있는 경우, 기판(62)을 갖는 영역(64)에 의해 형성된 다이오드는 순방 바이어스된다.
도 6은 전류 제한 회로(70)의 제1 대체 실시예이다. 전류 제한 회로(70)는 게이트 단자와 드레인 단자와, 소스 단자를 갖는 P채널 MOSFET(82)이다. 특히, MOSFET(82)의 게이트 단자는 전원 도체에 접속되며 예를 들면 접지 등의 전압을 받는다. MOSFET(82)의 소스 단자는 전류 제한 회로(70)의 전원 도체(72)로서 사용된다. MOSFET(82)의 드레인 단자는 전류 제한 회로(70)의 출력 단자(76)로서 사용된다. 전류 제한 회로(70)의 제어 단자(74)는 접속되어 있지 않다.
동작에 있어서, MOSFET(82)는 전원 도체(72)가 VDD의 전압으로 인가되는 경우에 단자(76)에서 약 VDD의 출력 전압값을 갖는다. MOSFET(82)는 기판(62)을 갖는 반도체 영역(64)과 반도체 영역(66)을 갖는 반도체 영역(64)에 의해 형성되는 역방 바이어스된 다이오드에 누설 전류를 인가하기 위해 도전 상태에서 동작한다.
도 7은 전류 제한 회로(70)의 제2 대체 실시예이다. 전류 제한 회로(70)는 게이트 단자와 드레인 단자와 소스 단자를 갖는 N채널 MOSFET(84)이다. 특히, MOSFET(84)의 게이트 단자는 전류 제한 회로(70)의 제어 단자(74)로서 사용된다. MOSFET(84)의 소스단자는 전류 제한 회로(70)의 출력 단자(76)로서 사용된다. MOSFET(84)의 드레인 단자는 전류 제한 회로(70)의 전원 도체(72)로서 사용된다.
동작에 있어서, 제어 단자(74)에 논리 1값, 즉 약 VDD의 전압값이 인가되는 경우, 인핸스먼트 트랜지스터로서의 MOSFET(84)는 도전 상태에 있게된다. 도전 상태에서, MOSFET(84)의 출력 단자(76)는 전원 도체(72)에 VDD의 전압이 인가된 경우, VDD의 전압값에서 MOSFET(84)의 임계 전압값을 뺀 값을 갖는다. MOSFET(84)는 기판(62)을 갖는 반도체 영역(64)과 반도체 영역(66)을 갖는 반도체 영역(64)에 의해 형성되는 역방 바이어스된 다이오드에 누설 전류를 인가하기 위해 도전 상태에서 동작한다. 즉, 다이오드 누설 전류는 MOSFET(84)에 의해 인가된다.
제어 단자(74)에 논리 0값, 즉 대략 접지의 전압값이 인가되는 경우, MOSFET(84)는 부도전 상태에 있게된다. 부도전 상태에서, MOSFET(84)는 오프되어 기판(62)을 갖는 반도체 영역(64)과 반도체 영역(66)을 갖는 반도체 영역(64)에 의해 형성되는 역방 바이어스된 다이오드의 누설 전류 발생을 방지하기 위해 동작한다.
도 8은 전류 제한 회로(70)의 제3 대체 실시예이다. 전류 제한 회로(70)는 게이트 단자와 드레인 단자와 소스 단자를 갖는 N채널 MOSFET(86)이다. 특히, MOSFET(86)의 공통 접속된 게이트 단자와 드레인 단자는 전류 제한 회로(70)의 전원 도체(72)로서 사용된다. MOSFET(86)의 소스 단자는 전류 제한 회로(70)의 출력 단자(76)로서 사용된다. 전류 제한 회로(70)의 제어 단자(74)는 접속되어 있지 않다.
동작에 있어서, MOSFET(86)는 전원 도체(72)에 VDD의 전압이 인가될 때 VDD의 출력 단자(76)에서의 전압값에서 MOSFET(86)의 임계 전압값을 뺀 값을 갖는다. MOSFET(86)는 기판(62)을 갖는 반도체 영역(64)과 반도체 영역(66)을 갖는 반도체 영역(64)에 의해 형성되는 역방 바이어스된 다이오드에 누설 전류를 인가하기 위해 도전 상태에서 동작한다.
도 9는 전류 제한 회로(70)의 제4 대체 실시예이다. 전류 제한 회로(70)는 애노드와 캐소드를 갖는 PN 접합 다이오드(88)이다. 특히, 애노드는 전류 제한 회로(70)의 전원 도체(72)에 접속되어 있다. 캐소드는 전류 제한 회로(70)의 출력 단자(76)에 접속되어 있다. 전류 제한 회로(70)의 제어 단자(74)는 접속되어 있지 않다.
동작에 있어서, 다이오드(88)는 전원 도체(72)에 VDD의 전압값이 인가될 때 VDD의 출력 단자(76)에서의 전압값에서 순방 바이어스된 다이오드의 전압값을 뺀 값을 갖는다. 다이오드(88)는 기판(62)을 갖는 반도체 영역(64)과 반도체 영역(66)을 갖는 반도체 영역(64)에 의해 형성되는 역방 바이어스된 다이오드의 누설 전류를 인가하기 위해 동작한다.
본 발명은 전류 제한 회로(70)가 단일 장치이거나 복수의 MOSFET 장치를 나타내는 것에 한정하지 않는다. 예를 들면, 메모리 회로(24)의 메모리 어레이가 몇몇 섹션(section)이나 뱅크(bank)로 편성되는 것이 통상적이며, 각 뱅크는 기판(62)을 갖는 반도체 영역(64)과 반도체 영역(66)을 갖는 반도체 영역(64)에 의해 형성된 역방 바이어스된 다이오드를 갖는다. 게이트 단자에 공통 접속된 복수의 전류 제한 회로(70)는 메모리 어레이의 각 뱅크에서 역방 바이어스된 다이오드의 누설 전류를 제한하는데 사용될 수 있다.
도 5를 참조하면, P 채널 MOSFET(80)는 폭(W)과 길이(L)를 포함하는 제어 단자(74)에 접속된 게이트 구성을 갖는다. 한 예로서, MOSFET(80)의 게이트는 약 1.0 마이크로미터의 폭(W)과 약 0.4 마이크로미터의 길이(L)를 갖도록 만들어질 수 있다. 제어 단자(74)에 약 0V의 전압이 인가되는 경우, MOSFET(80)는 도전 상태가 되어 약 25 마이크로 암페어의 전류를 인가한다. 이에 반해, 제어 단자(74)에 약 VDD의 전압이 인가되는 경우, MOSFET(80)는 부도전 상태가 되어 각 뱅크의 역방 바이어스된 다이오드에 대해 약 1.0 나노 암페어의 전류로 누설 전류를 제한한다.
이제, 휴대용 무선 시스템의 배터리 수명을 연장하기 위해 다이오드 누설 전류를 제한하는 구조 및 방법이 제공되었음을 높이 평가해야 한다. 또한, 전류 제한 회로는 소형이며 휴대용 무선 시스템에 대한 대기 상태에서의 전류를 최소화하기 위해 용이하게 집적될 수 있다.

Claims (5)

  1. 기판(62)에 배치된 제1 반도체 영역(64)과, 메모리 셀(42, 52)을 포함하며, 상기 제1 반도체 영역(64)에 배치되어 상기 제1 반도체 영역(64)에 의해 기판(62)으로부터 분리된 제2 반도체 영역(66)과, 제1 전원 도체(72)와 상기 제1 반도체 영역(64) 사이에 접속된 전류 제한 회로(70)를 포함하는 메모리 회로.
  2. 제 1 항에 있어서, 상기 제한 회로(70)는 제어 신호를 수신하기 위해 접속된 제어 단자(74)와, 제1 및 제2 전류 도전 단자를 갖는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 포함하여 상기 전원 도체(72)를 상기 제1 반도체 영역(64)에 접속하는 메모리 회로.
  3. 전송된 신호를 수신하고 디지털 데이타를 제공하기 위해 접속된 트랜지스터(14)와, 상기 디지털 데이타를 수신하기 위해 접속된 처리 회로(18)와, 데이타를 제공하는 메모리 회로(24)를 포함하며,
    상기 메모리 회로(24)는 (a) 기판(62)에 배치된 제1 반도체 영역(64)과, (b) 메모리 셀(42, 52)을 포함하며, 상기 제1 반도체 영역(64)에 배치되어 상기 제1 반도체 영역(64)에 의해 기판(62)으로부터 분리된 제2 반도체 영역(66)과, (c) 제1 전원 도체(72)와 상기 제1 반도체 영역(64) 사이에 접속된 전류 제한 회로(70)를 포함하는 무선 장치.
  4. 집적 회로에 있어서, 메모리 셀은 상기 메모리 셀을 기판(62)으로부터 분리하는 분리 영역(64)과, 제1 전원 도체(72)와 상기 분리 영역(64) 사이에 접속된 도전 경로를 갖는 전류 제한 반도체 장치(70)를 포함하는 집적 회로.
  5. 기판(62)에 제1 반도체 웰(64)을 배치하는 단계와, 상기 제2 반도체 웰을 상기 기판(62)으로부터 분리하기 위해 상기 제1 반도체 웰(64)에 제2 반도체 웰을 배치하는 단계와, 제1 전원 도체(72)와 상기 제1 반도체 웰(64) 사이의 전류를 제한하는 단계를 포함하는 누설 전류 제한 방법.
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