JPH04348564A - Ｃｍｏｓ基板電位発生回路 - Google Patents
Ｃｍｏｓ基板電位発生回路Info
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- JPH04348564A JPH04348564A JP3120989A JP12098991A JPH04348564A JP H04348564 A JPH04348564 A JP H04348564A JP 3120989 A JP3120989 A JP 3120989A JP 12098991 A JP12098991 A JP 12098991A JP H04348564 A JPH04348564 A JP H04348564A
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- 239000003990 capacitor Substances 0.000 claims abstract description 9
- 230000000737 periodic effect Effects 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 abstract description 6
- 238000010438 heat treatment Methods 0.000 abstract description 4
- 230000001419 dependent effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 4
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Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はダイナミックランダムア
クセスメモリー等のＭＯＳ半導体集積回路に内蔵される
基板電位発生回路に関する。
クセスメモリー等のＭＯＳ半導体集積回路に内蔵される
基板電位発生回路に関する。
【０００２】
【従来の技術】従来よりダイナミックランダムアクセス
メモリー（以下ＤＲＡＭと略す）を中心に、メモリーセ
ル間のリーク電流を減少させたり接合寄生容量を減少さ
せて動作速度を向上させる目的で基板電位を印加するこ
とが行なわれている。近年のメモリーチップではチップ
内に基板電位発生回路を内蔵して外部より負電位を印加
することを不要として単一電源化を図っている。図４は
この従来の基板電位発生回路の構成図を示すものであり
、１１は周期的なパルスを発生させるパルス発生器、１
２はパルス発生器１１の出力をレベル変換するためのキ
ャパシタ、１３はキャパシタ１２によってレベル変換さ
れたパルスの高レベルをクランプするＮチャンネルＭＯ
Ｓトランジスタ、２２はパルスの低レベル時に基板より
電荷を引き抜くために接続されたＮチャンネルＭＯＳト
ランジスタである。
メモリー（以下ＤＲＡＭと略す）を中心に、メモリーセ
ル間のリーク電流を減少させたり接合寄生容量を減少さ
せて動作速度を向上させる目的で基板電位を印加するこ
とが行なわれている。近年のメモリーチップではチップ
内に基板電位発生回路を内蔵して外部より負電位を印加
することを不要として単一電源化を図っている。図４は
この従来の基板電位発生回路の構成図を示すものであり
、１１は周期的なパルスを発生させるパルス発生器、１
２はパルス発生器１１の出力をレベル変換するためのキ
ャパシタ、１３はキャパシタ１２によってレベル変換さ
れたパルスの高レベルをクランプするＮチャンネルＭＯ
Ｓトランジスタ、２２はパルスの低レベル時に基板より
電荷を引き抜くために接続されたＮチャンネルＭＯＳト
ランジスタである。
【０００３】以上のような構成要素よりなる従来の基板
電位発生回路において、パルス発生器１１の出力が高レ
ベルのときに、キャパシタ１２のＭＯＳトランジスタ１
３および２２に接続された側の電極に蓄積された電荷は
ＭＯＳトランジスタ１３のソース・ドレイン電流経路を
通じて接地電位に流れる。その結果、ＭＯＳトランジス
タ１３のゲート電極はドレイン電極に接続されているた
め上記キャパシタとＭＯＳトランジスタの接続点の電位
はおよそＭＯＳトランジスタ１３のしきい値電圧（以下
ＶＴＮと表わす）にクランプされる。つぎにパルス発生
器１１の出力が低レベルとなった時、パルス発生器１１
の出力振幅をＶｐｐとすると上記接続点の電位はクラン
プ電位ＶＴＮよりＶｐｐだけ低下しＶＴＮ−Ｖｐｐ
となる。このときＭＯＳトランジスタ２２が導通し基板
より電荷が基板電位発生回路側に引き抜かれ負の基板電
位が発生する。
電位発生回路において、パルス発生器１１の出力が高レ
ベルのときに、キャパシタ１２のＭＯＳトランジスタ１
３および２２に接続された側の電極に蓄積された電荷は
ＭＯＳトランジスタ１３のソース・ドレイン電流経路を
通じて接地電位に流れる。その結果、ＭＯＳトランジス
タ１３のゲート電極はドレイン電極に接続されているた
め上記キャパシタとＭＯＳトランジスタの接続点の電位
はおよそＭＯＳトランジスタ１３のしきい値電圧（以下
ＶＴＮと表わす）にクランプされる。つぎにパルス発生
器１１の出力が低レベルとなった時、パルス発生器１１
の出力振幅をＶｐｐとすると上記接続点の電位はクラン
プ電位ＶＴＮよりＶｐｐだけ低下しＶＴＮ−Ｖｐｐ
となる。このときＭＯＳトランジスタ２２が導通し基板
より電荷が基板電位発生回路側に引き抜かれ負の基板電
位が発生する。
【０００４】ＭＯＳトランジスタ２２でもおよそＶＴＮ
だけの電圧降下があるため、発生する基板電位は Ｖ
ＴＮ−Ｖｐｐ＋ＶＴＮ＝２ＶＴＮ−Ｖｐｐ となる。
だけの電圧降下があるため、発生する基板電位は Ｖ
ＴＮ−Ｖｐｐ＋ＶＴＮ＝２ＶＴＮ−Ｖｐｐ となる。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の構成では、上記のように基板電位はＮチャン
ネルＭＯＳトランジスタのしきい値電圧に依存し、半導
体集積回路のウェハー加工工程における変動によってし
きい値電圧が変動した場合、基板電位にはその２倍の変
動が発生し半導体集積回路の特性に影響を与えるという
問題点を有していた。
うな従来の構成では、上記のように基板電位はＮチャン
ネルＭＯＳトランジスタのしきい値電圧に依存し、半導
体集積回路のウェハー加工工程における変動によってし
きい値電圧が変動した場合、基板電位にはその２倍の変
動が発生し半導体集積回路の特性に影響を与えるという
問題点を有していた。
【０００６】本発明はこのような従来の問題点を解決す
るために、ウェハー加工条件の変動によってしきい値電
圧が変動した場合にも基板電位が影響されずにほぼ一定
に保たれるＣＭＯＳ基板電位発生回路を提供することを
目的とする。
るために、ウェハー加工条件の変動によってしきい値電
圧が変動した場合にも基板電位が影響されずにほぼ一定
に保たれるＣＭＯＳ基板電位発生回路を提供することを
目的とする。
【０００７】
【課題を解決するための手段】本発明のＣＭＯＳ基板電
位発生回路は、上記目的を達成するために、周期的パル
スを発生するパルス発生器と、そのパルス発生器の出力
と第一の接続点との間に接続されたキャパシタと、前記
第一の接続点と固定電位との間に電流経路を有するＮチ
ャンネルまたはＰチャンネルＭＯＳトランジスタと、前
記第一の接続点と基板電位との間に電流経路を有する上
記ＭＯＳトランジスタとは逆導電形のＭＯＳトランジス
タとを備えた構成を有する。
位発生回路は、上記目的を達成するために、周期的パル
スを発生するパルス発生器と、そのパルス発生器の出力
と第一の接続点との間に接続されたキャパシタと、前記
第一の接続点と固定電位との間に電流経路を有するＮチ
ャンネルまたはＰチャンネルＭＯＳトランジスタと、前
記第一の接続点と基板電位との間に電流経路を有する上
記ＭＯＳトランジスタとは逆導電形のＭＯＳトランジス
タとを備えた構成を有する。
【０００８】
【作用】本発明は上記の構成により、発生する基板電位
はＮチャンネルＭＯＳトランジスタのしきい値電圧とＰ
チャンネルＭＯＳトランジスタのしきい値電圧の和に依
存し、両タイプのトランジスタが１回のチャンネルドー
プによって形成されている場合、しきい値電圧の和がほ
ぼ一定に保たれることによって基板電位はしきい値電圧
の影響を受けなくなるように作用する。
はＮチャンネルＭＯＳトランジスタのしきい値電圧とＰ
チャンネルＭＯＳトランジスタのしきい値電圧の和に依
存し、両タイプのトランジスタが１回のチャンネルドー
プによって形成されている場合、しきい値電圧の和がほ
ぼ一定に保たれることによって基板電位はしきい値電圧
の影響を受けなくなるように作用する。
【０００９】
【実施例】図１は本発明の第１の実施例のＣＭＯＳ基板
電位発生回路の構成図を示すものである。図１において
、リングオシレータを発振器に用いたパルス発生器１１
の出力はキャパシタ１２の一方の極に接続され、キャパ
シタ１２の他極は第一の接続点においてパルスの高レベ
ルをクランプするＮチャンネルＭＯＳトランジスタ１３
のゲートに接続され、ＮチャンネルＭＯＳトランジスタ
１３は、この第一の接続点と固定電位との間に電流経路
を有し、以上の構成は図４と同じである。パルスの低レ
ベル時に基板より電荷を引き抜くために接続されたＰチ
ャンネルＭＯＳトランジスタ１４は、そのゲートが前記
第一の接続点に接続され、前記第一の接続点と基板との
間に電流経路を有する。
電位発生回路の構成図を示すものである。図１において
、リングオシレータを発振器に用いたパルス発生器１１
の出力はキャパシタ１２の一方の極に接続され、キャパ
シタ１２の他極は第一の接続点においてパルスの高レベ
ルをクランプするＮチャンネルＭＯＳトランジスタ１３
のゲートに接続され、ＮチャンネルＭＯＳトランジスタ
１３は、この第一の接続点と固定電位との間に電流経路
を有し、以上の構成は図４と同じである。パルスの低レ
ベル時に基板より電荷を引き抜くために接続されたＰチ
ャンネルＭＯＳトランジスタ１４は、そのゲートが前記
第一の接続点に接続され、前記第一の接続点と基板との
間に電流経路を有する。
【００１０】以上のように構成された第１の実施例のＣ
ＭＯＳ基板電位発生回路における動作は従来例とほぼ同
じであるが、基板より電荷を引き抜くためにＰチャンネ
ルＭＯＳトランジスタ１４を用いており、ここでの電圧
降下はＰチャンネルＭＯＳトランジスタのしきい値（以
下その絶対値をＶＴＰとする）となる。したがって発生
する基板電位は ＶＴＮ−Ｖｐｐ＋ＶＴＰ となる
。
ＭＯＳ基板電位発生回路における動作は従来例とほぼ同
じであるが、基板より電荷を引き抜くためにＰチャンネ
ルＭＯＳトランジスタ１４を用いており、ここでの電圧
降下はＰチャンネルＭＯＳトランジスタのしきい値（以
下その絶対値をＶＴＰとする）となる。したがって発生
する基板電位は ＶＴＮ−Ｖｐｐ＋ＶＴＰ となる
。
【００１１】ところでＣＭＯＳ回路を構成する際、工程
を簡略化する目的でしきい値を決定するチャンネルドー
プをＮチャンネル、Ｐチャンネルとも同時に行ないそれ
ぞれ所望のしきい値を得ることがしばしば行なわれる。 本実施例ではＰ型Ｓｉ基板にＮウェルを形成しＮチャン
ネル領域とＰチャンネル領域に同時にホウ素をイオン注
入してチャンネルドープを行なった。このときのＭＯＳ
トランジスタのしきい値電圧の変動の原因を調査したと
ころ、上記のチャンネルドープ注入量の変動、もしくは
その後の熱処理条件の変動によるものが大きいことがわ
かった。
を簡略化する目的でしきい値を決定するチャンネルドー
プをＮチャンネル、Ｐチャンネルとも同時に行ないそれ
ぞれ所望のしきい値を得ることがしばしば行なわれる。 本実施例ではＰ型Ｓｉ基板にＮウェルを形成しＮチャン
ネル領域とＰチャンネル領域に同時にホウ素をイオン注
入してチャンネルドープを行なった。このときのＭＯＳ
トランジスタのしきい値電圧の変動の原因を調査したと
ころ、上記のチャンネルドープ注入量の変動、もしくは
その後の熱処理条件の変動によるものが大きいことがわ
かった。
【００１２】しかしながらその変動はＮチャンネル、Ｐ
チャンネルとも同じだけ受けるため図２に示す加工工程
の変動によるしきい値電圧の変動におけるＶＴＮとＶＴ
Ｐの相関関係からわかるように、両者の和はほぼ一定に
保たれている。したがって発生基板電圧はしきい値電圧
が変動した場合でもほぼ一定に保たれ安定した基板電圧
を供給することができる。
チャンネルとも同じだけ受けるため図２に示す加工工程
の変動によるしきい値電圧の変動におけるＶＴＮとＶＴ
Ｐの相関関係からわかるように、両者の和はほぼ一定に
保たれている。したがって発生基板電圧はしきい値電圧
が変動した場合でもほぼ一定に保たれ安定した基板電圧
を供給することができる。
【００１３】以上のようにこの実施例によれば、周期的
パルスの高レベルをクランプするＭＯＳトランジスタを
Ｎチャンネル、低レベル時に基板より電荷を引き抜くＭ
ＯＳトランジスタをＰチャンネルとすることによりチャ
ンネルドープもしくはその後の熱処理が変動しても安定
した基板電圧を発生させることができる。
パルスの高レベルをクランプするＭＯＳトランジスタを
Ｎチャンネル、低レベル時に基板より電荷を引き抜くＭ
ＯＳトランジスタをＰチャンネルとすることによりチャ
ンネルドープもしくはその後の熱処理が変動しても安定
した基板電圧を発生させることができる。
【００１４】図３は本発明の第２の実施例のＣＭＯＳ基
板電位発生回路の構成図を示すもので、図３において、
前出のものと同一機能のものは同一符号を付して説明を
省くと、パルスの高レベルをクランプするＰチャンネル
ＭＯＳトランジスタ２１は、そのゲートを固定電位に接
続され、パルスの低レベル時に基板より電荷を引き抜く
ためのＮチャンネルＭＯＳトランジスタは、図４と同様
に接続されている。
板電位発生回路の構成図を示すもので、図３において、
前出のものと同一機能のものは同一符号を付して説明を
省くと、パルスの高レベルをクランプするＰチャンネル
ＭＯＳトランジスタ２１は、そのゲートを固定電位に接
続され、パルスの低レベル時に基板より電荷を引き抜く
ためのＮチャンネルＭＯＳトランジスタは、図４と同様
に接続されている。
【００１５】以上のように構成された第二の実施例のＣ
ＭＯＳ基板電位発生回路において、第一の実施例と同様
の考察で本実施例で発生する基板電位は ＶＴＰ−Ｖ
ｐｐ＋ＶＴＮとなり、第１の実施例と一致した基板電位
となる。 したがって第１の実施例と同様にプロセス変動に対して
安定した基板電位を供給することができる。
ＭＯＳ基板電位発生回路において、第一の実施例と同様
の考察で本実施例で発生する基板電位は ＶＴＰ−Ｖ
ｐｐ＋ＶＴＮとなり、第１の実施例と一致した基板電位
となる。 したがって第１の実施例と同様にプロセス変動に対して
安定した基板電位を供給することができる。
【００１６】なお、第１および第２の実施例においてパ
ルス発生器１１はリングオシレータを用いたものである
が、マルチバイブレータ等による他の手段を用いてもよ
いことは言うまでもない。
ルス発生器１１はリングオシレータを用いたものである
が、マルチバイブレータ等による他の手段を用いてもよ
いことは言うまでもない。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
チャンネルドープ量、熱処理等のプロセス変動があった
場合にも一定した基板電位を発生することができ、これ
を用いた半導体集積装置の特性を安定化することができ
、その実用的効果は大きい。
チャンネルドープ量、熱処理等のプロセス変動があった
場合にも一定した基板電位を発生することができ、これ
を用いた半導体集積装置の特性を安定化することができ
、その実用的効果は大きい。
【図１】本発明の第１の実施例のＣＭＯＳ基板電位発生
回路の構成図
回路の構成図
【図２】同じくＮチャンネルトランジスタのしきい値と
Ｐチャンネルトランジスタのしきい値との相関図
Ｐチャンネルトランジスタのしきい値との相関図
【図３
】同じく第２の実施例のＣＭＯＳ基板電位発生回路の構
成図
】同じく第２の実施例のＣＭＯＳ基板電位発生回路の構
成図
【図４】従来のＣＭＯＳ基板電位発生回路の構成図
１１ パルス発生器
１２ キャパシタ
１３ Ｎチャンネルトランジスタ
１４ Ｐチャンネルトランジスタ
２１ Ｐチャンネルトランジスタ
２２ Ｎチャンネルトランジスタ
Claims (4)
- 【請求項１】周期的パルス発生器と、前記周期的パルス
発生器の出力と第一の接続点の間に接続されたキャパシ
タと、前記第一の接続点と固定電位との間に電流経路を
有する第一の導電形のＭＯＳトランジスタと、前記第一
の接続点と基板電位との間に電流経路を有する第二の導
電形のＭＯＳトランジスタとを備えたＣＭＯＳ基板電位
発生回路。 - 【請求項２】周期的パルス発生器がリングオシレータで
ある請求項１記載のＣＭＯＳ基板電位発生回路。 - 【請求項３】第一の導電形のＭＯＳトランジスタがゲー
トを第一の接続点に接続したＮチャンネルＭＯＳトラン
ジスタであり、第二の導電形のＭＯＳトランジスタがゲ
ートを第一の接続点に接続したＰチャンネルＭＯＳトラ
ンジスタである請求項１記載のＣＭＯＳ基板電位発生回
路。 - 【請求項４】第一の導電形のＭＯＳトランジスタがゲー
トを固定電位に接続したＰチャンネルＭＯＳトランジス
タであり、第二の導電形のＭＯＳトランジスタがゲート
を基板電位に接続したＮチャンネルＭＯＳトランジスタ
である請求項１記載のＣＭＯＳ基板電位発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120989A JPH04348564A (ja) | 1991-05-27 | 1991-05-27 | Ｃｍｏｓ基板電位発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120989A JPH04348564A (ja) | 1991-05-27 | 1991-05-27 | Ｃｍｏｓ基板電位発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04348564A true JPH04348564A (ja) | 1992-12-03 |
Family
ID=14800030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3120989A Pending JPH04348564A (ja) | 1991-05-27 | 1991-05-27 | Ｃｍｏｓ基板電位発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04348564A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10335583A (ja) * | 1997-05-21 | 1998-12-18 | Motorola Inc | メモリ回路におけるリーケージ電流を制限する回路および方法 |
-
1991
- 1991-05-27 JP JP3120989A patent/JPH04348564A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10335583A (ja) * | 1997-05-21 | 1998-12-18 | Motorola Inc | メモリ回路におけるリーケージ電流を制限する回路および方法 |
| JP2010113797A (ja) * | 1997-05-21 | 2010-05-20 | Freescale Semiconductor Inc | メモリ回路におけるリーケージ電流を制限する回路および方法 |
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