JP4880103B2 - リーケージ電流の供給が阻止されるメモリ回路、該メモリ回路を備えた無線装置及びリーケージ電流制限方法 - Google Patents
リーケージ電流の供給が阻止されるメモリ回路、該メモリ回路を備えた無線装置及びリーケージ電流制限方法 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は、一般的には、集積回路に関し、かつより特定的には、電流制限回路に関する。
【0002】
【従来の技術】
セルラ電話またはページャのような携帯用無線システムは無線周波(RF)からベースバンドにおよぶ周波数の間で信号を変換するためにアナログおよびアクティブまたは能動回路を使用する。受信されたRF信号はRF送受信機、ダウンコンバータ、および復調器のような回路を通してベースバンドに変換される。セルラ電話の場合は、変換されたベースバンド信号は音声帯域周波数において認識可能な音声へと処理される。携帯用無線システムは典型的にはバッテリ電源からその動作電力を得る。携帯用無線システムにおけるアナログおよびアクティブ回路はシステムの動作の間におけるバッテリ電流消費の主たる原因となる。
【0003】
【発明が解決しようとする課題】
アナログおよびアクティブ回路のトランジスタは集積回路の基板に形成されたウエル(well)領域を有する。基板におけるウエル領域によって形成された逆バイアスされたPN接合ダイオードは該ダイオードの接合領域に基づくリーケージ電流を有する。携帯用無線システムが信号を送信または受信していないときには、該システムはバッテリ寿命を延長するためにスタンバイモードに入る。スタンバイモードにおいては、アナログおよびアクティブ回路の大部分はディスエーブルまたは不作動とされこれは前記ダイオードのリーケージ電流がバッテリの寿命を低下させる支配的な電流となるようにさせる。
【0004】
従って、携帯用無線システムのバッテリ寿命を延長するためにスタンバイモードの間における集積回路のダイオードのリーケージ電流を制限する回路をもつことが有利であろう。さらに、該電流制限回路は小さな寸法を有しかつ容易に集積できることが好都合であろう。
【0005】
【課題を解決するための手段】
一般に、本発明はスタンバイモードで動作している間に携帯用無線システムにおけるメモリアレイのメモリセルの電流制限を行う回路および方法を提供する。携帯用無線通信システムはその電源をローカルなまたは局所的なバッテリ電源から得る。アナログおよびアクティブ回路は通常のシステム動作の間における電流消費の主たる要因である。しかしながら、スタンバイモードにおいては、アクティブ回路はディスエーブルされかつ集積回路のトランジスタに関連するウエル領域からのリーケージ電流がバッテリ寿命を低下させる電流消費の主たる要因となる。携帯用無線システムは典型的には高いパーセンテージまたは割合の時間の間スタンバイモードで動作する。従って、前記電流制限回路はスタンバイモードの間にオフに切り替えられて半導体ウエルのリーケージ電流を制限しかつバッテリの寿命を延長する。
【0006】
本発明の一態様では、メモリ回路が提供され、該メモリ回路は、基板(62)に配置された第1の半導体領域(64)、メモリセル(42,52)を含む第2の半導体領域(66)であって、該第2の半導体領域は前記第1の半導体領域(64)に配置されかつ前記基板(62)から前記第1の半導体領域(64)によって隔離されているもの、そして第1の電源導体(72)と前記第1の半導体領域(64)との間に結合された電流制限回路(70)、を具備することを特徴とする。
【0007】
前記電流制限回路(70)は制御信号を受けるよう結合された制御端子(74)、および前記第1の電源導体(72)を前記第1の半導体領域(64)に結合するための第1および第2の電流導通端子を有する金属酸化物半導体電界効果トランジスタ(MOSFET)を含むと好都合である。
【0008】
本発明の別の態様では、無線装置が提供され、該無線装置は、送信された信号を受信しかつデジタルデータを提供するよう結合された変換器(14)、前記デジタルデータを受けるよう結合された処理回路(18)、そしてデータを提供するメモリ回路(24)であって、該メモリ回路(24)は、(a)基板(62)に配置された第1の半導体領域(64)、(b)メモリセル(42,52)を含む第2の半導体領域(66)であって、該第2の半導体領域(66)は前記第1の半導体領域(64)に配置されかつ前記第1の半導体領域(64)によって前記基板(62)から隔離されているもの、そして(c)第1の電源導体(72)および前記第1の半導体領域(64)の間に結合された電流制限回路(70)、を具備する前記メモリ回路(24)、を具備することを特徴とする。
【0009】
本発明のさらに別の態様では、集積回路が提供され、該集積回路は、メモリセル、該メモリセルを基板(62)から分離するアイソレーション領域(64)、そして第1の電源導体(72)と前記アイソレーション領域(64)との間に結合された導通経路を有する電流制限半導体装置(70)、を具備することを特徴とする。
【0010】
本発明のさらに別の態様では、リーケージ電流を制限する方法が提供され、該方法は、基板(62)に第1の半導体ウエル(64)を配置する段階、前記第1の半導体ウエル(64)に第2の半導体ウエル(66)を配置して前記第2の半導体ウエル(66)を前記基板(62)から隔離する段階、そして第1の電源導体(72)と前記第1の半導体ウエル(64)の間の電流を制限する段階、を具備することを特徴とする。
【0011】
【発明の実施の形態】
図1は、セルラ電話または2方向無線機のような無線通信装置10のブロック図である。無線通信装置10はアンテナ12、RF送受信機14(送信回路および受信回路)、ダウンコンバータおよび復調回路16、データ処理回路18、スピーカ20、キーパッド22、およびメモリ回路24を含む。アンテナ12はデジタル情報によって変調された送信無線周波キャリア信号を受信する。RF送受信機14は該RFキャリア信号を受信しかつ周波数を中間周波(IF)信号へとダウンコンバートし該IF信号はダウンコンバータおよび復調回路16の入力に結合される。RF送受信機14はまた送信された信号を受信するよう結合された変換器(トランスレータ)とも称されることに注目すべきである。ダウンコンバータおよび復調回路16は前記IF信号からデジタル情報を抽出してデータ処理回路14の入力に結合されるベースバンドデジタルデータを生成する。データ処理回路14はメモリ回路24の不揮発性フラッシュ(FLASH)メモリに記憶されたソフトウエアプログラム命令の制御の下に動作する。データ処理回路18はキーパッド22からデータを受信する入力およびスピーカ20をドライブするためのオーディオ信号を生成する出力を有する。
【0012】
図2は、メモリ回路24のブロック図である。フラッシュメモリ回路24は始めに消去されかつ論理“1”のデータ値によってプログラムされるべきメモリセルが書き込まれる。ページバッファ回路28は双方向バス26を介して入力信号を受けるよう結合されている。ページバッファ回路28はバス26を介してセンスアンプ回路30に接続されている。センスアンプ回路30はコラムmux(マルチプレクサ)32に接続されたデータバス31を有する。コラムmux32はアドレス信号を受けるよう結合された制御入力を有しかつデータがメモリアレイ34における選択されたビットラインから読み出すことができるようにする。コラムデコード回路36はアドレスバスからアドレスラインを受けかつ該アドレスラインをコラムmux32における1つの列またはコラムのメモリセルを選択するためにデコードする。ローデコード回路38はアドレスバスからアドレスラインを受けかつ該アドレスラインをメモリアレイ34内の1つのローまたは行のメモリセルを選択するためにデコードする。双方向バス26,31および33のためのラインの数は本発明を限定するものでないことに注目すべきである。
【0013】
図3は、メモリセル40のブロック図である。図2を一時的に参照すると、一例としてのメモリセル40が複数個アレイに構成されかつメモリアレイ34(アレイは図示されていない)のローまたは行およびコラムまたは列へと配列されている。メモリセル40は制御トランジスタ42および選択トランジスタ52を含む2トランジスタメモリセルである。制御トランジスタ42はゲート端子44、ゲート構造46、ドレイン領域48、およびソース領域50を有する。選択トランジスタ52はゲート端子54、ゲート構造56、ドレイン領域50、およびソース領域58を有する。特に、制御トランジスタ42のドレイン領域48は信号を受信するかあるいは発生するメモリセル40の出力、「ビットライン(BITLINE)」として作用する。制御トランジスタ42のソース領域は選択トランジスタ52のドレイン領域に共通に接続されかつ参照番号50で参照される。選択トランジスタ52のソース領域58は電源導体60に接続されている。制御トランジスタ42のドレイン領域48およびソース領域50の双方および選択トランジスタ52のドレイン領域50およびソース領域58の双方はウエル端子61によってコンタクトされるウエル領域に配置されている。選択トランジスタ52は制御トランジスタ42のソースに接続されて示されかつソース選択メモリアーキテクチャ(source selected memory architecture)と称される。しかしながら、メモリアーキテクチャの形式は本発明を限定するものではない。言い換えれば、メモリセルは1トランジスタメモリセルアーキテクチャとすることもできる。
【0014】
制御トランジスタ42はフローティングゲートトランジスタとして示されていることに注目すべきである。言い換えれば、制御トランジスタ42はフローティングゲート、すなわちゲート端子から分離されかつ隔離または絶縁された(isolated)ゲート材料、上に電荷を捕捉する不揮発性メモリ記憶トランジスタである。さらに、制御トランジスタ42および選択トランジスタ52はNチャネル金属酸化物半導体電界効果トランジスタ(MOSFET)として示されていることに注目すべきである。ししかしながら、トランジスタの種別は本発明を限定するものではない。
【0015】
動作においては、メモリセル40は「プログラム」モードにおいてデジタルデータを記憶し、「読出し」モードにおいて記憶したデジタルデータを読み出し、かつ「消去」モードにおいて記憶されたデジタルデータを消去する。メモリセル40のゲート端子44および54は、それぞれ、制御端子および選択ゲートと称される。電源導体60はソース端子(SOURCE TERMINAL)と称される。
【0016】
以下の表1は、読出しモード、プログラムモード、および消去モードにおいて動作する場合にメモリセル40の制御端子、選択ゲート、ソース端子、およびウエル端子に印加される電圧値を示す。さらに、プログラムモードにおいて「ビットライン」信号としてある電圧値が供給される。一例として、選択ゲート電圧が約0ボルトから約VDDへと遷移し、かつ制御端子およびソース端子がそれぞれ約+1.2ボルトおよび約0ボルトの電圧値を有する場合に、メモリセル40に記憶された値がビットライン信号として読出しモードにおいて出力される。
【0017】
あるいは、約−9ボルトおよび約0ボルトのそれぞれの電圧値が制御端子およびソース端子に印加されたときプログラムモードにおいてある値がメモリセル40に記憶される。選択トランジスタ52のゲート端子上の電圧値はVDD〜グランドの範囲内の任意の電圧である。メモリセル40はビットライン信号が約+5.5ボルトの値を有する場合にプログラムされかつビットライン信号が約0ボルトの値を有する場合に不変に留まっている。表1の文字Xは「ドントケア(don′t care)」電圧値を表す。
【表1】
【0018】
メモリセル40に記憶された論理値は選択ゲート電圧が約ゼロボルトであり、かつ約+13ボルトおよび約−5ボルトのそれぞれの電圧値が制御端子およびソース端子に供給されたときに消去モードにおいてクリアされる。
【0019】
図4は、電流制限回路70に結合されたメモリセル40の断面図である。図面においては同じ要素を示すために同じ参照番号が使用されていることに注目すべきである。半導体領域64は基板62内に配置されかつメモリセル40を基板62から分離するアイソレーション領域である。他の半導体領域66はメモリセル40を含みかつ半導体領域64内に配置されている。ウエル端子61は半導体領域66にコンタクトまたは接触している。一例として、基板62はP型半導体材料であり、半導体領域64は隔離された(isolated)Nウエル領域であり、かつ半導体領域66は隔離されたPウエル領域である。典型的には、NウエルおよびPウエル領域はMOSFETのソースおよびドレイン領域を形成するために使用される不純物濃度と比較した場合より低い不純物濃度で形成される。
【0020】
半導体領域66におけるメモリセル40はその中に形成されたゲート構造46および56を有する。本発明の1実施形態によれば、ゲート構造46および56はそれぞれのゲート端子44および54に接続されている。メモリセル40は制御トランジスタ42および選択トランジスタ52を含む。制御トランジスタ42はゲート端子44、ゲート構造46、ドレイン領域48、およびソース領域50を有する。選択トランジスタ52はゲート端子54、ゲート構造56、ドレイン領域50、およびソース領域58を有する。制御トランジスタ42のドレイン領域48は信号「ビットライン」に接続されている。制御トランジスタ42のソース領域は共通に選択トランジスタ52のドレイン領域に接続されかつ参照数字50で参照される。選択トランジスタ52のソース領域58は電源導体60に接続されている。
【0021】
電流制限回路70は電源導体72、制御端子74、および出力端子76を含む。出力端子76はオーミック接続により半導体領域64に接続されている。電流制限回路70は電源導体72と出力端子76との間で電流導通経路を提供する。
【0022】
図5は、電流制限回路70の好ましい実施形態を示す。電流制限回路70はゲート端子、ドレイン端子、およびソース端子を有するPチャネルMOSFET80である。また、MOSFETは制御端子および電流導通端子と称される端子をもつことができることに注目すべきである。特に、MOSFET80のゲート端子は電流制限回路70の制御端子74として作用する。MOSFET80のソース端子は電流制限回路70の電源導体72として作用する。MOSFET80のドレイン端子は電流制限回路70の出力端子76として作用する。
【0023】
動作においては、制御端子74に論理ゼロの値、すなわち、ほぼグランドの電圧値が供給されたとき、エンハンスメントトランジスタとしてのMOSFET80は導通モードにある。導通モードにおいては、MOSFET80の出力端子76は電源導体72がVDDの電圧を供給されたとき約VDDの電圧値を有する。電流制限回路70は導通モードで動作して基板62と半導体領域64および半導体領域66と半導体領域64によって形成される逆方向バイアスされたダイオードのリーケージ電流を供給する。
【0024】
制御端子74に論理“1”の値、すなわち、約VDDの電圧値が供給されたとき、MOSFET80は非導通モードの動作にある。非導通モードにおいては、MOSFET80はオフでありかつ基板62と半導体領域64および半導体領域66と半導体領域64とによって形成される逆方向バイアスダイオードに対しリーケージ電流を供給するのを阻止するよう動作する。MOSFET80が非導通である場合、基板62と領域64によって形成されるダイオードが順方向バイアスされるようにウエル領域64が負にバイアスされないことを保証するために他の半導体装置(図示せず)を使用できることが理解されるべきである。
【0025】
図6は、電流制限回路70の第1の別の実施形態を示す。電流制限回路70はゲート端子、ドレイン端子、およびソース端子を有するPチャネルMOSFET82である。特に、MOSFET82のゲート端子は電源導体に接続されかつ、例えば、グランドのような電圧を受ける。MOSFET82のソース端子は電流制限回路70の電源導体72として作用する。MOSFET82のドレイン端子は電流制限回路70の出力端子76として作用する。電流制限回路70の制御端子74は接続されていない。
【0026】
動作においては、MOSFET82は電源導体72がVDDの電圧を供給された場合に約VDDの出力電圧値を端子76に有する。MOSFET82は導通モードで動作して基板62と半導体領域64および半導体領域66と半導体領域64によって形成される逆方向バイアスダイオードのリーケージ電流を供給する。
【0027】
図7は、電流制限回路70の第2の別の実施形態を示す。電流制限回路70はゲート端子、ドレイン端子、およびソース端子を有するNチャネルMOSFET84である。特に、MOSFET84のゲート端子は電流制限回路70の制御端子74として作用する。MOSFET84のソース端子は電流制限回路70の出力端子76として作用する。MOSFET84のドレイン端子は電流制限回路70の電源導体72として作用する。
【0028】
動作においては、制御端子74が論理“1”の値、すなわち、約VDDの電圧値を供給されたとき、エンハンスメントトランジスタとしてのMOSFET84は導通モードにある。導通モードにおいては、MOSFET84の出力端子76は電源導体72がVDDの電圧を供給されたときにVDDの電圧値からMOSFET84のしきい値電圧値を減算した電圧を有する。MOSFET84は導通モードで動作して基板62と半導体領域64および半導体領域66と半導体領域64によって形成される逆方向バイアスダイオードに電流を供給する。言い換えれば、ダイオードのリーケージ電流はMOSFET84によって供給される。
【0029】
制御端子74が論理“0”の値、すなわち、約グランドの電圧値を供給されたとき、MOSFET84は非導通モードにある。非導通モードにおいては、MOSFET84はオフでありかつ基板62と半導体領域64および半導体領域66と半導体領域64で形成される逆方向バイアスされたダイオードにリーケージ電流を供給するのを阻止するよう動作する。
【0030】
図8は、電源制御回路70の第3の別の実施形態を示す。電流制限回路70はゲート端子、ドレイン端子、およびソース端子を有するNチャネルMOSFET86である。特に、MOSFET86の共通接続されたゲート端子およびドレイン端子は電流制限回路70の電源導体72として作用する。MOSFET86のソース端子は電流制限回路70の出力端子76として作用する。電流制限回路70の制御端子74は接続されていない。
【0031】
動作においては、MOSFET86は電源導体72にVDDの電圧が供給されたとき、VDDからMOSFET86のしきい値電圧値を減算した電圧値を出力端子76に有する。MOSFET86は導通モードで動作して基板62と半導体領域64および半導体領域66と半導体領域64によって形成される逆方向バイアスされたダイオードのリーケージ電流を供給する。
【0032】
図9は、電源制限回路70の第4の別の実施形態を示す。電流制限回路70はアノードおよびカソードを有するPN接合ダイオード88である。特に、前記アノードは電流制限回路70の電源導体72に接続されている。前記カソードは電流制限回路70の出力端子76に接続されている。電流制限回路70の制御端子74は接続されていない。
【0033】
動作においては、ダイオード88は電源導体72にVDDの電圧が供給されたとき、VDDから前記順方向バイアスされたダイオードの電圧を減算した電圧値を出力端子76に有する。ダイオード88は基板62と半導体領域64および半導体領域66と半導体領域64によって形成される逆方向バイアスされたダイオードのリーケージ電流を供給するよう動作する。
【0034】
電流制限回路70が単一の装置あるいは複数のMOSFET装置であることは本発明を限定するものではない。例えば、メモリアレイまたはメモリ回路24がいくつかのセクションまたはバンクへと編成され、各々のバンクが基板62と半導体領域64および半導体領域66と半導体領域64によって形成される逆方向バイアスされたダイオードを有することは通常行なわれることである。共通に接続されたゲート端子を有する複数の電流制御回路70を使用して各々のバンクのメモリアレイにおける逆方向バイアスされたダイオードのリーケージ電流を制限することができる。
【0035】
図5を参照すると、PチャネルMPSFET80は幅Wおよび長さLを含む制御端子74に接続されたゲート構造を有する。一例として、MOSFET80のゲートは約1.0マイクロメートルの幅Wおよび約0.4マイクロメートルの長さLをもつよう寸法を設定することができる。制御端子74が約ゼロボルトの電圧を供給されたとき、MOSFET80は導通モードにありかつ約25マイクロアンペアの電流を供給する。これに対し、制御端子74が約VDDの電圧を供給されたとき、MOSFET80は非導通モードにありかつ各々のバンクの逆方向バイアスされたダイオードへのリーケージ電流を約1.0ナノアンペアの電流に制限する。
【0036】
【発明の効果】
以上から、携帯用無線システムのバッテリ寿命を延長するためにダイオードのリーケージ電流を制限する構造および方法が提供されたことが理解されるべきである。さらに、本電流制限回路は小さな寸法を有しかつ携帯用無線システムのためのスタンバイモードにおける電流を最小にするため容易に集積できることが示されている。
【図面の簡単な説明】
【図1】無線通信装置を示すブロック図である。
【図2】無線通信装置におけるメモリ回路を示すブロック図である。
【図3】図2のメモリ回路のメモリセルを示す電気回路図である。
【図4】メモリセルおよび電流制限回路を示す断面図である。
【図5】電流制限回路の1実施形態を示す電気回路図である。
【図6】電流制限回路の他の実施形態を示す電気回路図である。
【図7】電流制限回路のさらに他の実施形態を示す電気回路図である。
【図8】電流制限回路のさらに他の実施形態を示す電気回路図である。
【図9】電流制限回路のさらに他の実施形態を示す電気回路図である。
【符号の説明】
10 無線通信装置
12 アンテナ
14 RF送受信機
16 ダウンコンバータおよび復調回路
18 データ処理回路
20 スピーカ
22 キーパッド
24 メモリ回路
26 双方向バス
28 ページバッファ回路
30 センスアンプ回路
31 データバス
32 コラムmux
34 メモリアレイ
36 コラムデコード回路
40 メモリセル
42 制御トランジスタ
44,54 ゲート端子
46,56 ゲート構造
48 ドレイン領域
50 ソース領域またはドレイン領域
58 ソース領域
60 電源導体
61 ウエル端子
62 基板
64,66 半導体領域
70 電流制限回路
72 電源導体
74 制御端子
76 出力端子
80 PチャネルMOSFET
Claims (4)
- メモリ回路であって、
基板(62)に配置された第1の半導体領域(64)、
メモリセル(42,52)を含む第2の半導体領域(66)であって、該第2の半導体領域は前記第1の半導体領域(64)に配置されかつ前記基板(62)から前記第1の半導体領域(64)によって隔離されているもの、そして
第1の電源導体(72)と前記第1の半導体領域(64)との間に結合された電流制限回路(70)、
を具備し、
前記電流制限回路(70)は、ゲート端子、ドレイン端子、及びソース端子を有するNチャネル金属酸化物半導体電界効果トランジスタ(MOSFET)を含み、前記ゲート端子及び前記ドレイン端子は前記第1の電源導体(72)と共通に結合され、前記ソース端子は前記第1の半導体領域(64)と結合され、動作時においては、前記第1の電源導体(72)に所定の電圧が供給され、前記NチャネルMOSFETは導通モードで動作して、前記基板(62)と前記第1の半導体領域(64)によって形成される逆方向バイアスされた第1のダイオード、および前記第2の半導体領域(66)と前記第1の半導体領域(64)によって形成される逆方向バイアスされた第2のダイオードに対してリーケージ電流が供給され、スタンバイモードの間においては、前記第1の電源導体(72)に前記所定の電圧が供給されず、前記NチャネルMOSFETは非導通モードで動作して、前記逆方向バイアスされた第1及び第2のダイオードに対するリーケージ電流の供給が阻止される、メモリ回路。 - 無線装置であって、
送信された信号を受信しかつデジタルデータを提供するよう結合された変換器(14)、
前記デジタルデータを受けるよう結合された処理回路(18)、そして
データを提供するメモリ回路(24)であって、該メモリ回路(24)は、
(a)基板(62)に配置された第1の半導体領域(64)、
(b)メモリセル(42,52)を含む第2の半導体領域(66)であって、該第2の半導体領域(66)は前記第1の半導体領域(64)に配置されかつ前記第1の半導体領域(64)によって前記基板(62)から隔離されているもの、そして
(c)第1の電源導体(72)および前記第1の半導体領域(64)の間に結合された電流制限回路(70)、
を含み、
前記電流制限回路(70)は、ゲート端子、ドレイン端子、及びソース端子を有するNチャネル金属酸化物半導体電界効果トランジスタ(MOSFET)を含み、前記ゲート端子及び前記ドレイン端子は前記第1の電源導体(72)と共通に結合され、前記ソース端子は前記第1の半導体領域(64)と結合され、動作時においては、前記第1の電源導体(72)に所定の電圧が供給され、前記NチャネルMOSFETは導通モードで動作して、前記基板(62)と前記第1の半導体領域(64)によって形成される逆方向バイアスされた第1のダイオード、および前記第2の半導体領域(66)と前記第1の半導体領域(64)によって形成される逆方向バイアスされた第2のダイオードに対してリーケージ電流が供給され、スタンバイモードの間においては、前記第1の電源導体(72)に前記所定の電圧が供給されず、前記NチャネルMOSFETは非導通モードで動作して、前記逆方向バイアスされた第1及び第2のダイオードに対するリーケージ電流の供給が阻止される、前記メモリ回路(24)、
を具備することを特徴とする無線装置。 - 集積回路であって、
メモリセルを含む第2の半導体領域(66)、
該メモリセルを含む第2の半導体領域(66)を基板(62)から分離するアイソレーション領域(64)であって、前記アイソレーション領域に前記第2の半導体領域(66)が配置される、前記アイソレーション領域(64)、そして
第1の電源導体(72)と前記アイソレーション領域(64)との間に結合された導通経路を有する電流制限半導体回路(70)、
を具備し、
前記電流制限半導体回路(70)は、ゲート端子、ドレイン端子、及びソース端子を有するNチャネル金属酸化物半導体電界効果トランジスタ(MOSFET)を含み、前記ゲート端子及び前記ドレイン端子は前記第1の電源導体(72)と共通に結合され、前記ソース端子は前記アイソレーション領域(64)と結合され、動作時においては、前記第1の電源導体(72)に所定の電圧が供給され、前記NチャネルMOSFETは導通モードで動作して、前記基板(62)と前記アイソレーション領域(64)によって形成される逆方向バイアスされた第1のダイオード、および前記第2の半導体領域(66)と前記アイソレーション領域(64)によって形成される逆方向バイアスされた第2のダイオードに対してリーケージ電流が供給され、スタンバイモードの間においては、前記第1の電源導体(72)に前記所定の電圧が供給されず、前記NチャネルMOSFETは非導通モードで動作して、前記逆方向バイアスされた第1及び第2のダイオードに対するリーケージ電流の供給が阻止される、集積回路。 - リーケージ電流を制限する方法であって、
基板(62)に第1の半導体ウエル(64)を配置する段階、
前記第1の半導体ウエル(64)に第2の半導体ウエル(66)を配置して前記第2の半導体ウエル(66)を前記基板(62)から隔離する段階、そして
第1の電源導体(72)と前記第1の半導体ウエル(64)の間の電流を、電流制限回路(70)を用いて制限する段階であって、前記電流制限回路(70)は、ゲート端子、ドレイン端子、及びソース端子を有するNチャネル金属酸化物半導体電界効果トランジスタ(MOSFET)を含み、前記ゲート端子及び前記ドレイン端子は前記第1の電源導体(72)と共通に結合され、前記ソース端子は前記第1の半導体ウエル(64)と結合され、動作時においては、前記第1の電源導体(72)に所定の電圧が供給され、前記NチャネルMOSFETは導通モードで動作して、前記基板(62)と前記第1の半導体ウエル(64)によって形成される逆方向バイアスされた第1のダイオード、および前記第2の半導体ウエル(66)と前記第1の半導体ウエル(64)によって形成される逆方向バイアスされた第2のダイオードに対してリーケージ電流が供給され、スタンバイモードの間においては、前記第1の電源導体(72)に前記所定の電圧が供給されず、前記NチャネルMOSFETは非導通モードで動作して、前記逆方向バイアスされた第1及び第2のダイオードに対するリーケージ電流の供給が阻止され、前記第1の電源導体(72)に印加される前記所定の電圧を制御することにより電流を制限することを含む、前記制限する段階、
を具備することを特徴とするリーケージ電流を制限する方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/859,897 US5898633A (en) | 1997-05-21 | 1997-05-21 | Circuit and method of limiting leakage current in a memory circuit |
US08/859,897 | 1997-05-21 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009289022A Division JP5114470B2 (ja) | 1997-05-21 | 2009-12-21 | メモリ回路におけるリーケージ電流を制限する回路および方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10335583A JPH10335583A (ja) | 1998-12-18 |
JP4880103B2 true JP4880103B2 (ja) | 2012-02-22 |
Family
ID=25331997
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14650598A Expired - Lifetime JP4880103B2 (ja) | 1997-05-21 | 1998-05-12 | リーケージ電流の供給が阻止されるメモリ回路、該メモリ回路を備えた無線装置及びリーケージ電流制限方法 |
JP2009289022A Expired - Lifetime JP5114470B2 (ja) | 1997-05-21 | 2009-12-21 | メモリ回路におけるリーケージ電流を制限する回路および方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009289022A Expired - Lifetime JP5114470B2 (ja) | 1997-05-21 | 2009-12-21 | メモリ回路におけるリーケージ電流を制限する回路および方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5898633A (ja) |
JP (2) | JP4880103B2 (ja) |
KR (1) | KR100548973B1 (ja) |
SG (1) | SG65067A1 (ja) |
TW (1) | TW374270B (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990088517A (ko) | 1998-05-22 | 1999-12-27 | 마 유에 예일 | 비휘발성메모리셀구조및비휘발성메모리셀을작동시키는방법 |
US6859408B2 (en) * | 2002-08-29 | 2005-02-22 | Micron Technology, Inc. | Current limiting antifuse programming path |
AT500263B1 (de) * | 2004-03-15 | 2007-04-15 | T I P S Messtechnik Gmbh | Verfahren und schaltung zum schutz von prüfkontakten bei der hochstrom-messung von halbleiter-bauelementen |
KR100649834B1 (ko) | 2004-10-22 | 2006-11-28 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 누설 전류 제어 장치 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5324982A (en) * | 1985-09-25 | 1994-06-28 | Hitachi, Ltd. | Semiconductor memory device having bipolar transistor and structure to avoid soft error |
JPS63305545A (ja) * | 1987-06-05 | 1988-12-13 | Hitachi Ltd | 半導体集積回路装置 |
JPH04229655A (ja) * | 1990-06-26 | 1992-08-19 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置における消去方式 |
JPH04348564A (ja) * | 1991-05-27 | 1992-12-03 | Matsushita Electron Corp | Cmos基板電位発生回路 |
JPH05205488A (ja) * | 1992-01-27 | 1993-08-13 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
JPH06237164A (ja) * | 1993-02-10 | 1994-08-23 | Hitachi Ltd | 電力低減機構を持つ半導体集積回路とそれを用いた電子装置 |
JPH0621443A (ja) * | 1992-04-17 | 1994-01-28 | Nec Corp | 半導体集積回路 |
JPH06216346A (ja) * | 1992-11-30 | 1994-08-05 | Sony Corp | 半導体装置 |
JP3373632B2 (ja) * | 1993-03-31 | 2003-02-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP3520532B2 (ja) * | 1993-08-06 | 2004-04-19 | ソニー株式会社 | Nand型不揮発性メモリの駆動方法 |
JPH0863985A (ja) * | 1994-08-29 | 1996-03-08 | Mitsubishi Denki Semiconductor Software Kk | 不揮発性半導体記憶装置 |
JPH08191954A (ja) * | 1995-01-13 | 1996-07-30 | Nippon Denki Ido Tsushin Kk | ゲーム・システム |
TW306001B (ja) * | 1995-02-08 | 1997-05-21 | Matsushita Electric Ind Co Ltd | |
JP3641511B2 (ja) * | 1995-06-16 | 2005-04-20 | 株式会社ルネサステクノロジ | 半導体装置 |
JP3606397B2 (ja) * | 1995-07-13 | 2005-01-05 | 富士通株式会社 | 携帯電話機 |
JP3204602B2 (ja) * | 1995-07-13 | 2001-09-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US5640002A (en) * | 1995-08-15 | 1997-06-17 | Ruppert; Jonathan Paul | Portable RF ID tag and barcode reader |
JP3602216B2 (ja) * | 1995-09-19 | 2004-12-15 | 富士通株式会社 | 半導体装置 |
DE69731170T2 (de) * | 1996-12-13 | 2006-02-02 | Texas Instruments Inc., Dallas | Verbesserungen an oder in Bezug auf Halbleiteranordnungen |
-
1997
- 1997-05-21 US US08/859,897 patent/US5898633A/en not_active Expired - Lifetime
-
1998
- 1998-05-08 SG SG1998001013A patent/SG65067A1/en unknown
- 1998-05-12 JP JP14650598A patent/JP4880103B2/ja not_active Expired - Lifetime
- 1998-05-20 TW TW087107825A patent/TW374270B/zh not_active IP Right Cessation
- 1998-05-20 KR KR1019980018083A patent/KR100548973B1/ko not_active IP Right Cessation
-
2009
- 2009-12-21 JP JP2009289022A patent/JP5114470B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
TW374270B (en) | 1999-11-11 |
JP5114470B2 (ja) | 2013-01-09 |
KR100548973B1 (ko) | 2006-04-17 |
US5898633A (en) | 1999-04-27 |
SG65067A1 (en) | 1999-05-25 |
JP2010113797A (ja) | 2010-05-20 |
KR19980087201A (ko) | 1998-12-05 |
JPH10335583A (ja) | 1998-12-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041217 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050418 |
|
RD02 | Notification of acceptance of power of attorney |
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|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20081107 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090901 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091221 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100108 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20100208 |
|
RD04 | Notification of resignation of power of attorney |
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|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20100319 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110601 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110606 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110701 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110706 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110801 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110804 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111026 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111201 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141209 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
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EXPY | Cancellation because of completion of term |